JP2683489B2

JP2683489B2 - データ転送制御装置

Info

Publication number: JP2683489B2
Application number: JP5199550A
Authority: JP
Inventors: 和則高柳; 晋平渡辺
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-08-11
Filing date: 1993-08-11
Publication date: 1997-11-26
Anticipated expiration: 2012-11-26
Also published as: EP0638891A2; JPH0765180A; US5553252A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ転送制御装置
に関し、特に、バス結合されたチップ間でのデータ転送
の転送効率を向上させるデータ転送制御装置に関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータや、ワー
クステーションは、高い解像度で、多くの色を同時に表
示できるディスプレイ装置を備えるに至っている。この
ようなディスプレイ装置によれば、ＣＡＤの構造表示
や、コンピュータ・グラフィックスの色彩豊かな表示が
提供される。

【０００３】このようなディスプレイ装置は、一般的に
ＡＰＡ（全点アドレス可能）ビデオ・バッファを備え、
このＡＰＡビデオ・バッファに、ピクセル値としてデー
タを書き込むことにより、表示内容を書替える機能を持
つ。

【０００４】通常、典型的には、ディスプレイのピクセ
ル操作には、ＢＩＴＢＬＴ（特定画面領域のピクセル値
を、別の領域に移動すること）と、ピクセル単位での演
算処理（例えば、カラー値を変化させること）とがあ
る。

【０００５】一方、ピクセルに、カラー・コードを付与
する方式には、代表的には、次の２つのものがある。そ
の第１の方式は、画像メモリの複数プレーンにわたっ
て、例えば、各々のプレーンの座標（Ｘ，Ｙ）のビット
をそれぞれ、画面の座標（Ｘ，Ｙ）に対応するピクセル
に割り当てるものである。この方式では、１つのピクセ
ルを構成するデータが、８ビットからなるものとする
と、８枚のメモリ・プレーンが用意される。そして、各
々のプレーンには、そのプレーンの範囲内で、ビット・
データを演算処理するためのビデオ処理単位（装置）
が、別個に接続される。すなわち、第１の方式にあって
は、１つのピクセルが、８枚のプレーンを、丁度串刺し
にした恰好になっている（プレーン方式）。

【０００６】第２の方式では、複数のメモリが用意さ
れ、その各々にビデオ処理単位が個別に接続される点で
は、第１の方式と同様であるけれども、１つのピクセル
を構成する８ビットのデータは、ビデオ処理単位に直接
接続されたメモリ上に存在する（パックド・カラー方
式）。

【０００７】第１の方式にあっては、ＢＩＴＢＬＴ操作
を行うことは、個別のメモリ・プレーン内の演算で済ん
でしまうので、バスを介して異なるビデオ・チップにわ
たってデータを転送する必要がなく、高速処理が可能で
ある。しかし、ピクセル値に対して演算処理を行おうと
すると、最早、個別のメモリ・プレーン内での独立の処
理では済まず、各々のメモリ・プレーンから、個別のビ
デオ・チップを動作させて、バスを介してビット値を別
途の演算ユニットに送り、ここで、収集されたバイトに
所定の演算を施して、逆の経路を介して、再び各々のメ
モリ・プレーンにビット値を振り分ける、という処理が
必要であり、演算速度が著しく低下してしまう。

【０００８】第２の方式にあっては、１つのピクセルの
カラー値は、同一のメモリ・プレーン上に存在している
ので、ピクセル値の演算処理は、単一のビデオ・チップ
内で済んでしまい、高速処理が可能である。ところが、
ＢＩＴＢＬＴ操作を行うためには、異なるビデオ処理単
位間で、８ビットのピクセル値を転送する必要がある。
通常、ワークステーションのデータ・バスは、６４ビッ
ト程度の幅を持っている。しかし、このような６４ビッ
ト幅のバスを使用して８ビットのデータを、チップ間で
転送しようとしたとき、従来のバスでは、データ転送の
１サイクルに対するデータ・ビット幅は固定である。従
って、バスの幅よりも小さいデータを転送しようとした
場合、バス幅を有効に使用することが出来ない。

【０００９】また、バスを介したデータ転送に関する従
来の技術として、以下ようなものがある。

【００１０】特開昭６３−２７８９１号公報は、先頭書
込みアドレス、ページ幅などのパラメータを予めソフト
ウエアで準備して、所定の保持回路に格納し、その後の
書込みアドレスをハードウエアによって自動的に作成す
ることを開示している。

【００１１】特開平１−１４６５６号公報は、第１のメ
モリに転送アドレスを与えて読み出して一時保持レジス
タに一時保持し、第２のメモリに転送先アドレスを与え
て１時保持レジスタに保持したデータを、第２のメモリ
に書き込むことにより、大量のデータを高速に転送可能
とすることを開示している。

【００１２】特開平１−２８０７９６号公報は、複数個
の拡張シフトレジスタを、拡大したビットマップメモリ
を共用するように配列し、さまざまな速度でシフトレジ
スタを作動させることを開示している。

【００１３】特開平２−２８４２５３号公報は、高速バ
ス及び低速バスの間に、メインメモリ及び複数のＩ／Ｏ
メモリ相互間のデータ転送を実行する制御部を設けるこ
とを開示している。この制御部は、例えば、３２ビット
幅のメイン・メモリから１６ビット幅のＩ／Ｏメモリへ
のデータ転送の場合、メイン・メモリのソースアドレス
から４バイトのデータを読み出し、一旦、データ転送装
置内のデータレジスタに取込み、バスを開放する。

【００１４】特開平３−２０４７５６号公報は、データ
レジスタとアドレスレジスタとを有するバス間データ転
送装置を設けることを開示している。

【００１５】特開平３−２５９３４０号公報は、複数の
命令を同時に取り込むとともに、み出して一時保持レジ
スタに一時保持し、第２のメモリに転送先アドレスを与
えて１時保持レジスタに保持したデータを、第２のメモ
リに書き込むことにより、大量のデータを高速に転送可
能とすることを開示している。

【００１６】特開平４−２５２３８６号公報は、１画素
を構成するビット数より多いバスラインで構成し、１つ
以上の画素データを１クロックで転送することにより、
転送クロック速度を上げずに、装置間のデータ転送を高
速化することを開示している。

【００１７】特開平４−２６５０３８号公報は、入力デ
ータと同期した書込みクロックを内部の各メモリが記憶
するビット数だけ計数する毎に桁上げしメモリの数だけ
計数して書込みアドレスと書込み制御信号を生成する書
込みアドレスカウンタを設けることにより、入力データ
のビット長が変化したとき直ぐメモリ長が単位長の整数
倍で可変になるようすることを開示している。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
たいずれの公報に記載された技術も、所定ビット幅のバ
ス上で、可変バス・プロトコルによって、効率的にデー
タ転送することが出来ないという問題がある。

【００１９】この発明の目的は、バス転送プロトコル
を、プログラム可能とすることにより、データ転送効率
を向上させることにある。

【００２０】この発明の他の目的は、所定ビット幅のバ
スに、１サイクル中に、該ビット幅よりも小さいビット
値で各々アドレスの異なったデータを複数、プログラム
された動作によって乗せることを可能にすることによっ
て、データ転送効率を向上させることにある。

【００２１】

【課題を解決するための手段】前記目的を達成するため
に請求項１のデータ転送制御装置は、第１のチップと、
複数の第２のチップと、前記第１のチップと前記複数の
第２のチップとを、データを転送可能に接続する複数ビ
ット幅のデータ・バスと、前記第１のチップと前記複数
の第２のチップとを、所定ビット値の信号を転送可能に
接続する信号線と、前記複数の第２のチップの各々に設
けられ、各々前記データ・バスのデータ転送動作を制御
するコードを格納した複数のレジスタと、前記信号線に
基づいて転送される信号のビット値によって、前記レジ
スタを選択する選択手段と、前記選択手段によって選択
された前記レジスタに格納されている前記コードに基づ
いて、前記データ・バスによるデータ転送動作を制御す
る制御手段と、を具備する。

【００２２】請求項２のデータ転送制御装置は、第１の
チップと、複数の第２のチップと、前記第１のチップと
前記複数の第２のチップとを、データを転送可能に接続
する複数ビット幅のデータ・バスと、前記第１のチップ
と前記複数の第２のチップとを、所定ビット値の信号を
転送可能に接続する信号線と、前記複数の第２のチップ
の各々に設けられ、各々前記データ・バスのデータ転送
動作を制御するコードを格納した複数の第１のレジスタ
と、前記第２のチップの各々に設けられ、各々前記信号
線によって転送される信号のビット値に基づいてアドレ
ス指定され、各々前記第１のレジスタをアドレス指定可
能なデータを格納した複数の第２のレジスタと、アドレ
ス指定された前記第２のレジスタに格納されているアド
レス指定可能なデータによってアドレス指定される前記
第１のレジスタによって格納されている前記コードに基
づいて、前記データ・バスによるデータ転送動作を制御
する制御手段と、を具備する。

【００２３】請求項３のデータ転送制御装置は、請求項
１または２に記載のデータ転送制御装置において、前記
複数のレジスタを、個別にアドレス指定可能とし、前記
複数のレジスタに格納されている前記コードを順次デコ
ードすることを可能にするように、前記複数のレジスタ
を、前記アドレスに従い、順次アクセスする手段を更に
設けている。

【００２４】請求項４のデータ転送制御装置は、第１の
チップと、複数の第２のチップと、前記第１のチップ及
び前記複数の第２のチップ相互間を、データを転送可能
に接続する複数ビット幅のデータ・バスと、前記第１の
チップと前記複数の第２のチップとを、所定ビット値の
信号を転送可能に接続する信号線と、前記複数の第２の
チップの各々に設けられ、各々前記データ・バスのデー
タ転送動作を制御するコードを格納した複数のレジスタ
と、前記信号線によって転送される信号のビット値に基
づいて、前記レジスタを選択する選択手段と、前記選択
手段によって選択された前記レジスタに格納されている
前記コードに基づいて、前記複数の第２のチップ間のデ
ータ転送動作を制御し、第１のチップと第２のチップの
間の転送を行うこともできる制御手段と、を具備する。

【００２５】請求項５のデータ転送制御装置は、第１の
チップと、複数の第２のチップと、前記第１のチップと
前記複数の第２のチップとを、データを転送可能に接続
する複数ビット幅のデータ・バスと、前記第１のチップ
と前記複数の第２のチップとを、所定ビット値の信号を
転送可能に接続する信号線と、前記複数の第２のチップ
の各々に設けられ、各々前記データ・バスの動作を制御
するコードを格納した複数のレジスタと、前記信号線に
よって転送される信号のビット値に基づいて、前記レジ
スタを選択する選択手段と、前記選択手段によって選択
された前記レジスタに格納されている前記データ転送動
作を制御するコードに基づいて、前記データ・バスを介
して転送されるデータのうち所定ビットのデータを所定
の前記第２のチップが送受信するように制御する制御手
段と、を、具備する。

【００２６】請求項６のデータ転送制御装置は、第１の
チップと、複数の第２のチップと、前記第１のチップと
前記複数の第２のチップとを、データを転送可能に接続
する複数ビット幅のデータ・バスと、前記第１のチップ
と前記複数の第２のチップとを、所定ビット値の信号を
転送可能に接続する信号線と、前記複数の第２のチップ
の各々に設けられ、各々前記データ・バスのデータ転送
動作を制御するコードを格納した複数のレジスタと、前
記信号線によって転送される信号のビット値に基づい
て、前記レジスタを選択する選択手段と、前記選択手段
によって選択された前記レジスタに格納されている前記
コードに基づいた処理を、所定の回数繰り返し行ない、
前記データ・バスのデータ転送動作を制御する制御手段
と、を具備する。

【００２７】請求項７のデータ転送制御装置は、請求項
１〜６のいずれかの発明において、上記複数の第２のチ
ップが、ピクセル描画データを保持するビデオ・バッフ
ァへの書込みあるいは読込み処理を行うビデオチップで
ある。

【００２８】請求項８のデータ転送制御装置は、請求項
７の発明において、ピクセル描画データを保持するビデ
オ・バッファが１ピクセル描画データをビデオ処理単位
に直接接続されたメモリ内に保持する。

【００２９】

【作用】請求項１の発明では、第１のチップと複数の第
２のチップとの間に接続された複数ビット幅のデータ・
バスによって、データが転送される。選択手段は、第１
のチップと複数の第２のチップとの間に接続された信号
線によって転送される信号のビット値によって、第２の
チップの各々に設けられ、個別にバスの制御動作を記述
するコードを格納可能な複数のレジスタを選択する。制
御手段は、選択手段によって選択されたレジスタに格納
されているコードに基づいて、データ・バスによるデー
タ転送動作を制御する。

【００３０】このように、信号線によって転送される信
号のビット値と、このビット値によって選択されるレジ
スタによって、複数の個別にバスの制御動作を記述する
コードを選択することによって、データ・バスのデータ
転送動作を制御することが出来る。

【００３１】請求項２の発明では、複数の第２のチップ
の各々に設けられ複数個の第２のレジスタによって、第
１のレジスタをアドレス指定可能となる。信号線によっ
て転送されるビット値によって、所定の第２のレジスタ
を選択することによって、制御手段は、選択された第２
のレジスタによってアドレス指定される第１のレジスタ
に格納された制御動作のコードに基づいて、データ・バ
スのデータ転送動作を制御する。

【００３２】従って、第１のレジスタを第２のレジスタ
によって、間接アドレッシングすることにより、様々に
第１のレジスタをアドレッシング出来る。

【００３３】請求項３の発明では、複数のレジスタは、
個別にアドレス可能であり、順次アクセス手段は、複数
のレジスタに格納された上記コードを順次デコードす
る。

【００３４】従って、レジスタに格納された上記コード
を順次デコードするので、必要な一連の動作を、シーケ
ンシャルに実行することができる。

【００３５】請求項４の発明では、制御手段は、選択手
段によって選択される第１のレジスタに格納されている
上記制御動作のコードに基づいて、複数の第２のチップ
間のデータ転送動作を制御する。

【００３６】従って、予め格納された制御動作に応じて
データが転送されるので、データ転送中に複雑な制御デ
ータを送る必要がなく、よって、データ転送効率を上げ
ることができる。

【００３７】請求項５の発明では、制御手段は、データ
・バスを介して転送されるデータの内、所定ビットのデ
ータを所定の第２チップが受信してデータ・バスのビッ
ト幅を分割する。

【００３８】従って、所定の第２チップが、データ・バ
スを介して転送されるデータに対して、所定のビットの
データを送受信し、並列的にデータ処理するので転送効
率を向上させることが出来る。

【００３９】請求項６の発明では、制御手段は、選択手
段によって選択されるプログラム・レジスタに格納され
ている制御動作のコードに基づいて、所定の回数繰り返
し処理を行って、データ・バスのデータ転送動作を制御
する。

【００４０】所定の回数繰り返し処理を行って、データ
・バスのデータ転送動作を制御するので、制御動作のコ
ードを格納するプログラム・レジスタの節約及び制御動
作のコードのプログラミングを容易にできる。

【００４１】請求項７の発明では、請求項１〜６のいず
れかの発明において、上記複数の第２のチップが、ピク
セル描画データを保持するビデオ・バッファへの書込み
あるいは読込み処理を行うビデオチップである。

【００４２】また、請求項８の発明では、請求項７の発
明において、ピクセル描画データを保持するビデオ・バ
ッファが１ピクセルを同一プレーン（以下の記述で、ビ
デオ処理単位に直接接続されているメモリのことをプレ
ーンと称する）で保持するパックド・カラー方式を用い
て行われる。

【００４３】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１に示すように、本実施例によるデー
タ転送装置は、描画制御チップ１０、４個のビデオチッ
プＶ１〜Ｖ４を備えている。描画制御チップ１０は、図
示しないＣＰＵや入力装置により入力される命令に従っ
て、ビデオ・バッファＡＰＡ１〜ＡＰＡ４の各々に対し
てピクセル描画データの書込みを行ったり、あるいはビ
デオ・バッファＡＰＡ１〜ＡＰＡ４内に記憶されるピク
セル描画データを読出して図示しないグラフィックディ
スプレイに表示する制御を行っている。ビデオチップＶ
１〜Ｖ４の各々は、描画制御チップ１０からの要求に基
づいて，ビデオ・バッファＡＰＡ１〜ＡＰＡ４から２次
元の所定のピクセル描画データを読出し、このピクセル
描画データに対して演算処理を行ない、ビデオ・バッフ
ァＡＰＡ１〜ＡＰＡ４に対して、書込み処理／読込処理
行う。ビデオ・バッファＡＰＡ１〜ＡＰＡ４は、ピクセ
ル描画データを格納するためのＲＡＭで構成されてい
る。

【００４４】描画制御チップ１０とビデオチップＶ１〜
Ｖ４とは、６４ビットの双方向のデータ転送が可能なデ
ータ・バス２０及びデータ・バス２０によるデータ転送
におけるアクセス方法等を制御するための、描画制御チ
ップ１０から転送される信号を転送する４ビットのプロ
グラム信号線２２とで接続されている。

【００４５】また、描画制御チップ１０とビデオチップ
Ｖ１とは、ビデオチップＶ１〜Ｖ４で処理が完了した
時、ビデオチップＶ１から描画制御チップ１０に対し
て、データ・バス２０を介してデータの転送の許可信号
を転送するための１ビットのレディ信号線２４で接続さ
れている。ビデオチップＶ１〜Ｖ４間も１ビットのレデ
ィ信号線２４で接続されている。

【００４６】ビデオチップＶ１〜Ｖ４の各々は、パック
ド・カラー方式で、個別のメモリ・プレーンを構成する
ように、データ・バス２６を介して所定のビデオ・バッ
ファＡＰＡ１〜ＡＰＡ４に接続されている。

【００４７】次に、ビデオチップＶ１〜ビデオチップＶ
４の構成を説明する。ビデオチップＶ１〜ビデオチップ
Ｖ４は同一構成であるので、ビデオチップＶ１の構成に
ついて説明し、ビデオチップＶ２〜Ｖ４の構成の説明は
省略する。

【００４８】図２に示すように、プログラム信号線２２
は、ビデオチップＶ１のデコーダＤＥＣ１と接続されて
いる。デコーダＤＥＣ１は、複数のプログラム・バッフ
ァ・アドレス・レジスタＰＢＡＲのうちの１つを選択す
る。プログラム・バッファ・アドレス・レジスタＰＢＡ
Ｒは、シーケンサＳＥＱに接続されている。シーケンサ
ＳＥＱは、選択されたプログラム・バッファ・アドレス
・レジスタＰＢＡＲに格納されているアドレス値に従
い、プログラム・バッファＰＢをアドレスし、プログラ
ム・バッファＰＢを辿って実行を順序付ける。

【００４９】レジスタＲｅｇＡは、アドレスされたプロ
グラム・バッファＰＢから読み出された命令を一時保持
するラッチの役目を果たす。

【００５０】デコーダＤＥＣ２は、レジスタＲｅｇＡに
格納されている命令をデコードして、そのデコード内容
に基づいて、各種レジスタ、例えば、レジスタＲｅｇ
Ｘ、レジスタＲｅｇＹをイネーブルにし、レジスタＲｅ
ｇＸとレジスタＲｅｇＹとの間の転送、アドレス制御ユ
ニット５４などに対して処理を行わせる。例えば、デコ
ーダＤＥＣ２の処理には、データ・バス２０からレジス
タＲｅｇＸへのデータの読取り、レジスタＲｅｇＸとレ
ジスタＲｅｇＹの間のデータ転送、レジスタＲｅｇＹと
ビデオ・バッファＡＰＡ１の間のデータのやり取り、ア
ドレス制御ユニット５４にアドレスのインクリメントさ
せること等がある。

【００５１】ピクセル・プロセッサＰＰは、図示しない
が所定のレジスタを持ち、この演算内容は、予め描画制
御チップ１０からそのレジスタにロードされる。ピクセ
ル・プロセッサＰＰは、ＤＥＣ２及びＳＥＱとも接続さ
れている。ピクセル・プロセッサＰＰは、そのピクセル
演算処理が１サイクルで完了せず、時間がかかるとき
は、ＳＥＱに対して、次のプログラム・バッファへの移
行を保留させる機能をもつ。また、ＤＥＣ２は、そのデ
コーディング処理に応じて、ピクセル・プロセッサＰＰ
に、ピクセル・データが到来したことを指示する。

【００５２】レジスタＲｅｇＹは、ピクセルバッファＡ
ＰＡ１に対して、ピクセル描画データの入出力を行うた
めのレジスタであり、後述する各ビデオチップＶ１に接
続されたビデオ・バッファＡＰＡ１にピクセル描画デー
タの入出力を行う。

【００５３】レジスタＲｅｇＺは、データ・バス２０を
介して、データの転送を行うためのレジスタであり、レ
ジスタＲｅｇＸは、ビデオチップＶ１〜Ｖ４間のデータ
転送あるいは描画制御チップ１０からのデータを４分割
して格納するためのレジスタである。このレジスタＲｅ
ｇＸは、データ・バス２２に接続されたデータの送受信
を行うための６４ビットのレジスタＲｅｇＺに接続され
ている。

【００５４】アドレス制御ユニット５４は、レジスタＲ
ｅｇＹが、ビデオ・バッファＡＰＡ１にデータを読み書
きする際の、ビデオ・バッファＡＰＡ１のピクセル描画
データのアドレスが格納されているアドレス・レジスタ
を制御する。アドレスレジスタ１には、ビデオ・バッフ
ァＡＰＡ１に対して、ピクセル描画データを読み込むた
めの、ビデオ・バッファＡＰＡ１のピクセル描画データ
のアドレスが格納され、アドレスレジスタ２には、ビデ
オ・バッファＡＰＡ１に対して、ピクセル描画データを
書き込むための、ビデオ・バッファＡＰＡ１のピクセル
描画データのアドレスが格納される。例えば、ＢＩＴＢ
ＬＴ操作においては、アドレスレジスタ１には、ソース
のピクセル描画データのアドレスが格納され、アドレス
レジスタ２には、ディスティネーションのピクセル描画
データのアドレスが格納される。

【００５５】また、アドレス制御ユニット５４からの制
御により、アドレス・レジスタ１、２の格納値をインク
リメントしたり、デクリメントしたりするとともに、シ
ャドウ・レジスタにアドレス・レジスタ１、２の格納値
を一旦保持しておき、アドレス・レジスタ１、２をイン
クリメントした後、必要に応じて、アドレス・レジスタ
１、２の格納値を元に戻す働きも行う。セレクタＳＥＬ
は、アドレス制御ユニット５４の制御により、ＡＰＡ１
のアドレスとしてアドレス・レジスタ１〜４のどれを出
力するかを選択する。

【００５６】レジスタＲｅｇＷ及びレジスタＲｅｇＨ
は、ＢＩＴＢＬＴ動作を行うための矩形の幅及び高さを
格納するためのレジスタである。

【００５７】プログラム・バッファ・アドレス・レジス
タＰＢＡＲは、例えば１６ビット構成で、その各々に
は、複数のプログラム・バッファＰＢを個別にアドレス
するためのアドレスが格納される。プログラム・バッフ
ァＰＢの各々も１６ビット構成で、これにはデータ・バ
ス２０の制御あるいはプロトコルの制御を行う命令が格
納される。

【００５８】次に、本実施例のビデオ・バッファＡＰＡ
１〜ＡＰＡ４のプレーン構成について説明する。本実施
例においては、１ピクセル当たり８ビットの描画データ
を取り扱うが、本発明は、これに限定されることなく１
ピクセル当たり１６ビット、４ビット、２ビット等の描
画データを取り扱う場合も適用可能である。

【００５９】各プレーンに存在するピクセルの描画デー
タは、ピクセル描画データのＸアドレス及びＹアドレス
によって決められる。以下、その一例を説明する。

【００６０】１ピクセル当たりのビット数が８ビットの
描画データの場合、ビデオ・バッファＡＰＡ１〜ＡＰＡ
４とピクセルを含むプレーンに接続されるビデオチップ
Ｖ１〜Ｖ４を以下のように構成する。ピクセル描画デー
タのＹアドレスが０の場合、ビデオチップＶ１は、ピク
セル描画データのＸアドレス００とピクセル描画データ
のＸアドレス０２、ビデオチップＶ２は、ピクセル描画
データのＸアドレス０１とピクセル描画データのＸアド
レス０３、ビデオチップＶ３は、ピクセル描画データの
Ｘアドレス０４とピクセル描画データのＸアドレス０
６、ビデオチップＶ４は、ピクセル描画データのＸアド
レス０５とピクセル描画データのＸアドレス０７が接続
されており、このピクセルに接続されたビデオチップＶ
１〜Ｖ４のいずれかのみがアクセス可能となる。他のピ
クセル描画データのＸアドレス及びＹアドレスについて
も同様に、ピクセル描画データのＸアドレス及びＹアド
レスによってこのピクセル描画データがどのプレーン上
に存在するかが決まり、プレーンに接続されたビデオチ
ップＶ１〜Ｖ４のいずれかのみが、アクセス可能とな
る。尚、この構成では、１つのビデオ・チップ内に２つ
のビデオ処理単位が存在している。また、１つのビデオ
・チップに２つのプレーンがつながっていることにな
る。しかし、本発明はそのような構成に限定されること
なく、１つのビデオ・チップに１つのプレーンがつなが
った構成にも適用できることが明らかである。

【００６１】従って、例えば、後述するＢＩＴＢＬＴ操
作において、ディスティネーションにソースのピクセル
描画データを移動する場合、ソースのピクセルのビデオ
・バッファＡＰＡ１〜ＡＰＡ４のプレーンに接続された
ビデオチップＶ１〜Ｖ４が、ソースのピクセル描画デー
タを読込み、これをディスティネーションのピクセル描
画データが存在するプレーンに接続されるビデオチップ
Ｖ１〜Ｖ４にデータ・バス２０を介して転送される。

【００６２】また、ビデオ・バッファＡＰＡ１〜ＡＰＡ
４には、パックド・カラー方式で１ピクセル当たり８ビ
ットのピクセル描画データが記憶される。本実施例で
は、１ピクセル当たり８ビットのピクセル描画データを
例にして説明するが、１ピクセル当たり１６ビット、４
ビットあるいは２ビット等であってもよい。

【００６３】４ビットのプログラム信号線２２は、ビデ
オチップＶ１〜Ｖ４のレジスタへのアクセス方法及びデ
ータ・バス２０を介して転送されるデータの種類（レジ
スタのアドレスあるいはピクセル描画データ）を指示す
るためのものである。

【００６４】ビデオチップＶ１〜Ｖ４のレジスタへのア
クセス方法には、直接アクセスと間接アクセスとがあ
る。直接アクセスとは、データ・バス２０を介して転送
されるアドレスデータによってポイントされるレジスタ
あるいはビデオ・バッファＡＰＡ１〜ＡＰＡ４の１つを
アクセスするものである。間接アクセスとは、データ・
バス２０を介して転送されるアドレスデータによってポ
イントされるレジスタに格納されているアドレスによっ
てポイントされるレジスタをアクセスするものである。

【００６５】更に、直接アクセスには、データ・バス２
０を介して転送されるデータの種類やビデオ・バッファ
ＡＰＡ１〜ＡＰＡ４の１つ、あるいはレジスタへの読込
み／書込み、ビデオチップＶ１〜Ｖ４のレジスタのアド
レスあるいはビデオ・バッファＡＰＡ１〜ＡＰＡ４のア
ドレスのいずれかを表すステート（ステータス）と、前
記ステートによって指定されたビデオチップＶ１〜Ｖ４
のレジスタのアドレス、ビデオ・バッファＡＰＡ１〜Ａ
ＰＡ４のアドレスあるいはビデオチップＶ１〜Ｖ４のレ
ジスタの値あるいはピクセル描画データを表すステート
とがある。以下、直接アクセスにおける前者をオーダス
テート、後者をデータステートと呼ぶ。

【００６６】従って、ビデオチップＶ１〜Ｖ４内の所定
のレジスタ及び所定のビデオ・バッファＡＰＡ１〜ＡＰ
Ａ４に対して、レジスタ値及びピクセルの描画データの
読込み／書込みを行う場合には、オーダステートで、ビ
デオチップＶ１〜Ｖ４のレジスタのアドレス等を指定し
た後、データステートでビデオチップＶ１〜Ｖ４のレジ
スタのアドレス値等を指定する。

【００６７】例えば、４ビットのプログラム信号線２２
の値を以下のように表す。０：オーダステート（ダイレクトモード）１：データステート（ダイレクトモード）２〜Ｅ：間接アクセス（インダイレクトモード）この間接アクセスの値は、プログラム・バッファ内のア
ドレスを示すプログラム・バッファ・アドレスレジスタ
ＰＢＡＲのＩＤを示す。例えば、間接アクセスの値が２
ならば、ＰＢＡＲのＩＤが０、３ならば、ＰＢＡＲのＩ
Ｄが１、・・・・、ＥならばＰＢＡＲのＩＤが１２を示
す。このプログラム・バッファ・アドレスレジスタＰＢ
ＡＲには、後述する１６ビット幅の、例えば、５１２ス
テップのプログラムが格納されたプログラム・バッファ
ＰＢをポイントするアドレスが格納されており、間接ア
クセスによってプログラム・バッファＰＢのアドレスを
指定することによって、プログラムが実行される。

【００６８】また、プログラム信号線２２によって転送
される信号のビット値によってプログラムバッファを間
接アドレッシングしており、このプログラム信号線２２
のビット値（２〜Ｅ）によって１３種類のプログラム化
が可能となる。更に、描画制御チップ１０からデータス
テートによって、プログラム・バッファ・アドレスレジ
スタＰＢＡＲの内容を変更することによって、１３種類
以上のプログラムの選択が可能となる。

【００６９】上述のオーダステートでの、データ・バス
２０を介して描画制御チップ１０からビデオチップＶ１
〜ビデオチップＶ４に対して転送されるデータの内容の
一例を説明する。

【００７０】図３に示すように、ビットアドレスの０ビ
ット目は、ビデオ・バッファＡＰＡ１〜ＡＰＡ４に対す
るアクセスなのか、ビデオチップＶ１〜ビデオチップＶ
４に設けられたレジスタに対するアクセスなのかを示
す。１ビット目は、ビデオ・バッファＡＰＡ１〜ＡＰＡ
４あるいはビデオチップＶ１〜Ｖ４に設けられたレジス
タに対してアクセスする際に、読込み／書込みを行うも
のかを指定する。つまり、書込みが指定された場合は、
描画制御チップ１０からビデオチップＶ１〜Ｖ４に対す
るデータの転送を示し、読込みが指定された場合は、ビ
デオチップＶ１〜Ｖ４から描画制御チップ１０へのデー
タの転送を指示する。

【００７１】５６ビット〜５９ビット目はビデオＩＤを
示し、ビデオチップＶ１〜Ｖ４にそれぞれビデオＩＤを
与えて、ビデオＩＤで示される特定のビデオチップＶ１
〜Ｖ４に対する読込み／書込みのアクセスを可能にす
る。

【００７２】ビット３２〜ビット４９はアドレスビット
であり、読込み／書込みを行うためのビデオ・バッファ
ＡＰＡ１〜ＡＰＡ４あるいはビデオチップＶ１〜Ｖ４の
レジスタのアドレスを示す。ビデオ・バッファＡＰＡ１
〜ＡＰＡ４のアドレスが指定された場合は、６４ビット
単位のアドレスを示し、６４ビット単位にビデオ・バッ
ファＡＰＡ１〜ＡＰＡ４へのアクセスが可能となり、６
４ビット内の各８ビットのピクセル描画データは後述す
るピクセル描画データのＸアドレス及びスキャンライン
番号によって予め決められたビデオチップＶ１〜Ｖ４が
分担し、並列的に処理を行う。

【００７３】ビット５０〜ビット５２は、拡張アドレス
を示し、ビデオ・バッファＡＰＡ１〜ＡＰＡ４のアドレ
ス空間の拡張のためのビットである。

【００７４】ビット１６〜ビット２３の８ビットは、バ
イトマスクを示し、６４ビットのデータをバイト単位に
８個に分割し、分割された８個のデータに対していずれ
のデータをイネーブルにするかを指示する。これは、例
えば、ビデオ・バッファＡＰＡ１〜ＡＰＡ４にピクセル
描画データを書込む際に、所定のアドレスのピクセル描
画データの書き換えの必要がなければ、このバイトマス
クに対応するピクセル描画データに対応するバイトマス
クのビットをディスエーブルにすることによって行う。

【００７５】ビット８〜ビット１５の８ビットは、ビッ
トマスクを示し、バイトマスクによってイネーブルにさ
れた８ビットのピクセル描画データに対して、ビット単
位にイネーブルにする。

【００７６】プログラム・バッファＰＢに格納された１
６ビットのプログラムの内容について説明する。このプ
ログラムには、ビデオチップＶ１〜Ｖ４のレジスタ間
の、または、描画制御チップ１０とビデオチップＶ１〜
Ｖ４との間のピクセル描画データの転送等を指示するも
のと、描画制御チップ１０によって転送されるビデオチ
ップ内のレジスタの値を読み書きするための、描画制御
チップ１０とビデオチップＶ１〜Ｖ４間のプロトコルを
指示するものとがある。

【００７７】図４は、ビデオチップＶ１〜Ｖ４のレジス
タ間の、または、描画制御チップとビデオチップＶ１〜
Ｖ４との間のピクセル描画データの転送等を指示するプ
ログラムの内容の一例を示す図である。ピクセル描画デ
ータの転送には、ビデオチップＶ１〜Ｖ４内のレジスタ
間の転送（内部レジスタ間転送）、ビデオチップＶ１〜
Ｖ４と描画制御チップ１０との間の転送（データ・バス
転送）、ビデオチップＶ１〜Ｖ４とビデオ・バッファＡ
ＰＡ１〜ＡＰＡ４間の転送（メモリバス転送）の３種類
がある。

【００７８】０ビット〜３ビットの４ビットは、内部レ
ジスタ間転送、データを演算するピクセルプロセッサＰ
Ｐの起動及びピクセル描画データのマスキングの起動を
指示するためのビットである。例えば、ビデオ・バッフ
ァＡＰＡ１〜ＡＰＡ４に対して、入出力を行うレジスタ
ＲｅｇＹ、描画制御チップ１０とピクセル描画データの
転送を行うためのレジスタＲｅｇＸ、マスキングするた
めの入力レジスタをＲｅｇＭ（図示しない）、出力レジ
スタＲｅｇＮ等とする時、これらレジスタ間のピクセル
描画データの転送の指示を次のように表す。

【００７９】”０１１１”：レジスタＲｅｇＹからレジ
スタＲｅｇＸへの転送 ”００１１”：レジスタＲｅｇＸからレジスタＲｅｇＮ
への転送 ”０１０１”：レジスタＲｅｇＮからレジスタＲｅｇＹ
への転送 ”１１１０”：ピクセルマスキングの起動 ”１１１１”：ピクセルプロセッサＰＰの起動これらは、一例に過ぎず、各レジスタ間の転送等をこの
４ビットを用いて適宜定義すれば良い。

【００８０】デコーダＤＥＣ２は、この定義に基づいて
デコードし、これらの各レジスタをイネーブルにし、ピ
クセル描画データの転送を行い、シーケンサＳＥＱは、
ピクセルプロセッサＰＰあるいはマスキングプロセッサ
の起動を行う。

【００８１】ビット４〜５ビットの２ビットは、データ
・バス転送を示す。例えば、ビット値に対応して次のよ
うに示す。

【００８２】”０１”：レジスタＲｅｇＸ→レジスタＲ
ｅｇＸの転送つまり、ビデオチップＶ１〜ビデオチップ
Ｖ４間の転送 ”１０”：レジスタＲｅｇＸ→描画制御チップ１０への
転送、ビデオチップＶ１〜Ｖ４から描画制御チップ１０
への転送 ”１１”：描画制御チップ１０→レジスタＲｅｇＸつま
り描画制御チップ１０からビデオチップＶ１〜Ｖ４への
転送特に、ビデオチップＶ１〜Ｖ４間のデータの転送は、１
バス・サイクルで、４つのビデオチップＶ１〜Ｖ４にデ
ータを供給したり、あるいは１つのバス・サイクルで４
つのビデオチップＶ１〜Ｖ４間で順次データの受渡しが
出来て、転送効率を向上させることが出来る。

【００８３】ビット６〜ビット７の２ビットは、ビデオ
チップＶ１〜Ｖ４とビデオ・バッファＡＰＡ１〜ＡＰＡ
４との間のピクセル描画データのデータ転送を示す。例
えば、ビット値に対応し次のように表す。

【００８４】”０１”：レジスタＲｅｇＹ→ＡＰＡ１〜
ＡＰＡ４つまりレジスタＲｅｇＹからビデオ・バッファ
ＡＰＡ１〜ＡＰＡ４への転送すなわちビデオ・バッファ
ＡＰＡ１〜ＡＰＡ４へのピクセル描画データの書込み ”１０”：ＡＰＡ１〜ＡＰＡ４→レジスタＲｅｇＹすな
わちすなわちビデオ・バッファＡＰＡ１〜ＡＰＡ４から
ピクセル描画データの読込みビット８〜ビット９は、アドレスインデックスを示し、
後述する４個のアドレスレジスタの内、イネーブルとな
るアドレスレジスタのＩＤを示す。

【００８５】ビットＡは、アドレスインデックスで示さ
れるアドレスレジスタの内容を１インクリメントするか
否かを示し、例えば、”１”になった時、アドレスレジ
スタの内容を１だけインクリメントし、”０”の時は、
アドレスレジスタの内容を変えない。

【００８６】Ｄビット目は、プログラムの繰り返しを示
すショートループであり、このビットに１がセットされ
ていれば、そのプログラムを指定された回数だけ繰り返
す。

【００８７】以下、このショートループを説明する。図
５は、描画制御チップ１０より、直接オーダによって、
ショートループの繰り返し数を記憶するレジスタである
ループカウンタのアドレスが指定され、直接データによ
ってＲｅｇＮにショートループの繰り返し数が記憶され
る。シーケンサＳＥＱは、ショートループの始まりを示
すプログラム・バッファＰＢの手続きのアドレスをポイ
ンタレジスタに格納すると共に、レジスタＲｅｇＮの内
容をループカウンタに格納する。シーケンサＳＥＱは、
ショートループの始まりを示すプログラム・バッファＰ
Ｂのオペレーションを順次、デコーダＤＥＣ２に読み込
み、実行する。ショートループのビットがオフとなるオ
ペレーションを読み込むと、ループカウンタの内容を１
デクリメントすると共に、ポインタレジスタの内容を読
込み、このポインタレジスタによってポイントされるプ
ログラム・バッファＰＢのオペレーションを順次読込
み、繰り返し実行し、ループカウンタの内容が０になる
まで実行する。

【００８８】このショートループを指定することによっ
て、所定のオペレーションを所定の回数繰り返して実行
することができ、プログラミングを容易に出来るととも
に、プログラムバッファのメモリ容量の節約ができる。

【００８９】Ｅビット目は、オペレーションの終了を示
すビットであり、例えば、”１”がセットされていれ
ば、シーケンサＳＥＱは、オペレーションの実行を終了
して、レディ信号線２４にレディ状態を通知する。

【００９０】Ｆビット目は、上述した２種類のプログラ
ムのいずれであるかを示す、すなわち、ビデオチップＶ
１〜Ｖ４のレジスタのセットであるかピクセル描画デー
タの転送であるかを示す。

【００９１】上述のプログラム・バッファＰＢのプログ
ラムを実行する際には、ピクセルプロセッサＰＰによっ
て演算処理するためのピクセル描画データ及びアドレス
レジスタへのアドレス値が設定されている必要がある。
尚、ダイレクト・モードにより描画制御チップ１０から
直接の制御で、ビデオチップＶ１〜Ｖ４内のレジスタへ
直接書き込む方法も可能であるが、これをインダイレク
ト・モードによって行う方法の一例を以下に示す。

【００９２】図６に示すように、０ビット〜２ビットの
３ビットは、レジスタに格納されたピクセル描画データ
のシフト量を示す。これは、後述するＥビット目によっ
てデータ・バス２２の４分割が指定された時、各ビデオ
チップＶ１〜Ｖ４が６４ビットのデータのうち、所定の
１６ビットのデータを受信して、この１６ビットのデー
タを、これらのビットで示されるシフト量だけシフトし
て後述するレジスタＩＤで示されるレジスタＲｅｇＸ、
レジスタＲｅｇＹ、アドレスレジスタ等のレジスタ群
（以下、レジスタファイル）の所定の位置への格納を指
定する。

【００９３】３ビット〜８ビットの６ビットは、レジス
タファイルのレジスタＩＤを示し、格納すべきレジスタ
ファイルの６４ビット幅のアドレスが示される。

【００９４】９ビット〜Ｃビットの４ビットは、ビデオ
チップのビデオＩＤを示し、後述するデータ・バス２２
の分割の指定がない場合に、このビデオチップのビデオ
ＩＤと一致するビデオチップＶ１〜Ｖ４が６４ビット全
幅でデータを受信する。

【００９５】Ｄビット目は、データが８ビットであるか
それとも１６ビットであるかを示す。これによって、８
ビットあるいは１６ビット単位でレジスタファイルへの
書込みを行うことが出来る。

【００９６】Ｅビット目は、データ・バス２０を４分割
するのか、それとも分割せずに全幅で使用するのかを指
定する。データ・バス２０を４分割する場合は、６４ビ
ットのデータを、各ビデオチップＶ１〜Ｖ４が、独自に
もつビデオＩＤにより、所定量シフトして、所定の１６
ビットのみを受信して、各ビデオチップＶ１〜Ｖ４に対
して同時にレジスタファイルにピクセル描画データ等を
設定することが出来る。データ・バス２０を分割しない
場合は、ビデオＩＤで示されるビデオチップに対して、
レジスタＩＤで示されるレジスタにレジスタ値が格納さ
れる。

【００９７】Ｆビット目は、上述した２種類のプログラ
ムのいずれかであるかをを表す。以下、上述したプログ
ラムの動作を示す。プログラム信号線２２を介して転送
されたデータが、デコーダＤＥＣ１によってデコードさ
れて、プログラム・バッファ・アドレスレジスタＰＢＡ
ＲのＩＤによってポイントされるプログラム・バッファ
・アドレスレジスタＰＢＡＲがイネーブルにされる。シ
ーケンサＳＥＱは、プログラム・バッファ・アドレスレ
ジスタＰＢＡＲによってポイントされたプログラム・バ
ッファＰＢから１６ビットのプログラムを読出し、レジ
スタＲｅｇＡに格納する。デコーダＤＥＣ２は、レジス
タＲｅｇＡに格納されたのプログラムを読込み、デコー
ドし、プログラムによって指定されるレジスタをイネー
ブルにし、レジスタ間転送が行われ、あるいはデータ・
バス２０によって転送されたピクセル描画データあるい
はレジスタ値等が指定されたプロトコルによって格納さ
れる。

【００９８】図７は、プログラムによって指定されたプ
ロトコルが４分割に指定された時の、レジスタファイル
へのデータの格納を示す図である。

【００９９】図７に示すように、各ビデオチップＶ１〜
Ｖ４は、データ・バス２０からの６４ビットのデータＶ
Ｄ１〜ＶＤ４を、６４ビットレジスタＲｅｇＺに格納す
る。各ビデオチップＶ１〜Ｖ４が、独自にもつビデオＩ
Ｄにより、図示しないシフトレジスタによって所定のビ
ット数シフトし、ビデオチップＶ１〜Ｖ４が１６ビット
のデータＶＤ１〜ＶＤ４のいずれかのみをレジスタＲｅ
ｇＸに転送する。さらに図示しないシフトレジスタによ
って指定されたシフト量分だけシフトして、レジスタフ
ァイルにデータＶＤＩを格納する。これによって、４分
割された１６ビットのデータ、例えば、ピクセル描画デ
ータが所定のレジスタに８ビット単位で格納され、各ビ
デオチップＶ１〜Ｖ４において、このピクセル描画デー
タを用いて並列的に処理が可能となり、処理効率を向上
させることが出来る。

【０１００】本実施例では、１ピクセル当たり８ビット
のピクセル描画データについて適用したものであるが、
勿論これに限定されることなく、１ピクセル当たり１６
ビットのピクセル描画データ、４ビットのピクセル描画
データ、２ビットのピクセル描画データについても適用
可能である。

【０１０１】次に、直接アドレスによって指定されたビ
デオチップＶ１〜Ｖ４のレジスタあるいはビデオ・バッ
ファＡＰＡ１〜ＡＰＡ４へのアクセスの動作について説
明する。

【０１０２】プログラム信号線２２のビット値によっ
て、オーダステートで入力された６４ビットのデータ
は、図示しないデコーダに入力されてデコードされて、
指定されたアドレス等がイネーブルにされる。ビデオ・
バッファＡＰＡ１〜ＡＰＡ４へのアクセスが指定された
場合には、図示しない入出力バッファとアドレスレジス
タ１〜４がイネーブルにされて、ビデオ・バッファＡＰ
Ａ１〜ＡＰＡ４へのアクセスが可能となる。

【０１０３】書込みが指定された場合は、データ・バス
２０を介して転送された６４ビットのデータがレジスタ
ＲｅｇＺで保持される。次に、所定のマスキングの処理
がなされた後、６４ビットのデータが、イネーブルにさ
れたレジスタあるいは図示しない入出力バッファに格納
される。ビデオ・バッファＡＰＡ１〜ＡＰＡ４への書込
みの場合は、図示しない入出力バッファに格納されたピ
クセル描画データが、セレクタＳＥＬによってアドレス
レジスタ１〜４によって指定されるアドレスを有するビ
デオ・バッファＡＰＡ１〜ＡＰＡ４に書き込まれる。

【０１０４】次に、スクリーンの所定の領域を、別の領
域に複写する、いわゆるＢＩＴＢＬＴ動作について説明
する。

【０１０５】まず、最初に、ビデオチップＶ１〜ビデオ
チップＶ４のプログラム・バッファ・アドレス・レジス
タＰＢＡＲ及びプログラム・バッファＰＢに、それぞ
れ、アドレス値と、命令のシーケンスを格納する。この
プログラム・バッファ・アドレス・レジスタＰＢＡＲに
設定されるアドレス値及びプログラム・バッファに設定
される命令のシーケンスは、描画制御チップ１０から６
４ビットのデータ・バス２０を介して設定される。これ
は、プログラム信号線２２のビット値を０にして、オー
ダステートを出し、その後、データ・バス２０を介して
６４ビットのデータを転送して、上述したレジスタのア
ドレス値あるいは命令のシーケンスを設定しようとする
プログラム・バッファのアドレス及びレジスタに書込み
モード等を指定し、更にプログラム信号線２２のビット
値を１にして、直接ステータスで、６４ビットのデータ
・バス２０を介してレジスタの値あるいはプログラム・
バッファＰＢにはＢＩＴＢＬＴ動作を行うためのプログ
ラムを書き込む。例えば、プログラム・バッファ・アド
レス・レジスタＰＢＡＲの最初のレジスタにＢＩＴＢＬ
Ｔ動作を行うためのプログラムの先頭アドレスが格納さ
れ、ＢＩＴＢＬＴ動作を行うためにプログラム・バッフ
ァＰＢには、図８に示す１６ビットのプログラムが、図
４に示したフォーマットで格納される。

【０１０６】さらに、画面上での矩形領域の移動を行う
ためには、アドレスレジスタ１〜アドレスレジスタ２
に、移動元のピクセルデータのアドレス（ソースアドレ
ス）及び移動先のピクセルデータのアドレス（ディステ
ィネーションアドレス）を設定する。アドレスレジスタ
１には、ソースアドレスを格納し、アドレスレジスタ２
にはディスティネーションアドレスを格納する。また、
移動元のピクセルデータの移動先のピクセルアドレスを
図示しないレジスタに格納する。

【０１０７】次に、矩形のピクセル幅を格納するレジス
タＲｅｇＷ、矩形のピクセルの高さを格納するレジスタ
ＲｅｇＨの各レジスタに値を格納する。

【０１０８】これらの、レジスタに値を格納するには、
プログラム信号線２２のビット値を０、１で切り換える
ダイレクトモードで行ってもよいし、インダイレクトモ
ードで行ってもよい。

【０１０９】次に、プログラム信号線２２のビット値を
２、即ち、インダイレクトモードでプログラム・バッフ
ァ・アドレス・レジスタＰＢＡＲの最初のレジスタを指
定すると、デコーダＤＥＣ１よりプログラム信号線２２
のビット値の２がデコードされて、１番目のプログラム
・バッファ・アドレス・レジスタＰＢＡＲが選択され
て、シーケンサＳＥＱにより、１番目のプログラム・バ
ッファ・アドレス・レジスタＰＢＡＲがポイントするプ
ログラムバッファのプログラムが読み出され、デコーダ
ＤＥＣ２によりこのプログラムの命令がデコードされ
る。１番目のプログラム・バッファ・アドレス・レジス
タＰＢＡＲには、プログラム・バッファ・アドレス・レ
ジスタＰＢＡＲの最初のレジスタにＢＩＴＢＬＴ動作を
示す先頭のプログラムが格納されているので、ＢＩＴＢ
ＬＴ動作が順次実行されることになる。

【０１１０】最初のプログラム・バッファには、ビデオ
・バッファＡＰＡ１→レジスタＲｅｇＹを指示する命令
が格納されているので、この命令がデコードされて、ア
ドレス・レジスタ１が示すソースのピクセル描画データ
がレジスタＲｅｇＹに読み込まれる。

【０１１１】次に、レジスタＲｅｇＹ→レジスタＲｅｇ
Ｘという転送が行われる。次に、レジスタＲｅｇＸ→レ
ジスタＲｅｇＸという転送が行われる。以下、このレジ
スタＲｅｇＸ→レジスタＲｅｇＸの転送を説明する。Ｂ
ＩＴＢＬＴ動作は、ソースのピクセルデータをディステ
ィネーションに移動するものであり、しかも上述したよ
うに各ビデオチップＶ１〜Ｖ４が分担するディスティネ
ーションのピクセルが決まっているので、ソースのピク
セルデータをターゲットに移動するため分担するビデオ
チップＶ１〜Ｖ４に転送を行うのがレジスタＲｅｇＸ→
レジスタＲｅｇＸの転送である。

【０１１２】移動先のピクセル描画データのアドレスか
ら、図示しないテーブルによってピクセル描画データが
データ・パス２２のどのビットに存在しているかを判別
し、移動先のピクセル描画データに接続されるビデオチ
ップＶ１〜Ｖ４を求めて分担するビデオチップＶ１〜Ｖ
４が分担する１６ビットのデータを受取り、図示しない
シフトレジスタによって所定量シフトして、レジスタＲ
ｅｇＸに転送する。すると、データ・バス２２を介して
各ビデオチップＶ１〜Ｖ４にディスティネーションのピ
クセル描画データとしてデータが転送される。

【０１１３】例えば、図９は、ソースのピクセル描画デ
ータのプレーンがビデオチップＶ１に存在する時、その
ディスティネーションのピクセル描画データのプレーン
がビデオチップＶ４、ソースのピクセル描画データのプ
レーンがビデオチップＶ２に存在する時、そのディステ
ィネーションのピクセル描画データのプレーンがビデオ
チップＶ１、ソースのピクセル描画データのプレーンが
ビデオチップＶ３に存在する時、そのディスティネーシ
ョンのピクセル描画データのプレーンがビデオチップＶ
２に存在し、ソースのピクセル描画データのプレーンが
ビデオチップＶ４に存在する時、そのディスティネーシ
ョンのピクセル描画データのプレーンがビデオチップＶ
３に存在する場合を示したものであり、図９に示すよう
にディスティネーションのピクセル描画データのプレー
ンのビデオチップＶ１〜Ｖ４に転送及びシフトされて、
ビデオチップＶ１〜Ｖ４間での、データ・バス２２を介
した並列的なデータ転送が行われる。すなわち、レジス
タＲｅｇＸ→レジスタＲｅｇＸは、ディスティネーショ
ンのピクセル描画データを担当するビデオチップへのデ
ータ転送であると同時に、ビデオチップからのデータの
受領でもある。

【０１１４】これによって、６４ビットのデータ・バス
２２を介して、６４ビットをフルに使用することができ
るので、転送効率を落とすことなくビデオチップ間のデ
ータ転送を行うことができる。

【０１１５】こうして、受領したレジスタＲｅｇＸのピ
クセルデータを、レジスタＲｅｇＸ→レジスタＲｅｇＹ
によって、各ビデオチップＶ１〜Ｖ４内でデータ転送す
る。この時、シーケンサＳＥＱが、レジスタＲｅｇＸ→
レジスタＲｅｇＹの転送経路に介在するピクセル・プロ
ッサＰＰ内を起動する。ピクセル・プロッサＰＰは、図
示しないピクセルプロセッサ内のレジスタの命令に応じ
て、そこを通過するピクセル描画データに演算を施す。

【０１１６】次に、レジスタＲｅｇＹ→ビデオ・バッフ
ァＡＰＡ１の命令を行うが、この命令には、アドレスレ
ジスタをアドレスレジスタ２に切り換える値がセットさ
れており、これによってアドレスレジスタ２のアドレス
の指定を切り換えて、ビデオ・バッファＡＰＡ１のター
ゲット・ピクセルの位置に、値を書き込む。尚、このと
き、レジスタＲｅｇＹ→ビデオ・バッファＡＰＡ１の命
令中の図４に示したアドレス状態のビットが１になって
おり、これによって、アドレスレジスタ１〜アドレスレ
ジスタ２がそれぞれインクリメントされ、次のソース及
びターゲットのアドレスが指示される。レジスタの命令
に応じて、そこを通過するピクセル描画データに演算が
施される。

【０１１７】また、アドレス制御ユニット５４とシーケ
ンサＳＥＱの協働により、上述したプログラム・バッフ
ァＰＢに格納されたＢＩＴＢＬＴのプログラムにショー
トループのビットがセットされており、また、ループカ
ウンタには、レジスタＲｅｇＷの内容が格納され、ルー
プカウンタにセットされた個数繰り返される。それが終
わると、レジスタＲｅｇＨの値がデクリメントされると
ともに、ループカウンタにレジスタＲｅｇＷの内容が再
びセットされて、処理が繰り返され、レジスタＲｅｇＨ
の値が０になるまでこれらの処理が繰り返されて、矩形
領域のＢＩＴＢＬＴが完了する。

【０１１８】このように、ビデオチップＶ１〜Ｖ４間の
データ転送において、データ・バス２０のデータ転送効
率を落とすことなく実行することができる。従って、パ
ックト・カラー方式においても、ビデオチップＶ１〜Ｖ
４間のデータ転送を頻繁に行う必要のあるＢＩＴＢＬＴ
動作でも、処理効率を落とすことなく実行できる。

【０１１９】

【発明の効果】以上説明したように本発明では、信号線
のビット値と、このビット値によって選択される第１の
レジスタによって、個別にバスの制御動作を記述するコ
ードを選択し、データ・バスのデータ転送動作を制御す
ることが出来るという効果が得られる。また、制御手段
によって、複数の第２のチップ間のデータ転送を同時に
行うことによって、データ・バスを有効に用いることが
できる。所定の第２チップが、データ・バスを介して転
送されるデータに対して、所定のビットのデータを受信
し、並列的にデータ処理するので処理効率を向上させる
ことが出来る。また、所定の回数繰り返しデコード、デ
ータ・バスのデータ転送動作を制御するので、制御動作
のコードを格納する第１のレジスタの節約及び制御動作
のコードのプログラミングを容易にできる。

【図面の簡単な説明】

【図１】本実施例の全体構成図である。

【図２】ビデオチップＶ１の構成図である。

【図３】オーダステートでの６４ビットのデータの内容
を示す図である。

【図４】ピクセルデータの転送時のプログラムの内容の
一例を示す図である。

【図５】ショートループの手続きを示す図である。

【図６】データ・バスの転送プロトコルを定義するプロ
グラムの内容を示す図である。

【図７】転送プロトコルに基づいてレジスタファイルに
データの格納を示す図である。

【図８】ＢＩＴＢＬＴの転送のプログラムを示す図であ
る。

【図９】ビデオチップＶ１〜Ｖ４間の転送を示す図であ
る。

【符号の説明】

１０描画制御チップ２０データ・バス２２プログラム信号線２４レディ信号線５４アドレス制御ユニットＡＰＡ１〜ＡＰＡ４ビデオ・バッファＰＢプログラム・バッファＰＢＡＲプログラム・バッファ・アドレス・レジスタＳＥＱシーケンサＳＥＬセレクタＶ１〜Ｖ４ビデオチップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺晋平神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (56)参考文献特開平５−158820（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】第１のチップと、複数の第２のチップと、前記第１のチップと前記複数の第２のチップとを、デー
タを転送可能に接続する複数ビット幅のデータ・バス
と、前記第１のチップと前記複数の第２のチップとを、所定
ビット値の信号を転送可能に接続する信号線と、前記複数の第２のチップの各々に設けられ、各々前記デ
ータ・バスのデータ転送動作を制御するコードを格納し
た複数の第１のレジスタと、前記第２のチップの各々に設けられ、各々前記信号線に
よって転送される信号のビット値に基づいてアドレス指
定され、各々前記第１のレジスタをアドレス指定可能な
データを格納した複数の第２のレジスタと、アドレス指定された前記第２のレジスタに格納されてい
るアドレス指定可能なデータによってアドレス指定され
る前記第１のレジスタによって格納されている前記コー
ドに基づいて、前記データ・バスによるデータ転送動作
を制御する制御手段と、を具備するデータ転送制御装置。
【請求項２】前記複数のレシズタを、個別にアドレス指
定可能とし、前記複数のレジスタに格納されている前記
コードを順次デコードすることを可能にするように、前
記複数のレジスタを、前記アドレスに従い、順次アクセ
スする手段を更に設けた請求項１に記載のデータ転送制
御装置。
【請求項３】第１のチップと、複数の第２のチップと、前記第１のチップと前記複数の第２のチップとを、デー
タを転送可能に接続する複数ビット幅のデータ・バス
と、前記第１のチップと前記複数の前記第２のチップとを、
所定ビット値の信号を転送可能に接続する信号線と、前記複数の第２のチップの各々に設けられ、各々前記デ
ータ・バスの動作を制御するコードを格納した複数のレ
ジスタと、前記信号線によって転送される信号のビット値に基づい
て、前記レジスタを選択する選択手段と、前記選択手段によって選択された前記レジスタに格納さ
れている前記データ転送動作を制御するコードに基づい
て、前記データ・バスを介して転送されるデータのうち
所定ビットのデータを所定の前記第２のチップが送受信
するように制御する制御手段と、を、具備するデータ転送制御装置。