JP2002108833A - 並列プロセッサ及びそれを用いた画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、非線形処理を効率よく実現する
ことができる並列プロセッサを提供することを課題とす
る。 【解決手段】プログラムを解読しプロセッサ全体を制御
するグローバルプロセッサ２と、複数のデータを処理す
るためにプロセッサエレメントを複数個備えたプロセッ
サエレメントブロック３と、を有するＳＩＭＤ型プロセ
ッサにおいて、各プロセッサエレメント１００は、変換
前データを記憶するレジスタ１０２と、変換後データを
記憶するレジスタ１０１と、加算器１０５の加算結果を
記憶するレジスタ１０３と、変換前データを記憶するレ
ジスタ１０２の内容を比較する比較器１０４と、を備
え、前記比較器１０４により両レジスタの内容が一致す
ると、データバス４１から送られてくる変換後データを
レジスタ１０１に格納させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、デジタル複
写機やファクリミリ装置等の画像データのデジタル処理
等に用いられる並列プロセッサに関するものであり、特
に画像データの非線形変換処理に用いられるＳＩＭＤ
（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒｅａ
ｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ Ｓｔｒｅａｍ）型マ
イクロプロセッサ及びそれを用いた画像処理装置に関す
るものである。

【０００２】

【従来の技術】近年、デジタル複写機やファクリミリ装
置等の画像処理装置において、画素数を増加したり、或
いはカラー対応にするなど画像の向上が図られている。
そして、この画像の向上に伴い、処理すべきデータ数が
増加している。ところで、複写機等の画像処理装置にお
けるデータ処理は全ての画素に対して同じ演算処理を施
すことが多い。そこで、１つの命令で複数のデータに対
して同時に同じ演算処理を行うＳＩＭＤ方式のプロセッ
サが用いられるようになっている。

【０００３】上記したように、ＳＩＭＤ型マイクロプロ
セッサでは１つの命令で複数のデータに対して同時に同
じ演算処理が実行可能である。ここで、通常の演算処理
は複数の演算器を並べ同じ演算を同時に複数のデータに
対して実行することで実現できる。しかし、画像処理に
おいては、演算処理が式で表すことができない非線形な
処理を行うことが多い。演算処理が式で表すことができ
ない非線形な処理は演算対象のデータによって演算式が
変更となるため同じ処理を同時に実行できない。したが
って、データ毎の逐次処理となりＳＩＭＤ方式の効果が
無くなってしまう。

【０００４】通常のＳＩＳＤ（Ｓｉｎｇｌｅ Ｉｎｓｔ
ｒｕｃｔｉｏｎ Ｓｔｒｅａｍ Ｓｉｎｇｌｅ Ｄａｔ
ａ Ｓｔｒｅａｍ）方式のプロセッサにおいても演算デ
ータにより演算式が変更となる非線形処理はプログラム
が非常に複雑になるため、演算前データに対して演算後
の処理済みデータを全て準備しておきテーブル化し、演
算データを元にテーブル変換を行い演算後データを得る
方式が一般的である。具体的にはＲＡＭ上にテーブルを
持ち演算前データにテーブルの先頭の番地を加算した値
をアドレスポインタとしてＲＡＭから得られたデータを
演算後のデータとしている。

【０００５】演算データが８ビットの場合には２５６バ
イトの変換テーブルが必要となるが演算ビット幅の増加
とともにテーブルのサイズは２のベキ乗で増加するため
演算ビット幅が大きい場合は演算データを任意の区間に
分けてその区間での近似式をテーブルとして持つ場合も
ある。

【０００６】

【発明が解決しようとする課題】さて、このテーブル変
換をＳＩＭＤ型マイクロプロセッサで採用する場合には
それぞれの演算単位でテーブルが必要となる。例えば、
２５６個のプロセッサエレメント（ＰＥ）を有するＳＩ
ＭＤ型プロセッサで８ビットのテーブル変換を行う場合
には２５６バイトのテーブルＲＡＭがそれぞれの演算単
位つまり２５６個必要となりコスト面が増大する問題が
あった。そのため、ＳＩＭＤ型マイクロプロセッサのテ
ーブル変換に対して数々の方式が考案されている。

【０００７】特開平５−６７２０３号公報においては、
各ＳＩＭＤ単位のプロセッサエレメント内蔵の出力レジ
スタから演算前データを順次外部に出力し、外部で逐次
にテーブル変換を行い、変換後のデータをプロセッサエ
レメント内蔵の入力レジスタに順次入力する方式が提案
されている。この方式では、変換テーブルが１個となる
ためコストの上昇は抑えられるが、逐次処理であるため
演算処理時間は最低でもプロセッサエレメント数だけか
かってしまい演算速度面で不利であった。また、この変
換処理をプロセッサエレメントでの通常処理と並行に実
行すれば演算処理時間はトータルとして削減できるが、
入力・出力のレジスタがこの変換作業専用に使用され他
の用途に使用できない、変換処理後のデータが必要な場
合には演算処理時間だけ待つこととなり並行処理が不可
能であるといった問題があった。

【０００８】また、特開平９−３０５５５０号公報にお
いては、各プロセッサエレメント（ＰＥ）毎に非線形変
換テーブルの元データと変換対象データとの比較を行う
比較器を設け、この比較器で両データを比較し、一致し
たプロセッサエレメントには変換後のデータを格納し、
この値を演算後データとする方式が提案されている。こ
の場合には演算処理時間は演算前データの取りうる値の
組み合わせ（変換テーブルのワード数）となるため、プ
ロセッサエレメント数よりこのワード数が少ない場合に
は高速化される。８ビットデータの場合ではプロセッサ
エレメント数によらず２５６回程度のサイクル数とな
る。この場合においても演算処理時間が長い問題があ
る。また、他の処理と並行に行った場合には、上記した
特開平５−６７２０３号公報と同じ問題を持っている。

【０００９】さらに、特許第２８１２２９２号において
は、プロセッサエレメント数と同数の出力ポートを持つ
変換テーブル用のＲＡＭに対して、それぞれのプロセッ
サエレメントから演算前データをアドレスポインタとし
て与えることで演算後データを得る方法が提案されてい
る。この方式においては、変換速度は１サイクル程度で
終了するが、出力ポートの増加はＲＡＭのコストを押し
上げることとなり、特に数１０個を超えるポートを持つ
ことは実現不可能である。したがって、プロセッサエレ
メント数が多いＳＩＭＤ型プロセッサに対応できないと
いう問題があった。

【００１０】上記したように、従来技術においては、Ｓ
ＩＭＤ型マイクロプロセッサのテーブル変換に代表され
る非線型処理はＳＩＭＤ型の最大の特徴である並列処理
が困難であるため数々の方式が考案されているが、それ
らは、入出力レジスタを介した方法、専用のコンパレー
タを使用したもの、専用テーブル用メモリを使用したも
のであり、速度・コストのいずれかの面で問題があっ
た。

【００１１】すなわち、特開平５−６７２０３号公報
は、出力レジスタからデータを出力し外部テーブルメモ
リのアドレスとして入力、メモリから出力されたデータ
を変換後のデータとして入力シフトレジスタから入力す
る。全データの変換にはプロセッサエレメント数以上の
サイクルが必要であり処理時間が長い問題がある。ま
た、テーブルメモリは専用のものとなり、さらに入力シ
フトレジスタ、入力シフトレジスタはテーブル変換専用
に使用されることとなる。

【００１２】また、特開平９−３０５５５０号公報は、
各プロセッサエレメントに変換前データの比較器を設
け、外部から変換前データと変換後データを入力し変換
前データと一致したプロセッサエレメントだけに変換後
のデータを格納する。変換前データのデータ数だけのサ
イクル数が必要であり、さらに専用の比較器が必要であ
る。

【００１３】さらに、特許第２８１２２９２号では、テ
ーブルメモリの出力ポート数をプロセッサエレメント数
だけ用意してテーブル変換を行う。変換速度は最も速い
がメモリのポート数が非常に多いためコストが高くな
る。プロセッサエレメント数が数１０個までしか実現で
きないと思われる。

【００１４】この発明は、上述した従来の問題点を解決
するためになされたものにして、非線形処理を効率よく
実現することができる並列プロセッサを提供することを
課題とする。

【００１５】

【課題を解決するための手段】この発明にかかる請求項
１に記載の並列プロセッサは、プログラムを解読しプロ
セッサ全体を制御するグローバルプロセッサと、データ
を処理するプロセッサエレメントを複数個備えて構成さ
れるプロセッサエレメントブロックと、を有する並列プ
ロセッサにおいて、各プロセッサエレメントは、変換前
データを記憶するレジスタと、データバスから送られて
くる変換後データを記憶するレジスタと、データバスか
ら送られてくるデータが記憶されている変換前データに
相当する変換後データか判別する手段と、を備え、前記
判別手段の結果に基づき前記変換後データをレジスタに
記憶させることを特徴とする。

【００１６】この発明にかかる請求項２に記載の並列プ
ロセッサは、請求項１に加え、前記判別手段は、加算器
と、加算器の加算結果を記憶するレジスタと、加算結果
を記憶するレジスタの内容と変換前データを記憶するレ
ジスタの内容を比較する比較器と、を備え、前記比較器
により両レジスタの内容が一致すると、データバスから
送られてくる変換後データをレジスタに格納させること
を特徴とするものである。

【００１７】この発明にかかる請求項３に記載の並列プ
ロセッサは、上記の構成に加え、各プロセッサエレメン
トの前記変換後データを記憶するレジスタに変換後デー
タを格納する経路に接続される全プロセッサエレメント
共有のデータバスを備え、前記データバスに対し変換後
データを変換前データの値の順に従って送出する変換後
データ送出手段を備えたことを特徴とするものである。

【００１８】この発明にかかる請求項４に記載の並列プ
ロセッサは、上記の構成に加え、前記変換後データ送出
手段は、命令デコーダと、前記命令デコーダによって入
力される任意の変換前データに対応した変換後データを
前記データバスに送出する記憶手段と、を備えたことを
特徴とするものである。

【００１９】この発明にかかる請求項５に記載の並列プ
ロセッサは、上記の構成に加え、前記変換後データ送出
手段は、加算器と前記加算器器の加算結果を記憶するレ
ジスタと、前記レジスタによって入力される任意の変換
前データに対応した変換後データを前記データバスに送
出する記憶手段と、を備えたことを特徴とするものであ
る。

【００２０】この発明にかかる請求項６に記載の並列プ
ロセッサは、上記の構成に加え、前記変換後データを記
憶するレジスタをｎ（ｎ＝２のべき乗）個持ち、プロセ
ッサ外部から与えられる変換後データを前記変化後デー
タを記憶するレジスタに格納する経路をｎ本それぞれ持
つことを特徴とするものである。

【００２１】この発明にかかる請求項７に記載の並列プ
ロセッサは、上記の構成に加え、各プロセッサエレメン
トの前記変換後データを記憶するｎ（ｎ＝２のべき乗）
個のレジスタに変換後データを格納する経路に接続され
る全プロセッサエレメント共有のデータバスをｎ本備
え、前記データバスに対し、変換後データを変換前デー
タの値の順に従ってｎ個のデータごとに送出する変換後
データ送出手段を備えたことを特徴とするものである。

【００２２】この発明にかかる請求項８に記載の並列プ
ロセッサは、上記の構成に加え、前記ｎ（ｎ＝２のべき
乗）本のデータバスに対して変換後データを変換前のデ
ータの値の順に従って送出する手段として、命令デコー
ダと、前記命令デコーダによって入力される任意の変換
前データに対応しｎ個の変換後データを前記データバス
に送出する記憶手段と、を備えたことを特徴とするもの
である。

【００２３】この発明にかかる請求項９に記載の並列プ
ロセッサは、上記の構成に加え、前記ｎ（ｎ＝２のべき
乗）本のデータバスに対して変換後データを変換前のデ
ータの値の順に従って送出する手段として、加算器と前
記加算器器の加算結果を記憶するレジスタと、前記レジ
スタによって入力される任意の変換前データに対応した
ｎ個の変換後データを前記データバスに送出する記憶手
段とを備えたことを特徴とするものである。

【００２４】この発明の請求項１０に記載の画像処理装
置は、複数のプロセッサエレメントがアレイ状に設けら
れた並列プロセッサにＦＩＦＯを介して画像データが入
力され、入力された画像データを並列演算処理し、演算
処理された画像データがＦＩＦＯを介して並列プロセッ
サ外部に出力される画像処理装置であって、前記並列プ
ロセッサの各プロセッサエレメントは、各プロセッサエ
レメントは、変換前データを記憶するレジスタと、デー
タバスから送られてくる変換後データを記憶するレジス
タと、データバスから送られてくるデータが記憶されて
いる変換前データに相当する変換後データか判別する手
段と、を備え、前記判別手段の結果に基づき前記変換後
データをレジスタに記憶させることにより、非線形演算
を行うことを特徴とする。

【００２５】前記した並列プロセッサとして、請求項２
乃至９のいずれかに記載の並列プロセッサを用いること
ができる。

【００２６】

【発明の実施の形態】以下、この発明に係るＳＩＭＤ型
プロセッサの実施の形態につき図面を参照して説明す
る。

【００２７】まず、この発明にかかるＳＩＭＤ型プロセ
ッサの全体構成について、図１に従い説明する。

【００２８】この発明のＳＩＭＤ型プロセッサ１は、図
１に示すように、グローバルプロセッサ２、本実施形態
では２５６組の後述するプロセッサエレメント３ａから
なるプロセッサエレメントブロック３と、インターフェ
ース４から構成される。プロセッサエレメント３ａは、
複数のレジスタファイル群とこれらレジスタファイル群
に格納されたデータを演算する演算部を有する。インタ
フェース４はグローバルプロセッサ２の命令に基づき、
イメージスキャナなどの外部入力部から演算対象となる
データを各プロセッサエレメント３ａのレジスタフィル
に与えるとともに、演算処理されたデータをレジスタフ
ァイルからプリンタなどの外部出力部へ転送するもので
ある。

【００２９】この外部入出力装置は、デジタル画像デー
タなどの演算データを入出力するものである。外部入力
装置としては、イメージスキャナや画像が格納された画
像メモリがあり、外部出力装置としては画像データを印
字するプリンタ、データを格納する画像メモリなどがあ
る。

【００３０】グローバルプロセッサ２は、いわゆるＳＩ
ＳＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒ
ｅａｍ Ｓｉｎｇｌｅ Ｄａｔａ Ｓｔｒｅａｍ）タイ
プのプロセッサであり、プログラムＲＡＭとデータＲＡ
Ｍを内蔵し、プログラムを解読し、各種制御信号を生成
する。この制御信号は内蔵する各種ブロックの制御以外
にもプロセッサエレメント３ａ…に供給される。また、
ＧＰ（グローバルプロセッサ）命令実行時は内蔵する汎
用レジスタ、ＡＬＵ（算術論理演算器）等を使用して各
種演算処理、プログラム制御処理を行う。

【００３１】プロセッサエレメント３ａのレジスタファ
イルはＰＥ（プロセッサエレメント）命令で処理される
データを保持している。このＰＥ命令はＳＩＭＤ（Ｓｉ
ｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｔｒｅａｍ Ｍ
ｕｌｔｉｐｌｅ ＤａｔａＳｔｒｅａｍ）タイプの命令
であり、各プロセッサエレメント３ａに同時に同じ処理
を行う。各プロセッサエレメント３ａ…からのデータの
読み出し／書き込みの制御はグローバルプロセッサ２か
らの制御によって行われる。

【００３２】各プロセッサエレメント３ａ…の演算部に
てＰＥ命令の演算処理が行われる。この処理の制御はす
べてグローバルプロセッサ２から行われる。

【００３３】次に、図２を参照して、ＳＩＭＤ型プロセ
ッサ１のプロセッサエレメント３ａへのデータの読み出
し／書き込みの一例につき説明する。

【００３４】このグロバールプロセッサ２にはこのプロ
セッサのプログラム格納用のプログラムＲＡＭ２１と演
算データ格納用のデータＲＡＭ２４が内蔵されている。
さらに、プログラムのアドレスを保持するプログラムカ
ウンタ（ＰＣ）、演算処理のデータ格納のための汎用レ
ジスタであるＧ０〜Ｇ３レジスタ、レジスタ退避、復帰
時に退避先データＲＡＭのアドレスを保持しているスタ
ックポインタ（ＳＰ）、サブルーチンコール時にコール
元のアドレスを保持するリンクレジスタ（ＬＳ）、同じ
くＩＲＱ時とＮＭＩ時の分岐元アドレスを保持するＬ
Ｉ、ＬＮレジスタ、プロセッサの状態を保持しているプ
ロセッサステータスレジスタ（Ｐ）のレジスタ群２５が
内蔵されている。さらに、グローバルプロセッサ２は、
プログラムＲＡＭ２１に基づきグローバルプロセッサ
２、プロセッサエレメントブロック３、インタフェース
４を制御するシーケンスユニット２２を備える。

【００３５】また、グローバルプロセッサ２は、これら
のレジスタ群２５と図示していない命令デコーダ、算術
論理演算器２３（以下、「ＡＬＵ２３」という。）、図
示していないメモリ制御回路、割り込み制御回路、外部
Ｉ／Ｏ制御回路、ＧＰ演算制御回路を使用してＧＰ命令
の実行が行われる。

【００３６】また、ＰＥ命令実行時は命令デコーダ、図
示していないレジスタファイル制御回路、ＰＥ演算制御
回路を使用して、各プロセッサエレメント３ａ…の制御
を行う。

【００３７】また、この実施形態では、後述するよう
に、グローバルプロセッサ２の命令に従いテーブルＲＡ
Ｍから複数のプロセッサエレメント３ａにデータが転送
可能に構成されている。

【００３８】上記したように、シーケンスユニット２２
は、プロセッサエレメントブロック３を構成する各プロ
セッサエレメント３ａ…レジスタファイル３１及び演算
部３６を制御する。

【００３９】この演算部３６は、マルチプレクサ３２、
シフト拡張回路３３、算術論理演算器３４（以下、「Ａ
ＬＵ３４」という）、及びＡレジスタ３５ａ及びＦレジ
スタ３５ｂを備える。なお、この図２には記載していな
いが、この実施形態においては、後述するように、テー
ブル変換後のデータを取得するための変換後データ取得
手段を備える。

【００４０】さらに、このシーケンスユニット２２は、
インタフェース４に対してデータ転送のための動作設定
用データ及びコマンド等を送る。インタフェース４は、
シーケンスユニット２２の動作設定用データ及びコマン
ドに基づき、プロセッサエレメント３ａのアドレス指定
のためのアドレス制御信号、プロセッサエレメント３ａ
を構成するレジスタ３１ｂにデータのリード／ライトを
指示するためのリード／ライト制御信号、クロック信号
を与えるためのクロック制御信号を生成する。

【００４１】ここで、リード／ライト制御信号のうちラ
イト制御信号とは、演算処理されるデータをデータバス
４１ｄより取得して、プロセッサエレメント３ａのレジ
スタ３１ｂに保持させるための信号をいう。一方、リー
ド／ライト制御信号のうちリード制御信号とは、プロセ
ッサエレメント３ａのレジスタ３１ｂが保持している演
算処理されたデータを、データバス４１ｄへ与えるよう
レジスタ３１ｂに指示するための信号をいう。

【００４２】インタフェース４は、グローバルプロセッ
サ２からのコマンドを受けて、プロセッサエレメントブ
ロック３を構成するプロセッサエレメント３ａのアドレ
スを指定する信号（以下、「アドレス指定信号」とい
う。）を作成し、アドレスバス４１ａを介してプロセッ
サエレメント３ａのレジスタコントローラ３１ａヘ送
る。また、インタフェース４は、後述するように、プロ
セッサエレメント３ａを構成するレジスタ３１ｂに対し
て、データのリード／ライトを指示するための信号（以
下、「リード／ライト指示信号」という。）を、リード
／ライト信号線４１ｂを介してプロセッサエレメント３
ａの後述するレジスタコントローラ３１ａヘリード／ラ
イト信号が与えられる。

【００４３】また、インタフェース４は、クロック信号
線４１ｃを介してプロセッサエレメント３ａの後述する
レジスタコントローラ３１ａへクロック信号を与える。

【００４４】さらに、外部入出力データバスからは、上
述したように、ＳＩＭＤ型プロセッサ１の外部に設けら
れたイメージスキャナ等で読み込んだデータを、本実施
形態では８ビットのパラレルデータとして、インタフェ
ース４に与える。この８ビットのデータは、データバス
４１ｄに与えられる。この８ビットのパラレルデータに
ついては、データに応じて適宜変更しても問題ない。こ
のデータバス４１ｄは、レジスタ３１ｂに保持されてい
る演算処理されたデータが、ＳＩＭＤ型プロセッサ１の
外部に転送される時にも使用される。

【００４５】また、レジスタ群２５は、プロセッサエレ
メントブロック３の後述するレジスタ３５に接続されて
おり、このレジスタ３５との間でシーケンスユニット２
２の制御によりデータの交換が行われる。

【００４６】プロセッサエレメントブロック３は、図２
に示すように、レジスタファイル３１、マルチプレクサ
３２、シフト・拡張回路３３、算術論理演算器３４（以
下、「ＡＬＵ３４」という。）、レジスタ３５ａ、３５
ｂを一単位とする複数のプロセッサエレメント３ａを備
える。レジスタファイル３１には、１つのプロセッサエ
レメント３ａ単位に８ビットのレジスタが３２本内蔵さ
れており、本実施形態では２５６のプロセッサエレメン
ト分の組がアレイ構成になっている。レジスタファイル
３１は１つのプロセッサエレメント（ＰＥ）３ａごとに
Ｒ０、Ｒ１、Ｒ２．．．Ｒ３１と呼ばれているレジスタ
が内蔵されている。それぞれのレジスタファイル３１は
演算部３６に対して１つの読み出しポートと１つの書き
込みポートを備えており、８ビットのリード／ライト兼
用のバスで演算部３６からアクセスされる。３２本のレ
ジスタの内、２４本はプロセッサ外部からアクセス可能
であり、外部からクロックとアドレス、リード／ライト
制御を入力することで任意のレジスタを読み書きでき
る。

【００４７】レジスタの外部からのアクセスは１つの外
部ポートで各プロセッサエレメント３ａの１つのレジス
タがアクセス可能であり、外部から入力されたアドレス
でプロセッサエレメントの番号（０〜２５５）を指定す
る。したがって、レジスタアクセスの外部ポートは全部
で２４組搭載されている。

【００４８】本実施形態では、プロセッサエレメント３
ａの数を２５６個として説明するが、これに限定される
ものでなく適宜変更して使用してもよい。このプロセッ
サエレメント３ａには、グローバルプロセッサ２のシー
ケンスユニット２２により、インタフェース４に近い順
に０から２５５までのアドレスが割り付けられる。

【００４９】プロセッサエレメント３ａのレジスタファ
イル３１は、レジスタコントローラ３１ａ、２種類のレ
ジスタ３１ｂ、３１ｃを備える。本実施形態では、図２
に示すように、一単位のプロセッサエレメント３ａ毎
に、レジスタコントローラ３１ａとレジスタ３１ｂとを
２４組備え、さらにレジスタ３１ｃを８個備えている。
図２中の１プロセッサエレメントとは１つのプロセッサ
エレメント３ａを表している。ここで、本実施形態で
は、レジスタ３１ｂ、３１ｃを８ビットのものとして扱
うが、これに限定されるものでなく適宜変更して使用し
てもよい。

【００５０】レジスタコントローラ３１ａは、図２に示
すように、インタフェース４と、上述したアドレスバス
４１ａ、リード／ライト信号線４１ｂ、クロック信号線
４１ｃを介して接続されている。

【００５１】インタフェース４は、グローバルプロセッ
サ２からデータ転送指示を受け取ると、アドレス指定信
号をアドレスバス４１ａを介してプロセッサエレメント
ブロック３ヘ送る。これにより、プロセッサエレメント
３ａがアドレス指定される。レジスタコントローラ３１
ａは、送られてきたアドレス指定信号をデコードし、デ
コードしたアドレスと、自己に割り付けられたアドレス
とが一致する場合には、クロック信号４１ｃを介して送
られてきたクロック信号に同期して、リード／ライト信
号４１ｂから送られてきたリード／ライト指示信号を得
る。具体的には、レジスタコントローラ３１ａは、リー
ド／ライト信号４１ｂを介してリード／ライト指示信号
を得る。そして、このリード／ライト指示信号はレジス
タ３１ｂに与えられる。

【００５２】レジスタコントローラ３１ａからプロセッ
サエレメント３ａに対し、ライト指示信号が送られてき
た場合には、プロセッサエレメント３ａのレジスタ３１
ｂは、演算処理されるデータ（８ビット）をデータバス
４１ｄより取得して保持する。また、レジスタコントロ
ーラ３１ａからプロセッサエレメント３ａに対し、リー
ド指示信号が送られてきた場合には、プロセッサエレメ
ント３ａのレジスタ３１ｂは、演算処理されたデータ
（８ビット）をデータバス４１ｄへ送る。

【００５３】レジスタ３１ｂは、後述するＡＬＵ３４で
これから演算される外部から入力されたデータを保持し
たり、或いはＡＬＵ３４で演算処理されたデータを外部
へ出力するために保持するものであり、いわゆる入力レ
ジスタとしても、或いは出力レジスタとしても機能す
る。また、演算処理されるデータ、或いは演算されたデ
ータを一時的に保持するといった、後述するレジスタ３
１ｃとしての機能も有する。なお、本実施形態では、レ
ジスタ３１ｂは８ビットのデータを保持できるものとし
て扱うが、データに応じて適宜変更しても問題ない。上
述したレジスタコントローラ３１ａからライト指示信号
が与えられると、レジスタ３１ｂは演算処理されるデー
タをデータバス４１ｄより取得して保持する。一方、レ
ジスタコントローラ３１ａからリード指示信号が送られ
てくると、レジスタ３１ｂは保持している演算処理され
たデータをデータバス４１ｄへ与える。このデータはイ
ンタフェース４から外部データバスを介して外部のプリ
ンタなどへ転送される。

【００５４】また、レジスタ３１ｂは、本実施形態にお
いては８ビットデータをパラレルで転送するデータバス
３７を介してマルチプレクサ３２に接続されている。Ａ
ＬＵ３４で演算処理されるデータ、或いはＡＬＵ３４で
演算処理されたデータは、このデータバス３７を介し
て、レジスタ３１ｂとの間で転送される。この転送は、
グローバルプロセッサ２のシーケンスユニット２２から
の指示によって、グローバルプロセッサ２に接続された
リード信号線２６ａ、ライト信号線２６ｂを介して行わ
れる。具体的には、グローバルプロセッサ２のシーケン
スユニット２２から、リード信号線２６ａを介してリー
ド指示信号が送られてくると、レジスタ３１ｂは保持し
ている演算処理されるデータをデータバスへ置く。この
データはＡＬＵ３４へ送られ演算処理される。一方、グ
ローバルプロセッサ２のシーケンスユニット２２から、
ライト信号線２６ｂを介してライト指示信号が送られて
くると、レジスタ３１ｂはデータバス３７を介して送ら
れてきたＡＬＵ３４で演算処理されたデータを保持す
る。

【００５５】レジスタ３１ｃは、レジスタ３１ｂより与
えられた演算処理されるデータ、或いは演算されたデー
タがレジスタ３１ｂに与えられる前に、そのデータを一
時的に保持するものである。さらに、この実施の形態に
おいては、レジスタ３１ｃは後述するように、グローバ
ルプロセッサ２からのデータが与えられる。

【００５６】演算部３６は、マルチプレクサ３２、シフ
ト／拡張回路３３、１６ビットＡＬＵ３４及び１６ビッ
トのレジスタ３５ａ、３５ｂを備えている。このレジス
タは、１６ビットのＡレジスタ３５ａ、Ｆレジスタ３５
ｂである。

【００５７】プロセッサエレメント３ａの命令による演
算は、基本的にレジスタファイル３１から読み出された
データをＡＬＵ３４の片側の入力としてもう片側にはレ
ジスタ３５のＡレジスタの内容を入力として結果をＡレ
ジスタに格納する。したがって、Ａレジスタ３５ａとレ
ジスタファイル３１のＲ０〜Ｒ３１レジスタとの演算が
行われることとなる。この実施形態においては、レジス
タファイル３１と演算アレイ３６との接続に（７ｔｏ
１）のマルチプレクサ３２を置いており、プロセッサエ
レメント方向で左に１、２、３つ離れたデータと右に
１、２、３つ離れたデータ、中央のデータを演算対象と
して選択している。また、レジスタファイル３１の８ビ
ットのデータはシフト／拡張回路３３により任意ビット
の左シフトしてＡＬＵ３４に入力される。

【００５８】上記したように、マルチプレクサ３２は、
自己のプロセッサエレメント３ａに備えられた上記デー
タバス３７に接続されるとともに、両隣３つのプロセッ
サエレメント３ａに備えられたデータバス３７にも接続
されている。このマルチプレクサ３２は７つのプロセッ
サエレメント３ａから１つを選択し、その選択したプロ
セッサエレメント３ａにおけるレジスタ３１ｂ、３１ｃ
で保持されているデータをＡＬＵ３４へ送る。或いはＡ
ＬＵ３４で演算処理されたデータを、選択したプロセッ
サエレメント３ａにおけるレジスタ３１ｂ、３１ｃへ送
る。これによって、隣のプロセッサエレメント３ａにお
けるレジスタ３１ｂ、３１ｃで保持されているデータを
利用した演算処理が可能になり、ＳＩＭＤ型プロセッサ
１の演算処理能力を高めることができる。

【００５９】シフト／拡張回路３３は、マルチプレクサ
３２から送られてきたデータを所定ビットシフトしてＡ
ＬＵ３４へ送る。或いはＡＬＵ３４から送られてきた演
算処理されたデータを所定ビットシフトしてマルチプレ
クサ３２へ送る。

【００６０】ＡＬＵ３４は、シフト／拡張回路３３から
送られてきたデータと、レジスタ３５に保持されている
データとに基づき算術論理演算を行う。なお、本実施形
態では、ＡＬＵ３４は１６ビットのデータに対応できる
ものとして扱うが、データに応じて適宜変更しても問題
ない。演算処理されたデータは、Ａレジスタ３５ａに保
持され、シフト／拡張回路３３へ転送したり、或いはグ
ローバルプロセッサ２の汎用レジスタ２５へ転送され
る。

【００６１】グローバルプロセッサ２からインタフェー
ス４へはＩ／Ｏ用のアドレス、データ、コントロール信
号がバスを介して与えられる。

【００６２】上記したように、この実施形態において
は、レジスタファイル３１には１つのプロセッサエレメ
ント３ａ単位に８ビットのレジスタが３２本内蔵されて
おり、２５６プロセッサエレメント分の組みがアレイ構
成になっている。レジスタはプロセッサエレメントごと
にＲ０、Ｒ１、Ｒ２．．．Ｒ３１と呼ばれている。それ
ぞれのレジスタは演算部３６に対して１つの読み出しし
ポートと１つの書き込みポートを備えており、８ビット
のリード／ライト兼用のバス３７で演算アレイからアク
セスされる。３２本のレジスタの内、２４本（Ｒ０〜Ｒ
２３）のレジスタ３１ｂは、プロセッサ外部からアクセ
ス可能であり、外部からクロックとアドレス、リード／
ライト制御を入力することで任意のレジスタを読み書き
できる。

【００６３】残りの８本（Ｒ２４〜Ｒ３１）のレジスタ
３１ｃはプロセッサエレメント演算の一時的な演算デー
タ保存用として使用されるが、グローバルプロセッサ２
のデータＲＡＭ２４からのデータを書き込むこともでき
る。グローバルプロセッサ２からのライト制御と演算部
３６変換後データ取得手段により、レジスタファイル３
１に内蔵される８本のレジスタ３１ｃにグローバルプロ
セッサ２のデータＲＡＭ２４のデータの書き込みが可能
に構成されている。また、この実施形態では、データＲ
ＡＭ２４にテーブル変換用データが格納されテーブルＲ
ＡＭとして使用できる。例えば、このＲＡＭは６４ビッ
トの出力ポートを持つことで、１つのプロセッサエレメ
ント３ａに対しても８本のレジスタ３１ｃに同時に６４
ビットの書き込みが可能に構成される。

【００６４】上述したように、演算部３６は１６ビット
ＡＬＵ３４と１６ビットＡレジスタ３５ａ、Ｆレジスタ
３５ｂを内蔵している。ＰＥ命令による演算はレジスタ
ファイル３１から読み出されたデータもしくはグローバ
ルプロセッサ２から与えられたデータをＡＬＵ３４の片
側の入力としてもう片側にはＡレジスタ３５ａの内容を
入力として結果をＡレジスタに格納する。したがって、
Ａレジスタ３５ａとＲ０〜Ｒ３１レジスタ３１ｂ、３１
ｃもしくはグローバルプロセッサ２から与えられたデー
タとの演算が行われることとなる。

【００６５】次に、この発明の特徴であるグローバルプ
ロセッサ２の命令に従いテーブルＲＡＭのデータをプロ
セッサエレメント３ａに書き込む態様につき参照して説
明する。

【００６６】レジスタファイル３１の中のレジスタ３１
ｃはグローバルプロセッサ２のレジスタファイル制御回
路を介して、テーブルＲＡＭのデータが入力される。テ
ーブルＲＡＭは、非線形変換処理のためのデータメモリ
として用いる。このテーブルＲＡＭからレジスタ３１ｃ
への書き込みは後述する変換後データ取得手段により行
われる。レジスタ３１ｃにはライトコントロール回路
（図示しない）が設けられており、このライトコントロ
ール回路に変換後データ取得手段からライト制御信号が
与えられる。全てのプロセッサエレメント３ａのレジス
タ３１ｃにテーブルデータバス４１を介してからテーブ
ルＲＡＭ２６のデータを与え、変換後データ取得手段か
らライト制御信号が与えられている各プロセッサエレメ
ント３ａのレジスタ３１ｃにデータが書き込まれる。

【００６７】なお、レジスタ３１ｃは演算アレイ３６と
もデータバス３７を介してデータの転送を行うため、も
う一方の出力ポートを持ち、命令によりグローバルプロ
セッサ２で作成されたリード制御信号によりデータから
データの転送が行われる。

【００６８】また、テーブルＲＡＭは例えば、グローバ
ルプロセッサ２の汎用レジスタ（Ｇ０〜Ｇ３）をアドレ
スのポインタとしてアドレスが指定され、同様に汎用レ
ジスタ（Ｇ０〜Ｇ３）のデータを書き込まれることで値
が設定される。

【００６９】次に、図２に示す実施の形態において非線
形処理のためのテーブル変換について説明する。なお、
演算対象データはレジスタファイル３１のレジスタ３１
ｂのうちレジスタＲ０に格納されているものとして説明
する。以下、この発明の動作の理解を容易にするため
に、１つのレジスタに変換前データが格納され、１つの
レジスタに変換後データを格納する場合につきその要部
を示す図面を用いて説明する。

【００７０】図３は、図２で示されるようなＳＩＭＤプ
ロセッサのうちの１個のプロセッサエレメント３ａと同
様に構成されたプロセッサエレメント（ＰＥ）１００だ
けを示している。データバス４１は、各プロセッサエレ
メント１００…間を跨って配置されているデータ幅のバ
スである。例えば、８ビットのデータを扱う場合は８ビ
ットのバスである。以下では、データ幅を８ビットであ
るとして説明する。レジスタ１０２は、８ビットの変換
前データの格納用レジスタであり、レジスタ１０１は、
８ビットの変換後データのレジスタである。レジスタ１
０１，１０２は上記したレジスタファイル３１の中のレ
ジスタで構成される。少なくともレジスタ１０１は、デ
ータバス４１から値を入力する経路を持つ。

【００７１】図示していないレジスタファイル３１のレ
ジスタ（Ｒ０）に格納された演算（演算前）対象データ
を各プロセッサエレメント１００のデータバス３７を介
してレジスタ１０２にロードする。

【００７２】変換後データ取得回路１０６は、レジスタ
１０２の内容を参照して、レジスタ１０１へデータバス
４１からデータを取得するか否か判断し、データバス４
１に与えられているデータがレジスタ１０２に格納され
ている変換前データに対応する変換後データと一致する
時に、そのデータをレジスタ１０１に格納させるもので
ある。

【００７３】なお、以下の説明では、変換前データ、変
換後データともに８ビットのデータ幅であると仮定す
る。

【００７４】図３で示されるプロセッサエレメント１０
０においては、レジスタ１０２に記憶されている変換前
データを変換し、変換後データとしてレジスタ１０１に
格納するものである。データバス４１上に、変換前デー
タが“００Ｈ”の時の変換後データ、変換前データが
“０１Ｈ”の時の変換後データ、変換前データが“０２
Ｈ”の時の変換後データ、…、変換前データが“ＦＦ
Ｈ”の時の変換後データという順で２５６通りのデータ
が存在するとき、プロセッサエレメント１００…では変
換後データ取得回路１０６がデータバス４１上の変換後
データの変換前にあたる変換前データを計算によって求
め、計算によって求められた変換前データが、レジスタ
１０１の内容と一致したとき、所望の変換後データがデ
ータバス４１２上にあることを知ることができる。その
タイミングでレジスタ１０１に入力されたデータは、レ
ジスタ１０２を変換前データとしたときの変換後データ
となる。このような変換後データ取得回路１０６につき
図４を参照して説明する。

【００７５】次に、上記した変換後データ取得回路１０
６につき、図４のブロック図に従いさらに説明する。変
換後データ取得回路１０６は、加算器１０５と、加算器
１０５から演算結果を格納する８ビットのレジスタ１０
３と、変換前データの格納レジスタ１０２と、レジスタ
１０２とのデータを比較する比較器１０４と、を備え
る。比較器１０４からの出力により、レジスタ１０１に
データバス４１に与えられている変換後データが格納さ
れる。この加算器１０４は、プロセッサエレメントの演
算部に備えている加算器（ＡＬＵ）を用い、レジスタ１
０３もプロセッサエレメント内の演算部に設けられてい
るレジスタ等を用いればよい。

【００７６】加算器１０５は、２個のデータを入力し、
１個の出力を得る。演算幅は８ビットである。２個の入
力のうち１個は固定値“１”または“−１”とする。他
方の入力にはレジスタ１０３の内容が入力可能となって
いる。レジスタ１０３は、加算器１０５の演算結果を記
憶する８ビットのレジスタであり、その内容は加算器１
０５の入力データとなるほかに比較器１０４へ出力され
る。比較器１０４は、レジスタ１０３とレジスタ１０２
の内容を比較する。２つの入力データが一致した場合、
比較器１０４はレジスタ１０１にデータ入力の指示が出
される。

【００７７】図４に示すプロセッサエレメント１００に
おいては、レジスタ１０２に記憶されている変換前デー
タを変換し、変換後データとしてレジスタ１０１に格納
するものである。この図４に示す変換後データ取得回路
１０６の加算器１０５は、２個のデータの加算を可能と
するが、一方の入力データを固定値“１”とし、他方の
入力データを前サイクルの加算結果、すなわちレジスタ
１０３に記憶されている値としている。このように構成
すれば、今サイクルの加算結果は、“前回の加算結果＋
１”となる。加算器１０５の加算結果は、レジスタ１０
３に毎サイクル記憶されるため、レジスタ１０３の記憶
する値は、１サイクルにつき”１”上昇する。比較器１
０４は、レジスタ１０２の８ビットデータとレジスタ１
０３の８ビットデータを比較し、一致した場合、レジス
タ１０１に一致信号を送くる。

【００７８】レジスタ１０１は、この一致信号を受けと
ると、データバス４１上の８ビットデータを格納する。
変換後データは、変換前データの昇べきの順にデータバ
ス２上に存在するものとしたとき、レジスタ１０３の値
とデータバス４１上のデータは、変換前データと変換後
データであるという関係が保たれる。すなわち、データ
バス４１上には、変換前データが“００Ｈ”の時の変換
後データ、変換前データが“０１Ｈ”の時の変換後デー
タ、変換前データが“０２Ｈ”の時の変換後データ、
…、変換前データが“ＦＦＨ”の時の変換後データとい
うように２５６通りのデータが存在し、プロセッサエレ
メント１００には変換前データがどんな値であっても、
必ず対応するべき変換後データがデータバス４１上に存
在するサイクルがある。

【００７９】プロセッサエレメント１００としては、レ
ジスタ１０２に記憶されている変換前データの値がレジ
スタ１０３と一致しているタイミングで、変換後データ
がデータバス２上にあることを知ることができ、比較器
１０４の一致信号のタイミングでレジスタ１０１に入力
されたデータは、レジスタ１０２を変換前データとした
ときの変換後データとなる。

【００８０】図５は、図４で示されるプロセッサエレメ
ント１００で構成されたＳＩＭＤプロセッサである。プ
ロセッサエレメント１００、２００、３００は図４のプ
ロセッサエレメント１００と同じ構成のプロセッサエレ
メントである。

【００８１】この図５においては、３つのプロセッサエ
レメントだが、４個目以降のプロセッサエレメントは省
略している。

【００８２】データバス４１は、すべてのプロセッサエ
レメント１００…に共通のバスであり、すべてのプロセ
ッサエレメント１００…に変換後データのレジスタ１０
１にデータ入力する経路を有している。

【００８３】プロセッサエレメント１００…を制御する
この実施形態のグローバルプロセッサ２は、変換後デー
タ送出装置２０ａを備える。変換後データ送出装置２０
ａは、データバス４１にデータを送出する経路を持つ。

【００８４】グロバールプロセッサ２は変換後データを
データバス４１を介して全プロセッサエレメント１００
…に与える。各プロセッサエレメント１００…は変換後
データ取得回路１０６の比較器１０４が一致信号を出力
するタイミングでレジスタ１０１に変換後データを格納
する。

【００８５】図６は、図５で示されるＳＩＭＤプロセッ
サと基本的には同じ構成である。相違する点は、図５で
は、グローバルプロセッサ２が変換後データを送出する
部分が変換後データ送出装置２０ａとなっているのに対
して、図６では変換テーブル２０ｂと命令デコーダ２０
ｃという構成になっている。変換テーブル２０ｂは、入
力として命令デコーダ２０ｃからデータを受け取り、デ
ータバス４１へデータを出力する。

【００８６】図７は、図５で示されるＳＩＭＤプロセッ
サと基本的には同じ構成である。相違する点は、図５で
は変換前データ送出装置２０ａとなっている部分が、図
７では変換テーブル２０ｂと加算器２０ｅとレジスタ２
０ｄという構成になっている。

【００８７】加算器２０ｅとレジスタ２０ｄは、アドレ
ス発生回路を構成するもので、加算器２０ｅは、２個の
データを入力し、１個の出力を得る。演算幅は８ビット
である。２個の入力のうち１個は固定値“１”または
“−１”とすることが可能である。また、他方の入力に
はレジスタ２０ｄの内容が入力可能となっている。この
加算器２０ｅは、グローバルプロセッサに備えている加
算器（ＡＬＵ）を用い、レジスタ２０ｄも内部に設けら
れているレジスタ等を用いればよい。

【００８８】レジスタ２０ｄは、加算器２０ｅの演算結
果を記憶する８ビットのレジスタであり、その内容は加
算器２０ｅの入力データとなるほかに変換テーブルＲＡ
Ｍ２０ｂの入力となる。変換テーブル２０ｂは、入力と
してレジスタ２０ｄのデータを受け取り、データバス４
１へ対応するアドレスのデータを出力する。

【００８９】図５、図６および図７で示した上記実施形
態では、図４で説明したプロセッサエレメント１００を
用いているので、図５、図６および図７の動作の説明に
おいては、プロセッサエレメント１００、２００および
３００の動作説明は省略する。

【００９０】図５の実施形態では、プロセッサエレメン
ト１００、２００および３００は、同一のデータバス４
１に接続されている。グローバルプロセッサ２には、変
換後データ送出装置２０ａがあり、変換後データを、変
換前データの昇べきの順あるいは降べきの順にデータバ
ス４１上に出力する。これにより、プロセッサエレメン
ト１００、２００および３００は上記説明の通り動作す
ることで、各プロセッサエレメントにおいてデータの変
換という所望の動作を行うことができる。プロセッサエ
レメント１００、プロセッサエレメント２００およびプ
ロセッサエレメント３００では、データバス４１を共通
のものとしていることと、各プロセッサエレメントは独
立して動作することから、プロセッサエレメントの数は
図示している数より多くても、上記動作はまったく同じ
である。したがって、プロセッサエレメント数が多けれ
ば多いほど変換するデータが多く、効率が良いことにな
る。

【００９１】図６の実施形態では、図５で示された変換
前データ送出装置２０ａを、変換テーブル２０ｂと命令
デコーダ２０ｃで置き換えている。命令デコーダ２０ｃ
は、このＳＩＭＤプロセッサが持つ命令をデコードする
部分である。ＳＩＭＤプロセッサの命令として、変換テ
ーブル２０ｂに制御信号を入力するが、その命令コード
の並び方、すなわちプログラムによって、データバス４
１上には、変換前データが“００Ｈ”の時の変換後デー
タ、変換前データが“０１Ｈ”の時の変換後データ、変
換前データが“０２Ｈ”の時の変換後データ、…、変換
前データが“ＦＦＨ”の時の変換後データというように
変換前データの昇べきの順に２５６通りのデータが出力
するように制御される。仮に、変換前データ“００Ｈ”
を変換した変換後データをデータバス４１に出力する命
令を、table #00h というコードで表現するならば、図
１２に示すプログラムによって昇べきの順にデータバス
４１に変換後データを出力できる。図１３のプログラム
であれば、降べきの順を実現できる。

【００９２】命令デコーダ２０ｃで、生成された制御信
号は、変換テーブル２０ｂで変換後データに変換され、
データバス４１に出力される。変換テーブル２０ｂは、
ＲＡＭやＲＯＭのような記憶装置として構成しても構わ
ない。たとえば、命令デコーダ２０ｃから入力される制
御信号をアドレス入力とすれば、データ出力が丁度変換
後データに相当する。さらに付け加えるならば、アドレ
ス入力は変換前データそのものであっても構わない。こ
の場合は、アドレス８ビット（２５６ワード）、データ
８ビットのメモリに相当し、アドレス８ビットが変換前
データの８ビットである。また、図６では変換テーブル
２０ｂをグローバルプロセッサ２に内蔵するようになっ
ているが、変換テーブル４をＲＡＭやＲＯＭで構成する
場合、グローバルプロセッサ２の外に設けても構わな
い。すなわち、通常のＳＩＭＤプロセッサが動作するた
めに必要であるプログラムメモリや、データメモリの一
部として変換テーブル２０ｂが存在しても構わない。

【００９３】図７に示す実施形態では、図６で示したも
のと同様の変換テーブル２０ｂを備えているため、変換
テーブル２０ｂの説明は省略する。図７の実施形態で
は、命令デコーダやプログラムによらず、変換前データ
の昇べきの順あるいは降べきの順を実現する。図７の例
では各プロセッサエレメントと同様の加算器２０ｅと加
算結果を記憶するレジスタ２０ｄを備え、加算器２０ｅ
で“１”または“−１”の加算を行なうことで、レジス
タ２０ｄの内容を毎サイクル“＋１”または“−１”の
値に変更できる。すなわち、これは変換前データの昇べ
きの順あるいは降べきの順に相当し、このデータを入力
される変換テーブル２０ｂで変換後データに変換されデ
ータバス４１に出力される。

【００９４】次に、この発明の更に異なる実施形態のプ
ロセッサエレメント１００の構成につき図８に従い説明
する。

【００９５】図８のプロセッサエレメント１００は、図
1で示されるようなＳＩＭＤプロセッサのうちの１個の
プロセッサエレメント１００だけを示している。この実
施形態においては、２つのデータバス４１Ａ、４１Ｂを
有する。データバス４１Ａとデータバス４１Ｂは、各プ
ロセッサエレメント間を跨って配置されているデータ幅
のバスである。ここでは、データバス幅を８ビットであ
るとして説明する。

【００９６】レジスタ１０２は、８ビットの変換前デー
タの格納用レジスタであり、レジスタ１０１Ａとレジス
タ１０１Ｂは、８ビットの変換後データのレジスタであ
る。少なくとも、レジスタ１０１Ａには、データバス４
１Ａから値を入力する経路を持ち、レジスタ１０１Ｂは
データバス４１Ｂから値を入力する経路を持つ。

【００９７】加算器１０５は、２個のデータを入力し、
１個の出力を得る。演算幅は８ビットである。２個の入
力のうち１個は固定値“２”または“−２”とすること
が可能である。他方の入力にはレジスタ１０３の内容が
入力可能となっている。レジスタ１０３は、加算器１０
５の演算結果を記憶する８ビットのレジスタであり、そ
の内容は加算器１０５の入力データとなるほかに比較器
１０４の入力となる。比較器１０４は、レジスタ１０３
とレジスタ１０２の内容を比較する。２つの入力データ
が一致した場合、比較器１０４はレジスタ１０１Ａとレ
ジスタ１０１Ｂにデータ入力の指示を出す。

【００９８】図８で示されるプロセッサエレメント１０
０においては、レジスタ１０２に記憶されている変換前
データを変換し、変換後データとしてレジスタ１０１Ａ
またはレジスタ１０１Ｂに格納するものである。

【００９９】加算器１０５は、２個のデータの加算を可
能とするが、一方の入力データを固定値“２”とし、他
方の入力データを前サイクルの加算結果、すなわちレジ
スタ１０３に記憶されている値とする。このように構成
すれば、今サイクルの加算結果は、“前回の加算結果＋
２”となる。加算器１０５の加算結果は、レジスタ１０
３に毎サイクル記憶するため、レジスタ１０３の記憶す
る値は、１サイクルにつき２上昇する。比較器１０４
は、レジスタ１０２の下位１ビットを除くデータとレジ
スタ１０３の下位１ビットを除くデータを比較し、一致
した場合、レジスタ１０１Ａとレジスタ１０１Ｂに一致
信号を送る。

【０１００】レジスタ１０１Ａとレジスタ１０１Ｂは、
この一致信号を受けると、データバス４１Ａ上とデータ
バス４１Ｂ上の８ビットデータをそれぞれ格納する。変
換後データは、下位１ビットを除く変換前データの昇べ
きの順にデータバス４１Ａとデータバス４１Ｂ上に存在
するものとし、データバス４１Ａ上には変換前データの
下位１ビットが“０”のときの変換後データとし、デー
タバス４１Ｂ上には変換前データの下位１ビットが
“１”のときの変換後データとする。このように構成し
たとき、レジスタ１０３の値とデータバス４１Ａまたは
データバス４１Ｂ上のデータは、変換前データと変換後
データであるという関係が保たれる。すなわち、データ
バス４１Ａ上には、変換前データが“００Ｈ”の時の変
換後データ、変換前データが“０２Ｈ”の時の変換後デ
ータ、変換前データが“０４Ｈ”の時の変換後データ、
…、変換前データが“ＦＥＨ”の時の変換後データとい
うように１２８通りのデータが存在し、データバス４１
Ｂ上には、変換前データが“０１Ｈ”の時の変換後デー
タ、変換前データが“０３Ｈ”の時の変換後データ、変
換前データが“０５Ｈ”の時の変換後データ、…、変換
前データが“ＦＦＨ”の時の変換後データというように
１２８通りのデータが存在し、プロセッサエレメント１
００では変換前データがどんな値であっても、必ず対応
するべき変換後データがデータバス４１Ａまたはデータ
バス４１Ｂ上に存在するサイクルがある。

【０１０１】プロセッサエレメント１００としては、レ
ジスタ１０２に記憶されている変換前データの下位１ビ
ットを除く値がレジスタ１０３の下位１ビットを除く値
と一致しているタイミングで、変換後データがデータバ
ス４１Ａ上とデータバス４１Ｂ上にあることを知ること
ができ、比較器１０４の一致信号のタイミングでレジス
タ１０１Ａとレジスタ１０１Ｂに入力されたデータは、
レジスタ１０２を変換前データとしたときの変換後デー
タとなる。

【０１０２】図９は、図８で示されるプロセッサエレメ
ント１００で構成されたＳＩＭＤプロセッサである。プ
ロセッサエレメント１００、プロセッサエレメント２０
０、プロセッサエレメント３００は図８と同じ構成のプ
ロセッサエレメントである。図９では３つのプロセッサ
エレメントを示しているが、４個目以降のプロセッサエ
レメントは省略している。

【０１０３】データバス４１Ａとデータバス４２Ｂは、
すべてのプロセッサエレメントに共通のバスであり、そ
れぞれがすべてのプロセッサエレメントの変換後データ
のレジスタ１０１Ａおよびレジスタ１０１Ｂにデータ入
力する経路を持つ。

【０１０４】プロセッサエレメント１００…を制御する
この実施形態のグローバルプロセッサ２は、変換後デー
タ送出装置２０ａを備える。変換後データ送出装置２０
ａは、データバス４１Ａおよびデータバス４１Ｂにデー
タを送出する経路を持つ。各プロセッサエレメント１０
０…は変換後データ取得回路１０６の比較器１０４が一
致信号を出力するタイミングでレジスタ１０１Ａよびレ
ジスタ１０１Ｂに変換後データを格納する。

【０１０５】図１０は、図９で示されるＳＩＭＤプロセ
ッサと基本的には同じ構成である。相違する点は、図９
では、グローバルプロセッサ２が変換後データを送出す
る部分が変換後データ送出装置２０ａとなっているのに
対して、図１０では変換テーブル２０ｂと命令デコーダ
２０ｃという構成になっている。

【０１０６】変換テーブル４は、入力として命令デコー
ダ２０ｃからデータを受け取り、データバス４１Ａおよ
びデータバス４１Ｂへデータを出力する。

【０１０７】図１１は、図９で示されるＳＩＭＤプロセ
ッサと基本的には同じ構成である。相違する点は、図９
では変換前データ送出装置２０ａとなっている部分が、
図１１では変換テーブル２０ｂと加算器２０ｅとレジス
タ２０ｄという構成になっている。

【０１０８】加算器２０ｅとレジスタ２０ｄは、アドレ
ス発生回路を構成するもので、２個のデータを入力し、
１個の出力を得る。演算幅は８ビットである。２個の入
力のうち１個は固定値“２”または“−２”とすること
が可能である。他方の入力にはレジスタ６の内容が入力
可能となっている。レジスタ２０ｄは、加算器２０ｅの
演算結果を記憶する８ビットのレジスタであり、その内
容は加算器７の入力データとなるほかに変換テーブル２
０ｂの入力となる。変換テーブル２０ｂは、入力として
レジスタ２０ｄのデータを受け取り、データバス４１Ａ
およびデータバス４１Ｂへデータを出力する。

【０１０９】同様に加算器２０ｅの一方の入力値が固定
値“−２”の場合は、変換前データの降べきの順にデー
タバス４１Ａとデータバス４１Ｂ上に存在するものとし
たとき、レジスタ２０ｄの値とデータバス４１Ａまたは
データバス４１Ｂ上のデータは、変換前データと変換後
データであるという関係が保たれる。

【０１１０】図９、図１０および図１１の実施形態で
は、図８にて示されたプロセッサエレメント１００を使
用しているので、プロセッサエレメント１００、プロセ
ッサエレメント２００およびプロセッサエレメント３０
０の動作説明は省略する。

【０１１１】図９の実施例では、プロセッサエレメント
１００、プロセッサエレメント２００およびプロセッサ
エレメント３００は、同一のデータバス４１Ａとデータ
バス４１Ｂに接続されている。グローバルプロセッサ２
には、変換前データ送出装置２０ａがあり、変換後デー
タを、変換前データの昇べきの順あるいは降べきの順に
データバス４１Ａとデータバス４１Ｂ上に出力する。

【０１１２】これにより、プロセッサエレメント１０
０、プロセッサエレメント２００およびプロセッサエレ
メント３００は上記説明の通り動作することで、各プロ
セッサエレメントにおいてデータの変換という所望の動
作を行なうことができる。プロセッサエレメント１０
０、プロセッサエレメント２００およびプロセッサエレ
メント３００では、データバス４１Ａとデータバス４１
Ｂを共通のものとしていることと、各プロセッサエレメ
ントは独立して動作することから、プロセッサエレメン
トの数は図示している数より多くても、上記動作はまっ
たく同じである。したがって、プロセッサエレメント数
が多ければ多いほど変換するデータが多く、効率が良い
ことになる。

【０１１３】図１０の実施例では、図９で示された変換
前データ送出装置２０ａを、変換テーブル２０ｂと命令
デコーダ２０ｃで置き換えている。

【０１１４】命令デコーダ２０ｃは、このＳＩＭＤプロ
セッサが持つ命令をデコードする部分である。ＳＩＭＤ
プロセッサの命令として、変換テーブル２０ｃに制御信
号を入力するが、その命令コードの並び方、すなわちプ
ログラムによって、データバス４１Ａとデータバス４１
Ｂ上には、変換前データが“００Ｈ”の時の変換後デー
タと変換前データが“０１Ｈ”の時の変換後データ、変
換前データが“０２Ｈ”の時の変換後データと変換前デ
ータが“０３Ｈ”の時の変換後データ、…、変換前デー
タが“ＦＥＨ”の時の変換後データと変換前データが
“ＦＦＨ”の時の変換後データというように変換前デー
タの昇べきの順に１２８通りのデータが出力するように
制御される。仮に、変換前データ“００Ｈ”と“０１
Ｈ”を変換した変換後データをデータバス４１Ａとデー
タバス４１Ｂに出力する命令を、table #00h というコ
ードで表現するならば、図１４に示すプログラムによっ
て昇べきの順にデータバス４１Ａとデータバス４１Ｂに
変換後データを出力できる。図１５のプログラムであれ
ば、降べきの順を実現できる。

【０１１５】命令デコーダ２０ｃで、生成された制御信
号は、変換テーブル２０ｂで変換後データに変換され、
データバス４１Ａとデータバス４１Ｂに出力される。変
換テーブル２０ｃは、上述したように、ＲＡＭやＲＯＭ
のような記憶装置として構成しても構わない。たとえ
ば、命令デコーダ２０ｃから入力される制御信号をアド
レス入力とすれば、データ出力が丁度変換後データに相
当する。さらに付け加えるならば、アドレス入力は変換
前データそのものであっても構わない。この場合は、ア
ドレス７ビット（１２８ワード）データ１６ビットのメ
モリに相当し、アドレス７ビットは、変換前データの上
位７ビットである。また、図１０では変換テーブル２０
ｂをグローバルプロセッサ２に内蔵するようになってい
るが、上述したように、変換テーブル２０ｂをＲＡＭや
ＲＯＭで構成する場合、グローバルプロセッサ２の外に
設けても構わない。すなわち、通常のＳＩＭＤプロセッ
サが動作するために必要であるプログラムメモリや、デ
ータメモリの一部として変換テーブル２０ｂが存在して
も構わない。

【０１１６】図１１の実施例では、図１０で示したもの
と同様の変換テーブル２０ｂを備えているため、変換テ
ーブル２０ｂの説明は省略する。図１１の実施例では、
命令デコーダやプログラムによらず、変換前データの昇
べきの順あるいは降べきの順を実現する。図１１の例で
は各プロセッサエレメントと同様の加算器２０ｅと加算
結果を記憶するレジスタ２０ｄを備え、加算器７で
“２”または“−２”の加算を行なうことで、レジスタ
２０ｄの内容を毎サイクル“＋２”または“−２”の値
に変更できる。すなわち、これは変換前データの昇べき
の順あるいは降べきの順に相当し、このデータを入力さ
れる変換テーブル２０ｂで変換後データに変換されデー
タバス４１Ａとデータバス４１Ｂに出力される。

【０１１７】以上の説明においては、データバス幅を８
ビットと仮定しているが、データバス幅は任意の値でも
良い。ただし、データバス幅が１ビット増える毎に、全
データの変換に要するサイクル数は、２のべき乗で増加
するため、１６ビット以上のデータは、現実的ではない
とも考えられる。

【０１１８】また、上記した図８乃至図１１に示した実
施形態おいては、請求項でいう“ｎ”に相当する数値と
して、“２”を選択した実施形態としたが、他に“４”
や“８”のような２のべき乗の数値が考えられる。その
場合、図８乃至図１１では２本であったデータバスがｎ
本となり、各プロセッサエレメントにおいて変換後デー
タレジスタがｎ個となる一方、比較器などで比較される
データや、変換テーブルに入力するデータのデータ幅は
削減されることになる。

【０１１９】図８乃至図１１に示した実施形態おいて
は、所望の変換後データが、複数の変換後データレジス
タうちのどれかに存在するという状態であるが、これは
ＳＩＭＤ機能を利用したプログラミングによって変換前
データの下位ビットを調査するなどで解決できる手段と
考えられるため、本発明の説明には敢えて加えていな
い。

【０１２０】上述した図２に示した実施形態において
は、レジスタファイル３１の外部入出力する方式として
アドレッシング方式を採用し、レジスタファイル３１を
プロセッサ外部からアクセスし、外部からクロックとア
ドレス、リード／ライト制御を入力することで任意のレ
ジスタを読み書きできるように構成して場合につき説明
したが、この発明は他の方式、例えば、外部入出力にシ
フトレジスタ方式を用いたプロセッサにも適用できる。
図１５にシフトレジスタ方式を用いた場合の基本構成を
示す。

【０１２１】図１５に示すように、入力画像データを一
時的に蓄積する入力シフトレジスタと、非線形処理され
た画像データが並列入力される外部出力シフトレジスタ
とを備える。入力シフトレジスタには、イメージスキャ
ナなどから送られる外部画像データが外部データバスか
ら入力シフトレジスタに与えられる。入力シフトレジス
タには並列ｎビットデータがビット毎に順次シフトされ
る。この入力シフトレジスタの段数は、プロセッサエレ
メント１００の組数の段数を有し、この実施形態では２
５６段の段数を有する。入力シフトレジスタに蓄積され
たデータはプロセッサエレメント１００のレジスタファ
イルへ移される。レジスタファイルへの書き込み動作は
入力シフトレジスタの各段において同時に行われる。こ
のように、レジスタファイル３１にデータが格納される
と、上述したこの発明による手法による非線形処理が演
算アレイで行われる。

【０１２２】非線形処理が行われたレジスタ１０２等に
格納されたデータは出力シフトレジスタの各段に転送さ
れる。この出力シフトレジスタのレジスタ段数はプロセ
ッサエレメント１００の組数分だけであり、プロセッサ
エレメント１００のレジスタファイルからデータが出力
シフトレジスタの各段に同時に転送される。この出力シ
フトレジスタに与えられるクロックでデータがシリアル
に出力される。そして、出力されたデータはバッファメ
モリなどに一時格納され、プリンタなどの外部出力装置
に与えられる。

【０１２３】このように、上記したシフトレジスタ方式
においても、非線形処理において、この発明を適用すれ
ば、効率よく非線形処理が行える。

【０１２４】次に、この発明のＳＩＭＤ型プロセッサを
デジタル複写機などの画像処理装置に用いた場合につき
図１６ないし図１８を参照して説明する。

【０１２５】イメージスキャナで読み取られた画像デー
タ（ｎビットのデジタル画像データ）が外部データバス
からＦＩＦＯ７に与えられる。ＦＩＦＯ７に１走査ライ
ン分のデータが格納されると、ＳＩＭＤ型プロセッサ１
のグローバルプロセッサ２からの制御信号により、この
実施の形態では２５６個の画像データがプロセッサエレ
メント１００のレジスタへ与えられる。

【０１２６】上記したように、この実施形態において
は、１つのプロセッサエレメント単位に８ビットのレジ
スタが３２本内蔵されており、２５６プロセッサエレメ
ント分の組みがアレイ構成になっている。レジスタはプ
ロセッサエレメントごとにＲ０、Ｒ１、Ｒ２、．．．Ｒ
３１と呼ばれている。それぞれのレジスタは演算アレイ
に対して１つの読み出ししポートと１つの書き込みポー
トを備えており、８ビットのリード／ライト兼用のバス
３７で演算アレイからアクセスされる。３２本のレジス
タの内、２４本（Ｒ０〜Ｒ２３）は、プロセッサ外部か
らアクセス可能であり、外部からクロックとアドレス、
リード／ライト制御を入力することで任意のレジスタを
読み書きできる。

【０１２７】残りの８本（Ｒ２４〜Ｒ３１）のレジスタ
はプロセッサエレメント演算の一時的な演算データ保存
用として使用されるが、グローバルプロセッサ２の命令
に従いテーブルからのデータを書き込むこともできる。
このデータの書き込みは、変換後データ所得回路１０６
で一致したプロセッサエレメントに書き込みが可能に構
成されている。

【０１２８】プロセッサエレメント１００内の演算アレ
イ部は上記したように、１６ビットＡＬＵと１６ビット
Ａレジスタ、Ｆレジスタを内蔵している。プロセッサエ
レメント命令による演算はレジスタから読み出されたデ
ータもしくはグローバルプロセッサ２から与えられたデ
ータをＡＬＵの片側の入力としてもう片側にはＡレジス
タの内容を入力として結果をＡレジスタに格納する。し
たがって、Ａレジスタ３５ａとＲ０〜Ｒ３１レジスタも
しくはグローバルプロセッサ２から与えられたデータと
の演算が行われることとなる。

【０１２９】ＦＩＦＯ７より転送され、プロセッサエレ
メント１００のレジスタに格納された画像データは、前
述した図４等に示す実施形態に基づき非線形処理のため
のテーブル変換が行われる。すなわち、レジスタファイ
ルのレジスタに格納された演算（演算前）対象データを
このレジスタの内容を参照して、変換後レジスタへデー
タバス４らデータを取得するか否か判断し、データバス
に与えられているデータがレジスタに格納されている変
換前データに対応する変換後データと一致する時に、そ
のデータをレジスタに格納させるものである。そして、
上述した図３等に示す実施形態に基づきテーブル変換が
終了する。

【０１３０】非線形処理が行われたプロセッサエレメン
ト１００のレジスタファイルに格納されたデータがＦＩ
ＦＯ８に転送される。ＦＩＦＯ８は１走査ライン分のデ
ータを格納すると、データをプリンタなどの外部出力装
置に転送する。

【０１３１】また、画像データを予めラインメモリ９に
蓄えておき、ラインメモリ９からプロセッサエレメント
ブロック３にデータを転送し、非線形処理を行ったデー
タをラインメモリ９に格納するように構成しても良い。
このときのデータ転送はメモリコントローラ９１を介し
てＲＡＭ９２へ入出力される。

【０１３２】図１２にＦＩＦＯ７の一例を図１３にＦＩ
ＦＯ８の一例をそれぞれ示す。これらＦＩＦＯ７，８は
メモリコントローラ７２（８２）、バッファメモリ７１
（８１）を備える。外部データ入力はメモリコントロー
ラ７２を介してバッファメモリ７１へデータが格納さ
れ、１ライン分のデータをバッファメモリ７１に格納す
ると、メモリコントローラ７２からプロセッサエレメン
トブロック３へデータを転送する。外部データ出力はプ
ロセッサエレメントブロック３からメモリコントローラ
７２を介してバッファメモリ７１へデータが格納され、
１ライン分のデータをバッファメモリ７１に格納する
と、メモリコントローラ７２から外部へデータを出力す
る。

【０１３３】上記した画像処理装置は、イメージスキャ
ナで取り込んだ画像データをプリンタ部へ出力する場合
に付き説明したが、これに限らずデジタルビデオ、デジ
タルカメラなどのデジタル画像を非線形処理する場合に
もこの発明は適用できる。また、外部出力もプリンタに
限らず、ディスプレイへの出力、データ転送などの方式
で出力する場合でもこの発明は適用できる。

【０１３４】

【発明の効果】以上説明したように、この発明の請求項
１によれば、変換テーブルをプロセッサエレメントの内
部に持たない方法で、プロセッサエレメントに入力でき
るデータバスの数が最小の数で、プロセッサエレメント
のデータ変換が可能になる。そして、各プロセッサエレ
メントに変換テーブルを持たずに別の１箇所のみにテー
ブルをもつことによるコストの低減と、各プロセッサエ
レメントを結ぶ共通のデータバスの数を最小限に抑える
ことによるコストの低減と、それらを実現しながら、例
えば、データ幅８ビットの場合２５６サイクルでの変換
を実現できる。また、データバスを複数にした場合、デ
ータバスが２本の場合でも、約半分の１２８＋αサイク
ルでの変換を実現できる。

【０１３５】この発明の請求項２の構成によれば、プロ
セッサエレメントが基本的に備えている加算器（ＡＬ
Ｕ）、レジスタを利用できる構成を提供することで、専
用ハードウエアの追加を抑制することできる。

【０１３６】また、請求項３の構成によれば、請求項２
の効果に加え、データバスは、各プロセッサエレメント
共通であるため、プロセッサエレメント数がどれだけ増
えようとも変換に要する時間が一定で、プログラミング
する際は実行時間が読みやすいというメリットがある。
また、変換後データをグローバルプロセッサが送出する
ことにより、データバスを即値のデータバスと共有で
き、コスト削減できる。

【０１３７】更に、請求項４の構成によれば、請求項３
の効果に加え、命令デコーダはグローバルプロセッサが
もともと必要で備えている機能であり、変換テーブルは
システム全体で最低限１個は必要であることから、ほと
んど余分なハードウエアをグローバルプロセッサに追加
することなく請求項２乃至３のメリットを実現できる。
また、変換テーブルはプロセッサの持つプログラムメモ
リやデータメモリを利用できるため、さらにコスト削減
が可能となる。

【０１３８】また、請求項５の構成によれば、請求項３
の効果に加え、加算器はグローバルプロセッサが備えて
いる加算器（ＡＬＵ）を使用し、レジスタはグローバル
プロセッサが備えている汎用レジスタを使用などで、ほ
とんど余分なハードウエアをグローバルプロセッサに追
加することなく請求項２乃至３のメリットを実現でき
る。また、変換テーブルはプロセッサの持つプログラム
メモリやデータメモリを利用できるため、さらにコスト
削減が可能となる。

【０１３９】また、請求項６の構成によれば、請求項１
を複数のデータバスで実現するにあたりプロセッサエレ
メントが基本的に備えている加算器（ＡＬＵ）、レジス
タを利用できる構成を提供することで、専用ハードウエ
アの追加を抑制できる。

【０１４０】更に、請求項７の構成によれば、請求項６
のメリットに加え、データバスは、各プロセッサエレメ
ント共通であるため、プロセッサエレメント数がどれだ
け増えようとも変換に要する時間が一定で、プログラミ
ングする際は実行時間が読みやすいというメリットがあ
る。また、変換後データをグローバルプロセッサが送出
することにより、データバスを即値のデータバスと共有
でき、コスト削減できる。

【０１４１】また、請求項８の構成によれば、請求項７
の効果に加え、命令デコーダはグローバルプロセッサが
もともと必要で備えている機能であり、変換テーブルは
システム全体で最低限１個は必要であることから、ほと
んど余分なハードウエアをグローバルプロセッサに追加
することなく請求項６乃至７のメリットを実現できる。
また、変換テーブルはプロセッサの持つプログラムメモ
リやデータメモリを利用できるため、さらにコスト削減
が可能となる。

【０１４２】請求項９の構成によれば、請求項７の効果
に加え、加算器はグローバルプロセッサが備えている加
算器（ＡＬＵ）を使用し、レジスタはグローバルプロセ
ッサが備えている汎用レジスタを使用などで、ほとんど
余分なハードウエアをグローバルプロセッサに追加する
ことなく請求項６乃至７のメリットを実現できる。ま
た、変換テーブルはプロセッサの持つプログラムメモリ
やデータメモリを利用できるため、さらにコスト削減が
可能となる。

【図面の簡単な説明】

【図１】この発明にかかるＳＩＭＤ型プロセッサの全体
構成を示すブロック図である。

【図２】この発明が適用されるＳＩＭＤ型プロセッサの
内部構成を示すブロック図である。

【図３】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサのプロセッサエレメントを示すブロック図であ
る。

【図４】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサのプロセッサエレメントを示すブロック図であ
る。

【図５】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの要部を示すブロック図である。

【図６】この発明の他の実施の形態にかかるＳＩＭＤ型
プロセッサの要部を示すブロック図である。

【図７】この発明の更に他の実施の形態にかかるＳＩＭ
Ｄ型プロセッサの要部を示すブロック図である。

【図８】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの他のプロセッサエレメントを示すブロック図で
ある。

【図９】図８のプロセッサエレメントを用いたこの発明
の実施の形態にかかるＳＩＭＤ型プロセッサの要部を示
すブロック図である。

【図１０】図８のプロセッサエレメントを用いたこの発
明の他の実施の形態にかかるＳＩＭＤ型プロセッサの要
部を示すブロック図である。

【図１１】図８のプロセッサエレメントを用いたこの発
明の更に他の実施の形態にかかるＳＩＭＤ型プロセッサ
の要部を示すブロック図である。

【図１２】プログラムによって変換後データを送出する
場合のプログラムを示す図である。

【図１３】プログラムによって変換後データを送出する
場合のプログラムを示す図である。

【図１４】プログラムによって変換後データを送出する
場合のプログラムを示す図である。

【図１５】プログラムによって変換後データを送出する
場合のプログラムを示す図である。

【図１６】この発明が適用される他のＳＩＭＤ型プロセ
ッサの全体構成を示すブロック図である。

【図１７】この発明にかかる画像処理装置を示すブロッ
ク図である。

【図１８】入力用ＦＩＦＯの一例を示すブロック図であ
る。

【図１９】出力用ＦＩＦＯの一例を示すブロック図であ
る。

【符号の説明】

２ グローバルプロセッサ ３ プロセッサエレメントブロック ３ａ プロセッサエレメント １００、２００，３００ プロセッサエレメント １０１ 変換後データを記憶するレジスタ １０２ 変換前データを記憶するレジスタ １０６ 変換後データ取得回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 正展 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 中村 圭治 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 片山 貴雄 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 岩永 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 高藤 浩資 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5B045 AA01 BB12 BB28 BB35 BB47 GG14 5B057 CE20 CH04 CH20

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プログラムを解読しプロセッサ全体を制
   御するグローバルプロセッサと、データを処理するプロ
   セッサエレメントを複数個備えて構成されるプロセッサ
   エレメントブロックと、を有する並列プロセッサにおい
   て、各プロセッサエレメントは、変換前データを記憶す
   るレジスタと、データバスから送られてくる変換後デー
   タを記憶するレジスタと、データバスから送られてくる
   データが記憶されている変換前データに相当する変換後
   データか判別する手段と、を備え、前記判別手段の結果
   に基づき前記変換後データをレジスタに記憶させること
   を特徴とする並列プロセッサ。
2. 【請求項２】 前記判別手段は、加算器と、加算器の加
   算結果を記憶するレジスタと、加算結果を記憶するレジ
   スタの内容と変換前データを記憶するレジスタの内容を
   比較する比較器と、を備え、前記比較器により両レジス
   タの内容が一致すると、データバスから送られてくる変
   換後データをレジスタに格納させることを特徴とする請
   求項１に記載の並列プロセッサ。
3. 【請求項３】 各プロセッサエレメントの前記変換後デ
   ータを記憶するレジスタに変換後データを格納する経路
   に接続される全プロセッサエレメント共有のデータバス
   を備え、前記データバスに対し変換後データを変換前デ
   ータの値の順に従って送出する変換後データ送出手段を
   備えたことを特徴とする請求項１又は２に記載の並列プ
   ロセッサ。
4. 【請求項４】 前記変換後データ送出手段は、命令デコ
   ーダと、前記命令デコーダによって入力される任意の変
   換前データに対応した変換後データを前記データバスに
   送出する記憶手段と、を備えたことを特徴とする請求項
   ３に記載の並列プロセッサ。
5. 【請求項５】 前記変換後データ送出手段は、加算器と
   前記加算器器の加算結果を記憶するレジスタと、前記レ
   ジスタによって入力される任意の変換前データに対応し
   た変換後データを前記データバスに送出する記憶手段
   と、を備えたことを特徴とする請求項３に記載の並列プ
   ロセッサ。
6. 【請求項６】 前記変換後データを記憶するレジスタを
   ｎ（ｎ＝２のべき乗）個持ち、プロセッサ外部から与え
   られる変換後データを前記変化後データを記憶するレジ
   スタに格納する経路をｎ本それぞれ持つことを特徴とす
   る請求項１又は２に記載の並列プロセッサ。
7. 【請求項７】 各プロセッサエレメントの前記変換後デ
   ータを記憶するｎ（ｎ＝２のべき乗）個のレジスタに変
   換後データを格納する経路に接続される全プロセッサエ
   レメント共有のデータバスをｎ本備え、前記データバス
   に対し、変換後データを変換前データの値の順に従って
   ｎ個のデータごとに送出する変換後データ送出手段を備
   えたことを特徴とする請求項６に記載の並列プロセッ
   サ。
8. 【請求項８】 前記ｎ（ｎ＝２のべき乗）本のデータバ
   スに対して変換後データを変換前のデータの値の順に従
   って送出する手段として、命令デコーダと、前記命令デ
   コーダによって入力される任意の変換前データに対応し
   ｎ個の変換後データを前記データバスに送出する記憶手
   段と、を備えたことを特徴とする請求項６又は７に記載
   の並列プロセッサ。
9. 【請求項９】 前記ｎ（ｎ＝２のべき乗）本のデータ
   バスに対して変換後データを変換前のデータの値の順に
   従って送出する手段として、加算器と前記加算器器の加
   算結果を記憶するレジスタと、前記レジスタによって入
   力される任意の変換前データに対応したｎ個の変換後デ
   ータを前記データバスに送出する記憶手段とを備えたこ
   とを特徴とする請求項６又は７に記載の並列プロセッ
   サ。
10. 【請求項１０】 複数のプロセッサエレメントがアレイ
    状に設けられた並列プロセッサにＦＩＦＯを介して画像
    データが入力され、入力された画像データを並列演算処
    理し、演算処理された画像データがＦＩＦＯを介して並
    列プロセッサ外部に出力される画像処理装置であって、
    前記並列プロセッサの各プロセッサエレメントは、各プ
    ロセッサエレメントは、変換前データを記憶するレジス
    タと、データバスから送られてくる変換後データを記憶
    するレジスタと、データバスから送られてくるデータが
    記憶されている変換前データに相当する変換後データか
    判別する手段と、を備え、前記判別手段の結果に基づき
    前記変換後データをレジスタに記憶させることにより、
    非線形演算を行うことを特徴とする画像処理装置。
11. 【請求項１１】 前記並列プロセッサとして、請求項２
    乃至９のいずれかに記載の並列プロセッサを用いたこと
    を特徴とする請求項１０に記載の画像処理装置。