JPH06274450A

JPH06274450A - データ転送システム

Info

Publication number: JPH06274450A
Application number: JP5064248A
Authority: JP
Inventors: Tetsuya Toi; 哲也戸井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1993-03-23
Filing date: 1993-03-23
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】マイクロプロセッサ等のＣＰＵがバス上でデ
ータ転送を行う際に、バースト転送方式を用いて所望の
データの転送を行えるようにする。【構成】第１のＣＰＵ２３₁はアドレス５１₁をバス
インタフェース２２₁に対して順に送出し、このうちの
最初のアドレスが主メモリ装置１４に送られる。主メモ
リ装置１４からバースト転送方式で読み出されたデータ
５５₁は、転送バッファ５６₁に格納され、アドレス５
１₁のそれぞれに対応してデータ５８₁として読み出さ
れ、第１のＣＰＵ２３₁に送られる。アドレスレジスタ
５３₁は、バースト転送の対象となるアドレスを保持し
て、比較器５４₁でこれを比較し、比較結果５７₁とし
て出力することで、この間、転送バッファ５６₁からデ
ータ５８₁の読み出しを可能にする。同様にしてデータ
のライト動作も行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は転送バッファを備えたプ
ロセッサを有するデータ転送システムに係わり、特にバ
スを効率的に使用することのできるデータ転送システム
に関する。

【０００２】

【従来の技術】バス上にプロセッサや入出力機器および
メモリ装置を配置した計算機システムでは、バスを介し
て各種データの転送を行うことで所望の制御を実現して
いる。データ転送には、シングル転送と呼ばれる転送形
態と、バースト転送と呼ばれる転送形態が存在してい
る。ここでシングル転送とは、１アドレスに相当するデ
ータを１回に転送する転送形態であり、バースト転送と
は連続した複数アドレス分のデータを１回に転送する形
態である。

【０００３】例えばディスク制御装置や、グラフィック
処理装置等のＤＭＡ（直接メモリアクセス）マスタデバ
イスは、大量のデータを扱うためにそれらの転送効率を
向上させる必要があり、バースト転送方式を用いたデー
タ転送を行っている。これに対して、さほど大量のデー
タを必要としないマスタデバイスや、マイクロプロセッ
サ等のＣＰＵ（中央処理装置）は、シングル転送方式を
用いたデータ転送を行っている。バースト転送をサポー
トするバスでは、多くの場合、シングル転送もサポート
するようになっている。

【０００４】プロセッサについては、このようにシング
ル転送方式が通常用いられている。しかしながら、内部
にキャッシュ・メモリを配置したものについては、所定
の場合に限って固定長のバースト転送方式を用いるもの
も一部に存在した。このような場合とは、（１）このキ
ャッシュ・メモリに該当するデータが無くてメモリ装置
から読み出したデータをこれに充填する操作を行うとき
や、（２）キャッシュ・メモリに取り敢えず書き込まれ
たデータをメモリ装置側にも格納するための掃き出し操
作を行うときである。このような固定長のバースト転送
方式を用いる場合以外の通常の命令処理過程では、プロ
セッサは命令処理の都度、バスアクセスの要求が発生す
ると、シングル転送方式によってデータ転送を行ってい
た。

【０００５】ところで、バースト転送方式を用いるとデ
ータ転送速度が実質的に高まり、バスの使用効率が向上
することは明確である。例えば特開平３−１３５６４７
号公報には、バースト転送の効果が詳細に記載されてい
る。また、これを踏まえて、バス上でのデータ転送方式
をバースト転送方式に統一したバス制御方式が開示され
ている。

【０００６】

【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサ等のＣＰＵについては、ＣＰＵの持ってい
るバス幅を最大値としてデータの転送を行うことになる
ので、これよりも広い幅のデータを一度に転送するバー
スト転送方式に馴染まない。すなわち、この特開平３−
１３５６４７号公報に記載された技術のみでは、マイク
ロプロセッサ等のＣＰＵを包含したシステムでバースト
転送方式を統一的に使用することはできない。

【０００７】これにも係わらず、ＣＰＵに対するバース
ト転送の要求は高くなっている。例えば１２８０ドット
×１０２４ドットの画素数で、しかも１画素に２４ビッ
トを割り振ってカラーの再現を行うようなカラーディス
プレイ等の高精細多色カラー表示装置が次々と登場して
おり、近年の計算機システムはこれらの表示装置の制御
が要求されている。このような要求に応えるためには、
計算機システムを構成するＣＰＵが逐次処理した画像デ
ータを高速で画像バッファに転送したり、逆に画像バッ
ファに格納された画像データをＣＰＵが高速に取り出し
て３次元処理を行うといった処理形態をとる必要があ
る。

【０００８】このような処理形態を採るためには、バス
上をシングル転送方式で多量のデータが頻繁に転送され
る必要がある。これにより、バスの使用率が異常に高ま
って、ディスク制御装置や通信制御装置等の他のマスタ
デバイスがバスを使用する際の転送遅延を招く等の現象
を生じさせ、計算機システム全体としての性能を低下さ
せる原因となっていた。

【０００９】もちろん、転送するデータのサイズを変換
する技術をＣＰＵ側に適用することで、上記した問題点
を解決することができる。しかしながら、例えば特開平
４−１３３１５３号公報に開示された転送サイズ変換の
技術や、特開平４−１３９５６２号公報に開示されたマ
イクロプロセッサのバス幅の動的変更の技術では、バス
側のサポートする転送単位がＣＰＵ側よりも大きな場合
を考慮していなかったり、特殊な専用のマイクロプロセ
ッサを設計しなければならず汎用性に乏しいといった問
題点を有しており、このような問題点の一般的な解決に
は到底至っていない。

【００１０】そこで本発明の目的は、マイクロプロセッ
サ等のＣＰＵがバス上でデータ転送を行う際に、バース
ト転送方式を用いて所望のデータの転送を行えるように
したデータ転送システムを提供することにある。

【００１１】本発明の他の目的は、このようなＣＰＵに
よるバースト転送を、命令ステップ数の増加を招くこと
なく実現することのできるデータ転送システムを提供す
ることにある。

【００１２】本発明の更に他の目的は、既存のマイクロ
プロセッサを使用し、これに所定の回路を追加するだけ
で任意のデータをバースト転送することのできるデータ
転送システムを提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）１回に１アドレスに相当するデータを転送す
るシングル転送方式でデータの受け渡しを行うＣＰＵ
と、（ロ）１回に連続する複数アドレス分のデータを転
送するバースト転送方式でデータの受け渡しを行うバス
と、（ハ）このバスと接続されデータをバースト転送方
式で読み出すデータ読出手段と、（ニ）前記したＣＰＵ
およびバスの間に接続され、ＣＰＵからそれぞれ出力さ
れる連続した複数回にわたるデータの読み出しのための
アドレスのうちそれらのうちの１つに相当するアドレス
をバス上を介してデータ読出手段に送出するアドレス送
出手段と、このアドレスを基にバスを通じてデータ読出
手段からバースト転送方式で読み出されたデータを一時
的に格納する転送バッファと、この転送バッファに格納
されたデータをＣＰＵから出力されるアドレスに応じて
逐次読み出してＣＰＵにシングル転送方式で転送する転
送手段とを備えたバスインタフェースとをデータ転送シ
ステムに具備させる。

【００１４】すなわち請求項１記載の発明では、シング
ル転送方式でデータの受け渡しを行うＣＰＵと、バース
ト転送方式でデータの受け渡しを行うバスとの間に、こ
れらの間で転送方式を変換することのできるバスインタ
フェースを配置する。このバスインタフェースは、ＣＰ
Ｕからそれぞれ出力される連続した複数回にわたるデー
タの読み出しのためのアドレスのうちそれらのうちの１
つ、例えば開始回に相当するアドレスを受け取ると、こ
れをバースト転送方式におけるアドレスとしてバスを通
じてメモリ装置等のデータ読出手段に送出し、バースト
転送方式でデータの読み出しを行わせる。この読み出さ
れたデータは、バスインタフェースにおける転送バッフ
ァに一時的に格納される。この転送バッファにはＣＰＵ
からデータの読み出しのための前記した連続した複数回
にわたるアドレスが供給されるので、これらアドレスが
供給されるたびに対応するデータをシングル転送方式で
転送バッファから読み出してＣＰＵに転送するようにし
ている。

【００１５】これにより、ＣＰＵ側はバスインタフェー
スに対して従来通りシングル転送方式でデータの読み出
しを要求してデータの獲得を行うことができ、メモリ装
置等のデータ読出手段はバースト転送方式でデータをバ
ス上に送出することが可能になる。

【００１６】請求項２記載の発明では、（イ）１回に１
アドレスに相当するデータを転送するシングル転送方式
でデータの受け渡しを行うＣＰＵと、（ロ）１回に連続
する複数アドレス分のデータを転送するバースト転送方
式でデータの受け渡しを行うバスと、（ハ）このバスと
接続されデータをバースト転送方式で書き込むデータ書
込手段と、（ニ）ＣＰＵおよびバスの間に接続され、Ｃ
ＰＵからそれぞれ出力される連続した複数回にわたるデ
ータの書き込みのためのアドレスのうちそれらのうちの
１つに相当するアドレスをバス上を介してデータ書込手
段に送出するアドレス送出手段と、バースト転送方式で
一度に転送するデータの量に相当するデータがＣＰＵか
ら送られてくるまでこれらを一時的に格納する転送バッ
ファと、この転送バッファに格納されたデータをバース
ト転送方式でバスを介してデータ書込手段に転送する転
送手段とを備えたバスインタフェースとをデータ転送シ
ステムに具備させる。

【００１７】すなわち請求項２記載の発明では、シング
ル転送方式でデータの受け渡しを行うＣＰＵと、バース
ト転送方式でデータの受け渡しを行うバスとの間に、こ
れらの間で転送方式を変換することのできるバスインタ
フェースを配置する。このバスインタフェースは、ＣＰ
Ｕからそれぞれ出力される連続した複数回にわたるデー
タの書き込みのためのアドレスのうちそれらのうちの１
つ、例えば開始回や終了回に相当するアドレスをバス上
を介してメモリ装置等のデータ書込手段に送出する。ま
た、これに先立って、これら連続した複数回にわたるデ
ータの書き込みのためのアドレスに伴ってＣＰＵから送
られてきたバースト転送方式で一度に転送するデータの
量に相当するデータを転送バッファに一時的に格納す
る。そして、この転送バッファに格納されたデータをバ
ースト転送方式でバスを介してデータ書込手段に転送す
ることにしている。

【００１８】これにより、ＣＰＵ側はバスインタフェー
スに対して従来通りシングル転送方式でデータの書き込
みを要求してデータの送出を行うことができ、メモリ装
置等のデータ書込手段はバースト転送方式でバス上を送
られてきたデータの書き込みを行うことが可能になる。

【００１９】請求項３記載の発明では、（イ）１回に１
アドレスに相当するデータを転送するシングル転送方式
でデータの受け渡しを行うＣＰＵと、（ロ）１回に連続
する複数アドレス分のデータを転送するバースト転送方
式でデータの受け渡しを行うバスと、（ハ）このバスと
接続されデータをバースト転送方式で読み出したり書き
込むデータ処理手段と、（ニ）ＣＰＵおよびバスの間に
接続され、ＣＰＵからそれぞれ出力される連続した複数
回にわたるアドレスのうちの１つに相当するアドレスを
バス上を介してデータ処理手段に送出するアドレス送出
手段と、これら複数回にわたるアドレスにのみ共通する
アドレス部分を登録するアドレスレジスタと、このアド
レスレジスタに登録されたアドレス部分とＣＰＵから出
力されるアドレスにおける前記したアドレス部分に相当
するアドレス部分とを比較する比較器と、アドレス送出
手段に送出されたアドレスを基にバスを通じてデータ処
理手段からバースト転送方式で出力されあるいはバース
ト転送方式でデータ処理手段に入力されるデータを一時
的に格納する転送バッファと、比較器の比較結果に応じ
てこの転送バッファとＣＰＵの間でシングル転送方式で
データを転送する転送手段とを備えたバスインタフェー
スとをデータ転送システムに具備させる。

【００２０】すなわち請求項３記載の発明では、シング
ル転送方式でデータの受け渡しを行うＣＰＵと、バース
ト転送方式でデータの受け渡しを行うバスとの間に、こ
れらの間で転送方式を変換することのできるバスインタ
フェースを配置する。このバスインタフェースは、ＣＰ
Ｕからそれぞれ出力される連続した複数回にわたるデー
タの書き込みのためのアドレスのうちそれらのうちの１
つ、例えば開始回や終了回に相当するアドレスをバス上
を介してメモリ装置等のデータ処理手段に送出しバース
ト転送を可能にする。また、バスインタフェースにはバ
ースト転送を行う一連のデータに共通したアドレス部分
を登録するアドレスレジスタが配置されており、ＣＰＵ
から出力されるアドレスにおけるこれに対応するアドレ
ス部分との比較が比較器で行われるようになっている。
アドレスレジスタに登録するアドレス部分のビット長
は、バースト転送するデータがシングル転送方式で転送
されるデータの何回分に相当するかによって適宜設定さ
れることになる。

【００２１】そして、この比較結果に応じて、例えばＣ
ＰＵからデータ処理手段に対してデータを送出する場合
には比較結果が一致する間のデータを転送バッファに格
納しておいて、これをバースト転送で転送するようにし
ている。また、ＣＰＵがデータ処理手段からデータを受
け取る場合には、比較結果が一致する間にわたって、転
送バッファに格納されているデータを順次読み出してシ
ングル転送方式でＣＰＵに転送することにしている。

【００２２】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２３】図１は本発明の一実施例におけるデータ転
送システムの構成の一例を表わしたものである。このデ
ータ転送システムは、システムバス１１に第１および第
２のプロセッサ１２₁、１２₂と、低速Ｉ／Ｏ（入出
力）制御装置１３と、主メモリ装置１４と、ディスク制
御装置１５ならびに通信制御装置１６を接続した構成と
なっており、これら各装置がシステムバス１１を共用す
るようになっている。

【００２４】ここで、第１のプロセッサ１２₁は、内部
バスとしてのＣＰＵバス２１₁を備えている。ＣＰＵバ
ス２１₁は、バスインタフェース２２₁を介してシステ
ムバス１１と接続されている。ＣＰＵバス２１₁は、バ
スインタフェース２２₁の他にＣＰＵ２３₁とキャッシ
ュメモリ２４₁の接続も行っている。第２のプロセッサ
１２₂も第１のプロセッサ１２₁と同様の構成となって
いるので、同一部分についてはその添字“１”を“２”
に変えて表現しており、重複した説明を省略する。

【００２５】低速Ｉ／Ｏ制御装置１３には、データ転送
が比較的低速で行われる入出力機器３１として、例えば
操作端末が接続されている。ディスク制御装置１５には
磁気ディスク３２が接続されている。磁気ディスク３２
には、このデータ転送システムが使用する制御プログラ
ム等の所定のデータが格納されるようになっている。通
信制御装置１６は、回線３３を通じて図示しない他のワ
ークステーション等の情報処理装置と接続されている。

【００２６】このようなデータ転送システムで、各ＣＰ
Ｕバス２１₁、２１₂上におけるＣＰＵ２３₁、２３₂
とキャッシュメモリ２４₁、２４₂の間のデータ転送お
よびこれらとバスインタフェース２２₁、２２₂の間の
データ転送はすべてシングル転送方式で行われるように
なっている。ただし、キャッシュメモリ２４₁、２４ ₂
のミスヒット時におけるデータの充填（フィル）や掃き
出し（コピーバック）については、対応するバスインタ
フェース２２₁、２２₂を介してシステムバス１１とデ
ータの転送がバースト転送方式で行われるようになって
いる。

【００２７】ところで、本実施例ではＣＰＵ２３₁、２
３₂として富士通株式会社の製品番号ＭＢ８６９０１で
示されるＲＩＳＣマイクロプロセッサを使用している。
このマイクロプロセッサは、米国サン（Ｓｕｎ）社が開
発したスパーク（ＳＰＡＲＣ）アーキテクチャ（Versio
n ６）に沿って実装された素子である。このアーキテク
チャでは、アドレス信号とは別のアドレス空間識別子
（ＡＳＩ）信号と呼ばれる多重アドレス空間の選択信号
を用意している。したがって、ＣＰＵ２３₁、２３
₂は、それぞれ８本のアドレス空間識別子信号（ただし
ＡＳＩ＜７；０＞）を用いて、それぞれ２５６個の４Ｇ
Ｂ（３２ビット）空間をアクセスすることが可能であ
る。

【００２８】図２は、このようなアドレス空間識別信号
と、アドレス空間の意味を対応付けたものである。ここ
でアドレス空間識別信号が“０８_H”から“０Ｂ_H”
（ただし“_H”は１６進数を表わす。）の空間は、予め
それらの用途が定義されており、それぞれユーザのアプ
リケーションプログラムを実行するユーザモードにおけ
る命令フェッチ空間、特権モードにおける命令フェッチ
空間、ユーザモードにおけるデータアクセス空間、特権
モードにおけるデータアクセス空間となっている。その
他の空間、すなわち“００_H”から“０７_H”および
“０Ｃ_H”から“ＦＦ_H”の空間については、システム
設計者が自由に使用することができるようになってい
る。そこで、本実施例ではこれら自由に使用することの
できる空間をデータのバースト転送用空間として新たに
定義している。

【００２９】図３は、本実施例のデータ転送システムで
新たに定義したバースト転送用空間を説明するためのも
のである。本実施例で追加的に定義したこのようなアド
レス空間は、この図に示したように全部で６個である。
例えばこのアドレス空間が“０２_H”の場合には、ユー
ザモードであり、データ８サイクルバースト転送空間と
定義されている。マイクロプロセッサの演算レジスタ語
長によって一般に定まる１サイクルが本実施例で４バイ
ト（Byte）であるとすると、ここではユーザモードで３
２バイトのバースト転送空間が定義されている。また、
アドレス空間が“０３_H”の場合には、特権モードであ
り、データ８サイクルバースト転送空間と定義されてい
る。以下同様である。

【００３０】図４は、ＣＰＵから見たアドレス空間を表
わしたものである。ここでは、図１に示した第１のＣＰ
Ｕ２３₁を例にとって説明する。アドレス空間は、アド
レス空間識別子信号（ＡＳＩ）が“０Ａ_H”の場合のシ
ングルサイクル転送用の空間４１₁と、“０６_H”の場
合の２サイクル（８バイト）転送用の空間４２₁と、
“０４_H”の場合の４サイクル（１６バイト）転送用の
空間４３₁と、“０２_H”の場合の８サイクル（３２バ
イト）転送用の空間４４₁とに４重化されたものとなっ
ている。

【００３１】先に説明したＳＰＡＲＣアーキテクチャで
は、すべてのロードおよびストア命令について、相当す
る代替ＡＳＩ空間が用意されている。これは、本来のＡ
ＳＩ空間（ユーザモードでは図２に示したように０Ａ_H
空間で、特権モードでは０Ｂ _H空間）に対して行うロー
ドおよびストア命令と全く同じ操作を、同じ所要クロッ
ク数で、命令オペランド中に指定したＡＳＩ空間に対し
て行う命令である。このような代替ＡＳＩ空間を使用す
ることにより、従来の命令と同一ステップ数で、指定の
ＡＳＩ空間をアクセスし、バス上でのバースト転送が実
現されることになる。

【００３２】すなわち、３２ビットのアドレス情報を用
いて“ｍ”番地を指定するものとすると、８ビットのア
ドレス空間識別子信号（ＡＳＩ）が“０Ａ_H”の場合に
は、シングルサイクル転送が行われる。また、例えばこ
のアドレス空間識別子信号が“０２_H”の場合には、同
一アドレス（“ｍ”番地）を指定するだけでその番地を
開始点とした８サイクル（３２バイト）分のバースト転
送が行われることになる。

【００３３】次に、システムバス１１上でのバースト転
送と第１のＣＰＵ２３₁でのシングル転送との仲介をす
る第１のバスインタフェース２２₁の内部の構成ならび
に動作について説明する。

【００３４】図５は、リード（読み出し）時におけるバ
スインタフェースの動作を表わしたものである。ここで
は、バスインタフェース２２₁が８サイクルバースト転
送空間に対して読出命令を実行した場合の動作モデルと
して説明する。これは、図３で示したアドレス空間識別
信号（ＡＳＩ）が“０２_H”または“０３_H”の場合で
ある。

【００３５】第１のバスインタフェース２２₁は、第１
のＣＰＵ２３₁から送られてくるアドレス５１₁の上位
の所定ビットを格納するアドレスレジスタ５２₁と、ア
ドレスレジスタ５２₁から読み出されるこの所定ビット
のアドレス５３₁と第１のＣＰＵ２３₁からロード命令
実行時に送られてくるアドレス５１₁とを比較する比較
器５４₁と、主メモリ装置１４（図１参照）から送られ
てくるデータ５５₁を一時的に格納する転送バッファ５
６₁とを備えている。比較器５４₁の比較結果５７
₁は、転送バッファ５６₁の出力イネーブル端子ＯＥ^*
（＊は負論理を示す。）に入力されるようになってい
る。転送バッファ５６₁にはアドレス５１₁も供給され
るようになっており、主メモリ１４からバースト転送さ
れてきたデータ５５₁であっても転送バッファ５６₁か
らはシングル転送によるデータ５８₁として第１のＣＰ
Ｕ２３₁に転送されるようになっている。

【００３６】このような構成の第１のバスインタフェー
ス２２₁で、データの読み出しを行うとき、第１のＣＰ
Ｕ２３₁はまず３２バイトバウンダリアドレス５１₁の
ロード命令を実行する。このアドレス５１₁は、アドレ
スレジスタ５２₁に新規エントリとしてその上位２７ビ
ットアドレス（Ａ３１〜Ａ５）が登録される。これは、
３２バイトを転送するときに変わらないアドレス部分と
してのビット情報であり、言い換えれば８サイクル転送
の開始番地を登録することになる。これと並行して、シ
ステムバス１１（図１参照）側では、３２バイトのバー
ストリードサイクルが起動される。

【００３７】これに引き続くアドレスのロード命令実行
時には、第１のＣＰＵ２３₁の出力するアドレス５１₁
が比較器５４₁に供給され、先にアドレスレジスタ５２
₁に登録されたアドレス５３₁の２７ビットと比較され
る。この結果、これらが一致している場合には、すでに
先のバイトサイクルで転送バッファ５６₁に格納されて
いるデータ５８₁が第１のＣＰＵ２３₁に渡される。引
き続くロード命令においても、同様にして転送バッファ
５６₁から第１のＣＰＵ２３₁にシングル転送でデータ
５８₁が供給されることになる。

【００３８】連続ロード命令が８サイクル分に相当する
８個を越えた場合、あるいはロードアドレスが変更され
たような場合には、比較器５４₁の比較結果が一致せ
ず、転送バッファ５６₁からデータのロードは中止さ
れ、再度、システムバス１１側に８サイクルのバースト
リードサイクルが起動されることになる。

【００３９】転送バッファ５６₁の内容は、いわゆる破
壊読み出しが行われ、同一アドレスのデータを再度ロー
ドすることはできない。同一アドレスへ再度ロード命令
が実行された場合には、３２バイトバウンダリでシステ
ムバス１１側でも再度、８サイクルのバーストリードサ
イクルが起動される。これは常に最新のデータを転送元
から取り込むためである。これにより、システムバス１
１側の転送元は主メモリ装置１４に限らないことなる。
例えば図１の低速Ｉ／Ｏ制御装置１３に接続された入出
力装置のステータスレジスタ群等についても、問題なく
アドレス空間に組み入れることが可能になる。

【００４０】図６は、リード（読み出し）時における第
１のＣＰＵのアクセスの状況を表わしたものである。シ
ステムバス１１から一括してリード（Read）が行われた
後に、第１のＣＰＵ２３₁が１回目（）、２回目
（）……とアドレス５１₁を送出することでこの読み
出したデータをアクセスし、一致した（Hit ）場合には
転送バッファ５６₁から対応するデータ５８₁を読み出
すことになる。

【００４１】なお、この図６で第１のＣＰＵ２３₁が１
回目（）のアクセスを行ってから２回目（）のアク
セスを行うまでの時間が他の場合と比べて長いのは、こ
の間にメモリ装置１４がデータをバースト転送方式で転
送し、転送バッファ５６₁に格納する必要があるからで
ある。

【００４２】図７は、ライト（書き込み）時におけるバ
スインタフェースの動作を表わしたものである。ここで
は、バスインタフェース２２₁が８サイクルバースト転
送空間に対して書込命令を実行した場合の動作モデルと
して説明する。これは、図３で示したアドレス空間識別
信号（ＡＳＩ）が“０２_H”または“０３_H”の場合で
ある。この図で図５と同一部分には同一の符号を付して
おり、これらの説明を適宜省略する。ただし、この図で
比較器５４₁の比較結果５９は転送バッファ５６₁のラ
イトイネーブル端子ＷＥに入力されるようになってい
る。

【００４３】さて、第１のＣＰＵ２３₁がデータを主メ
モリ装置１４にストアするときには、最初のストア命令
によってアドレスレジスタ５２₁に上位２７ビットのア
ドレス５１₁が登録される。また、これと共に、図８に
示すように１回目（）の４バイト分のデータが転送バ
ッファ５６₁に格納される。この後、２回目（）、３
回目（）と順に第１のＣＰＵ２３₁のアクセスが行わ
れて、そのたびにシングル転送で４バイトずつのデータ
が転送バッファ５６₁に格納されていく。

【００４４】このようにして８回分のデータ（３２バイ
トのデータ）が転送バッファ５６₁に格納されると、こ
の時点でシステムバス１１側で８サイクルバーストライ
トサイクルが起動されて、システムバス１１を通じてデ
ータが一括して主メモリ装置１４に書き込まれることに
なる。

【００４５】このようなストア命令時の動作が先のロー
ド命令時と異なるのは、ロード命令時には８回のサイク
ルが完了しなくても何ら問題がないが、ストア命令の場
合には必ず８回のサイクルが完了する必要がある点であ
る。図７および図８に示すストア命令の場合には、必ず
８回のサイクルが完了しなければ、システムバス１１側
でそのサイクルの起動がかからず、第１のＣＰＵ２３₁
から送られてきたデータは転送バッファ５６₁に格納さ
れたままとなるからである。もっとも、８回分のデータ
が存在しないような場合、第１のＣＰＵ２３₁は、一部
のサイクルで空のデータを転送バッファ５６₁に転送す
るようにして図８に示したような８回分のアクセスを完
了させることができる。

【００４６】なお、ロード命令とストア命令とによっ
て、例えば主メモリ装置１４上で他のマスタデバイスと
同期をとるようなシステムでは、ストア命令がシステム
バス１１上で実行されるまでに時間的なズレが発生する
可能性がある。しかしながら、バースト空間を指定して
利用する手順はプログラムの作成者が設定・変更するこ
とができるので、このような場合には、バースト空間を
使用しないで命令を実行するようにプログラムを作成す
ればよい。

【００４７】以上説明した実施例では８サイクルバース
ト空間におけるデータの転送について説明したが、４サ
イクルバースト空間および２サイクルバースト空間につ
いても、同様にデータ転送を実行することができること
はもちろんである。また、システムによっては８サイク
ルよりも長いサイクルにわたってデータのバースト転送
を行うことも可能である。

【００４８】

【発明の効果】以上説明したように請求項１〜請求項３
記載の発明によれば、シングル転送方式でデータの受け
渡しを行うＣＰＵと、バースト転送方式でデータの受け
渡しを行うバスとの間に配置されるバスインタフェース
に、わずかの回路を付加するのみでシングル転送方式と
バースト転送方式の変換を行うことができるようにし
た。したがって、逐次処理の特性上からバースト転送方
式を採用しにくいマイクロプロセッサ等のＣＰＵでも、
バスから見たときにはバースト転送でデータの読み出し
あるいは書き込みを行うことができる。しかも、この際
にＣＰＵ側はバースト転送方式でデータの転送を行うバ
スを意識することなくシングル転送方式でデータの取り
込みを行うことができるので、命令ステップの数が増加
したり、命令を変更する等の作業を要しない。

【００４９】また、通常のキャッシュ・メモリと異な
り、ロードデータの再利用やローカルなデータ変更を行
う必要がない。したがって、従来において生じたステー
タスポーリングの問題や、キャッシュ・コンシステンシ
（一貫性）といった問題は発生せず、制御が簡単なばか
りでなく、データ転送を制御するプログラムからはデー
タ転送方式の違いを一切意識する必要がない。

【００５０】また、ＣＰＵの内部には変更を加える必要
がないので、既存のマイクロプロセッサ等のＣＰＵを流
用し、その外付けのインタフェースを用意するだけで容
易に本発明のデータ転送システムを構成することができ
る。すなわち、本発明によってＣＰＵが任意のデータ転
送をバースト転送方式を用いて行うことが可能になり、
バスの転送効率を高めることができる。また、これによ
り、他の回路装置との間でバスのトラヒックを低減させ
ることが可能になり、システム全体の処理能力を高める
ことができる。

【００５１】更に請求項３記載の発明によれば、アドレ
スレジスタにセットするアドレス部分を適宜変更するこ
とで、各種のデータ転送サイクルのバスに対応すること
ができるという利点がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるデータ転送システ
ムの構成の一例を表わしたシステム構成図である。

【図２】アドレス空間識別信号と、アドレス空間の意
味を対応付けた説明図である。

【図３】本実施例のデータ転送システムで新たに定義
したバースト転送用空間を示す説明図である。

【図４】本実施例で第１のＣＰＵから見たアドレス空
間を表わした説明図である。

【図５】リード（読み出し）時におけるバスインタフ
ェースの動作を表わした説明図である。

【図６】リード時における第１のＣＰＵのアクセスと
システムバスからの一括リードとの関係を示した説明図
である。

【図７】ライト（書き込み）時におけるバスインタフ
ェースの動作を表わした説明図である。

【図８】ライト時における第１のＣＰＵのアクセスと
システムバスへの一括ライトとの関係を示した説明図で
ある。

【符号の説明】

１１…システムバス、１２₁…第１のプロセッサ、１２
₂…第２のプロセッサ、１４…主メモリ装置、１５…デ
ィスク制御装置、１６…通信制御装置、２２₁、２２₂
…バスインタフェース、５１₁…アドレス、５２₁、５
２₂…アドレスレジスタ、５４₁、５４₂…比較器、５
５₁…（バースト転送方式による）データ、５６₁、５
６₂…転送バッファ、５７₁、５９₁…比較結果、５８
₁…（シングル転送方式による）データ

Claims

【特許請求の範囲】

【請求項１】１回に１アドレスに相当するデータを転
送するシングル転送方式でデータの受け渡しを行うＣＰ
Ｕと、１回に連続する複数アドレス分のデータを転送するバー
スト転送方式でデータの受け渡しを行うバスと、このバスと接続されデータをバースト転送方式で読み出
すデータ読出手段と、前記ＣＰＵおよびバスの間に接続され、ＣＰＵからそれ
ぞれ出力される連続した複数回にわたるデータの読み出
しのためのアドレスのうちそれらのうちの１つに相当す
るアドレスを前記バス上を介して前記データ読出手段に
送出するアドレス送出手段と、このアドレスを基に前記
バスを通じて前記データ読出手段からバースト転送方式
で読み出されたデータを一時的に格納する転送バッファ
と、この転送バッファに格納されたデータをＣＰＵから
出力される前記アドレスに応じて逐次読み出して前記Ｃ
ＰＵにシングル転送方式で転送する転送手段とを備えた
バスインタフェースとを具備することを特徴とするデー
タ転送システム。
【請求項２】１回に１アドレスに相当するデータを転
送するシングル転送方式でデータの受け渡しを行うＣＰ
Ｕと、１回に連続する複数アドレス分のデータを転送するバー
スト転送方式でデータの受け渡しを行うバスと、このバスと接続されデータをバースト転送方式で書き込
むデータ書込手段と、前記ＣＰＵおよびバスの間に接続され、ＣＰＵからそれ
ぞれ出力される連続した複数回にわたるデータの書き込
みのためのアドレスのうちそれらのうちの１つに相当す
るアドレスを前記バス上を介して前記データ書込手段に
送出するアドレス送出手段と、バースト転送方式で一度
に転送するデータの量に相当するデータが前記ＣＰＵか
ら送られてくるまでこれらを一時的に格納する転送バッ
ファと、この転送バッファに格納されたデータをバース
ト転送方式で前記バスを介して前記データ書込手段に転
送する転送手段とを備えたバスインタフェースとを具備
することを特徴とするデータ転送システム。
【請求項３】１回に１アドレスに相当するデータを転
送するシングル転送方式でデータの受け渡しを行うＣＰ
Ｕと、１回に連続する複数アドレス分のデータを転送するバー
スト転送方式でデータの受け渡しを行うバスと、このバスと接続されデータをバースト転送方式で読み出
したり書き込むデータ処理手段と、前記ＣＰＵおよびバスの間に接続され、ＣＰＵからそれ
ぞれ出力される連続した複数回にわたるアドレスのうち
の１つに相当するアドレスを前記バス上を介して前記デ
ータ処理手段に送出するアドレス送出手段と、これら複
数回にわたるアドレスにのみ共通するアドレス部分を登
録するアドレスレジスタと、このアドレスレジスタに登
録されたアドレス部分とＣＰＵから出力されるアドレス
における前記アドレス部分に相当するアドレス部分とを
比較する比較器と、前記アドレス送出手段に送出された
アドレスを基に前記バスを通じて前記データ処理手段か
らバースト転送方式で出力されあるいはバースト転送方
式でデータ処理手段に入力されるデータを一時的に格納
する転送バッファと、前記比較器の比較結果に応じてこ
の転送バッファと前記ＣＰＵの間でシングル転送方式で
データを転送する転送手段とを備えたバスインタフェー
スとを具備することを特徴とするデータ転送システム。