JPS6336461A - 汎用チャネル制御方式 - Google Patents
汎用チャネル制御方式Info
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- JPS6336461A JPS6336461A JP61180808A JP18080886A JPS6336461A JP S6336461 A JPS6336461 A JP S6336461A JP 61180808 A JP61180808 A JP 61180808A JP 18080886 A JP18080886 A JP 18080886A JP S6336461 A JPS6336461 A JP S6336461A
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- 238000000034 method Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
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- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チャネルのコマンド・フォーマットの中にＩ／Ｏコマン
ド部とチャネル・コマンド部を持ち、チャネル・コマン
ド部を用いてデータ転送制御を行い、Ｉ／Ｏコマンド部
はそのままＩｌｏに渡すようにした汎用チャネル制御方
式である。
ド部とチャネル・コマンド部を持ち、チャネル・コマン
ド部を用いてデータ転送制御を行い、Ｉ／Ｏコマンド部
はそのままＩｌｏに渡すようにした汎用チャネル制御方
式である。
Ｃ産業上の利用分野〕
データ処理装置におけるチャネルに関し、同一のコマン
ド・フォーマント内にＩ／Ｏコマンド部とチャネルのＤ
ＭＡ動作を指定するチャネル・コマンド部を持つことに
より、チャネルがＩ／Ｏコマンドを意識せずにＩ／Ｏコ
マンドの実行を可能として汎用性を出したチャネル制御
方式に関するものである。
ド・フォーマント内にＩ／Ｏコマンド部とチャネルのＤ
ＭＡ動作を指定するチャネル・コマンド部を持つことに
より、チャネルがＩ／Ｏコマンドを意識せずにＩ／Ｏコ
マンドの実行を可能として汎用性を出したチャネル制御
方式に関するものである。
従来、汎用チャネルと言われるものには、大きく別けて
２つのタイプがあった。ここで汎用チャネルとは、汎用
インタフェースを持つチャネルと言うことにする。この
ため、チャネルはそのままでも、ソフトウェアを替える
ことにより色々なＩｌｏを接続出来る。
２つのタイプがあった。ここで汎用チャネルとは、汎用
インタフェースを持つチャネルと言うことにする。この
ため、チャネルはそのままでも、ソフトウェアを替える
ことにより色々なＩｌｏを接続出来る。
第１のタイプはインテリジエンシーの高くない汎用イン
タフェースを持つチャネルである。このタイプにおいて
は、Ｉ／Ｏインタフェースの制御信号線レベルを規定し
たものであり、ソフトウェアからのコマンドの解釈及び
実行はチャネル自身が行うものである。主に低速系のチ
ャネルである。
タフェースを持つチャネルである。このタイプにおいて
は、Ｉ／Ｏインタフェースの制御信号線レベルを規定し
たものであり、ソフトウェアからのコマンドの解釈及び
実行はチャネル自身が行うものである。主に低速系のチ
ャネルである。
第２のタイプはインテリジエンシーの高い汎用Ｉ／Ｏイ
ンタフェースを持つチャネルである。このタイプにおい
ては、Ｉ／Ｏインタフェースの先にＩ／Ｏのコントロー
ラが接続されている。ソフトウェアから各コントローラ
へのコマンドは、コントローラが異なってもチャネルが
取り扱えるようにホスト側でコマンド形式を決めていた
。この′ため、コントローラの設計は、ホスト側の仕様
を絶対意識しないといけなかった。この種のチャネルに
はファイル系のコントローラやＩｌｏが接続される。チ
ャネルは、各コントローラへのコマンドをソフトウェア
から受は取ると、そのまま渡し、データ転送の有無や方
向についてはコントローラへコマンドを渡した後、コン
トローラから教えてもらうようになっていた。
ンタフェースを持つチャネルである。このタイプにおい
ては、Ｉ／Ｏインタフェースの先にＩ／Ｏのコントロー
ラが接続されている。ソフトウェアから各コントローラ
へのコマンドは、コントローラが異なってもチャネルが
取り扱えるようにホスト側でコマンド形式を決めていた
。この′ため、コントローラの設計は、ホスト側の仕様
を絶対意識しないといけなかった。この種のチャネルに
はファイル系のコントローラやＩｌｏが接続される。チ
ャネルは、各コントローラへのコマンドをソフトウェア
から受は取ると、そのまま渡し、データ転送の有無や方
向についてはコントローラへコマンドを渡した後、コン
トローラから教えてもらうようになっていた。
第１のタイプはチャネルがコマンドを解釈するためにコ
ントローラ独自のコマンドと言うのは作れなくて、イン
テリジエンシーを上げることができなっかった。
ントローラ独自のコマンドと言うのは作れなくて、イン
テリジエンシーを上げることができなっかった。
第２のタイプはホスト側のチャネル仕様に合わせてコン
トローラを設計するので、コントローラが特定のシステ
ムにしか接続出来なかった。
トローラを設計するので、コントローラが特定のシステ
ムにしか接続出来なかった。
−船釣には、汎用Ｉ／Ｏインタフェースを持つファイル
系のチャネルを設計することは出来ず、各Ｉ／Ｏやコン
トローラ・インタフェースに合わせて多種類のチャネル
を開発していた。
系のチャネルを設計することは出来ず、各Ｉ／Ｏやコン
トローラ・インタフェースに合わせて多種類のチャネル
を開発していた。
本発明は、このような点に鑑みて創作されたものであっ
て、汎用Ｉ／Ｏインタフェースを持つチャネルにおいて
、各コントローラのコマンドの中身を意識しなくてもＩ
ｌｏやコントローラのコマンドを実行、できるようなコ
マンド・フォーマットにし、多種多機能のＩｌｏをチャ
ネルの機能を変更することな（、ソフトウェアの処理を
変更することにより接続できるようにした汎用チャネル
制御方式を提供することを目的としている。
て、汎用Ｉ／Ｏインタフェースを持つチャネルにおいて
、各コントローラのコマンドの中身を意識しなくてもＩ
ｌｏやコントローラのコマンドを実行、できるようなコ
マンド・フォーマットにし、多種多機能のＩｌｏをチャ
ネルの機能を変更することな（、ソフトウェアの処理を
変更することにより接続できるようにした汎用チャネル
制御方式を提供することを目的としている。
第１図は本発明の原理図である。チャネル３とコントロ
ーラ１３−０．１３−１とは、汎用インタフェース１２
で接続されている。なお、汎用インタフェースとは、例
えばＲ３２３２ＣやＧＰｉＢ等を意味している。各コン
トローラ１３−０゜１３−１の下にはＩｌｏが接続され
ている。主記憶２上には、各Ｉ／Ｏに対するコマンド領
域及びステータス領域が存在する。コマンドは、チャネ
ル・コマンド部とＩ／Ｏコマンド部とから成る。
ーラ１３−０．１３−１とは、汎用インタフェース１２
で接続されている。なお、汎用インタフェースとは、例
えばＲ３２３２ＣやＧＰｉＢ等を意味している。各コン
トローラ１３−０゜１３−１の下にはＩｌｏが接続され
ている。主記憶２上には、各Ｉ／Ｏに対するコマンド領
域及びステータス領域が存在する。コマンドは、チャネ
ル・コマンド部とＩ／Ｏコマンド部とから成る。
チャネル３は、主記憶２上のコマンドをフェッチし、そ
のＩ／Ｏコマンド部をそのままコントローラに渡し、そ
のチャネル・コマンド部のチャネル・データ転送制御情
報に従ってコントローラ間のデータ転送準備を行う。そ
して、Ｉ／Ｏからのデータ転送要求に基づいてデータ転
送を行う。チャネル３は、コントローラ又はＩ／Ｏのコ
マンドについては全く関与しないので、種々のコントロ
ーラを接続できる。このように、まず汎用Ｉ／Ｏインタ
フェースがあるときにチャネルに対して各コントローラ
の属性を見せないようにして汎用性を出した。つまり、
チャネルを交換せずにインテリジエンシーの高い種々の
コントローラやＩｌｏがソフトウェアを変えるだけで接
続できる。
のＩ／Ｏコマンド部をそのままコントローラに渡し、そ
のチャネル・コマンド部のチャネル・データ転送制御情
報に従ってコントローラ間のデータ転送準備を行う。そ
して、Ｉ／Ｏからのデータ転送要求に基づいてデータ転
送を行う。チャネル３は、コントローラ又はＩ／Ｏのコ
マンドについては全く関与しないので、種々のコントロ
ーラを接続できる。このように、まず汎用Ｉ／Ｏインタ
フェースがあるときにチャネルに対して各コントローラ
の属性を見せないようにして汎用性を出した。つまり、
チャネルを交換せずにインテリジエンシーの高い種々の
コントローラやＩｌｏがソフトウェアを変えるだけで接
続できる。
第２図は本発明におけるチャネルのブロック構成図であ
る。第２図において、■は中央処理装置、２は主記憶、
３はチャネル、４はバス制御部、５はデータ転送制御部
、６はバッファ、７はマイクロプロセッサ、８はＲＯＭ
、９はＲＡＭ、／ＯはＩ／Ｏ制御部、１１−０と１１−
１はＩｌｏ、１３−０と１３−１はコントローラ、１２
は汎用インタフェース、ＡＣＲはアダプタ・コントロー
ル・レジスタをそれぞれ示している。バス制御部４は、
システム・バスの支配権を獲得する等の制御を行うもの
である。データ転送制御部５は、主記憶２とチャネル３
との間のデータ転送を制御するものであり、ＤＭＡ制御
部やメモリ・アドレス・レジスタＭＡ、バイト・カウン
ト・レジスタＢＣ等を有している。バッファ６は、主記
憶２へ送るべきデータや主記憶２からのデータを一時的
に記憶するものである。アダプタ・コントロール・レジ
スタＡＣＲは、チャネルを制御するための各種の制御情
報を保持するものである。マイクロプロセッサ７は、Ｒ
ＯＭ８に格納されている制御プログラムを実行するもの
である。ＲＡＭ９には各種のデータが記憶される。マイ
クロプロセッサ７、ＲＯＭ、８およびＲＡＭ９は、チャ
ネルの制御部を構成している。Ｉ／Ｏ制御部／Ｏは、Ｉ
／Ｏインタフェースの制御を行うものである。
る。第２図において、■は中央処理装置、２は主記憶、
３はチャネル、４はバス制御部、５はデータ転送制御部
、６はバッファ、７はマイクロプロセッサ、８はＲＯＭ
、９はＲＡＭ、／ＯはＩ／Ｏ制御部、１１−０と１１−
１はＩｌｏ、１３−０と１３−１はコントローラ、１２
は汎用インタフェース、ＡＣＲはアダプタ・コントロー
ル・レジスタをそれぞれ示している。バス制御部４は、
システム・バスの支配権を獲得する等の制御を行うもの
である。データ転送制御部５は、主記憶２とチャネル３
との間のデータ転送を制御するものであり、ＤＭＡ制御
部やメモリ・アドレス・レジスタＭＡ、バイト・カウン
ト・レジスタＢＣ等を有している。バッファ６は、主記
憶２へ送るべきデータや主記憶２からのデータを一時的
に記憶するものである。アダプタ・コントロール・レジ
スタＡＣＲは、チャネルを制御するための各種の制御情
報を保持するものである。マイクロプロセッサ７は、Ｒ
ＯＭ８に格納されている制御プログラムを実行するもの
である。ＲＡＭ９には各種のデータが記憶される。マイ
クロプロセッサ７、ＲＯＭ、８およびＲＡＭ９は、チャ
ネルの制御部を構成している。Ｉ／Ｏ制御部／Ｏは、Ｉ
／Ｏインタフェースの制御を行うものである。
第３図はＣＭ（コマンド）・コードのフォーマットの例
を示す図である。例えば、ｘ’ｏｉ’ はＷｒｉｔｅ
を表し、Ｘ’０２’ はＲｅａｄを表している。
を示す図である。例えば、ｘ’ｏｉ’ はＷｒｉｔｅ
を表し、Ｘ’０２’ はＲｅａｄを表している。
第４図は本発明におけるコマンドとステータスのフロー
を示す図である。第４図において、ＤＣＷ （Ｄｅｖｉ
ｃｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）はデバイス制御語、
ＣＤ Ｂ （Ｃｏｍｍａｎｄ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｂｌｏｃｋ）はコマンド記述ブロック、Ｄ ＣＢ （
Ｄｅｖｉｃｅ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ）はデバイ
ス制御ブロック、Ｄ ＣＲ（Ｄｅｖｉｃｅ Ｃｏｎｔｒ
ｏｌ Ｒｅｇｉｓｔｅｒ）はデバイス制御レジスタ、Ｄ
ＣＷ Ａ （ＤＣＷＡｄｒｅｓｓ）はＤＣＷアドレス
、Ｄ ＣＢ Ａ （ＤＣＢ ＡｄｒｅｓＳ）はＤＣＢア
ドレスをそれぞれ示している。
を示す図である。第４図において、ＤＣＷ （Ｄｅｖｉ
ｃｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）はデバイス制御語、
ＣＤ Ｂ （Ｃｏｍｍａｎｄ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｂｌｏｃｋ）はコマンド記述ブロック、Ｄ ＣＢ （
Ｄｅｖｉｃｅ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ）はデバイ
ス制御ブロック、Ｄ ＣＲ（Ｄｅｖｉｃｅ Ｃｏｎｔｒ
ｏｌ Ｒｅｇｉｓｔｅｒ）はデバイス制御レジスタ、Ｄ
ＣＷ Ａ （ＤＣＷＡｄｒｅｓｓ）はＤＣＷアドレス
、Ｄ ＣＢ Ａ （ＤＣＢ ＡｄｒｅｓＳ）はＤＣＢア
ドレスをそれぞれ示している。
ＤＣＷは、チャネル・コマンド部とＣＤＢから構成され
ている。ＣＤＢとはＩ／Ｏコマンド部のことである。チ
ャネル・コマンド部は、コマンド・コードＣＭや各種の
フラグＦ１バイト・カウントＢＣ、データ・アドレスＤ
Ａから構成されている。ＣＤＢＯ中には、Ｉｌｏに対す
るコマンドやＩ／Ｏ機番、データ転送■、ブロック・ア
ドレスなどが含まれている。ＤＣＢの中には、ＤＣＷア
ドレスやステータス、残りバイト・カウンタなどが存在
する。ＤＣＲの中には、ＤＣＢアドレスを保持する領域
、ＤＣＷを保持する領域、共通センスバイト及び個別セ
ンスバイトを保持する領域、ステータスのための領域、
ＤＣＷアドレスを保持する領域などが存在する。
ている。ＣＤＢとはＩ／Ｏコマンド部のことである。チ
ャネル・コマンド部は、コマンド・コードＣＭや各種の
フラグＦ１バイト・カウントＢＣ、データ・アドレスＤ
Ａから構成されている。ＣＤＢＯ中には、Ｉｌｏに対す
るコマンドやＩ／Ｏ機番、データ転送■、ブロック・ア
ドレスなどが含まれている。ＤＣＢの中には、ＤＣＷア
ドレスやステータス、残りバイト・カウンタなどが存在
する。ＤＣＲの中には、ＤＣＢアドレスを保持する領域
、ＤＣＷを保持する領域、共通センスバイト及び個別セ
ンスバイトを保持する領域、ステータスのための領域、
ＤＣＷアドレスを保持する領域などが存在する。
中央処理装置１はＩ／Ｏ処理の開始に先立ってＤＣＢア
ドレスをチャネルに通知し、しかる後に５ＤＣＲ（スタ
ートＩ／Ｏに相当）を発行する。
ドレスをチャネルに通知し、しかる後に５ＤＣＲ（スタ
ートＩ／Ｏに相当）を発行する。
チャネルは、ＤＣＢアドレスに基づいてＤＣＢを読み出
し、ＤＣＢの中に含まれているＤＣＷアドレスに基づい
てＤＣＷを読み出す。チャネルは、ＤＣＷを読み出すと
、その中のＣＤＢをコントローラに送る。また、チャネ
ルは、ＤＣＷの中のチャネル・コマンド部に基づいてデ
ータ転送の準備を行う。コントローラは、受は取ったＩ
／Ｏコマンド部に基づいてＩｌｏを制御する。データ転
送が終了すると、コントローラからチャネルに、共通セ
ンスバイト及び個別センスバイトが送られてくる。チャ
ネルは、共通センス・バイト及び個別センス・バイトを
取込み、共通センス・バイトらチャネル終了ステータス
及びＩ／Ｏ終了ステータスを作成し、これらをＤＣＢの
終了ステータス領域に書き込む。中央処理装置側は、セ
ンス・コマンドを発行することにより、チャネル内の個
別センス・バイトを読み取ることが出来る。
し、ＤＣＢの中に含まれているＤＣＷアドレスに基づい
てＤＣＷを読み出す。チャネルは、ＤＣＷを読み出すと
、その中のＣＤＢをコントローラに送る。また、チャネ
ルは、ＤＣＷの中のチャネル・コマンド部に基づいてデ
ータ転送の準備を行う。コントローラは、受は取ったＩ
／Ｏコマンド部に基づいてＩｌｏを制御する。データ転
送が終了すると、コントローラからチャネルに、共通セ
ンスバイト及び個別センスバイトが送られてくる。チャ
ネルは、共通センス・バイト及び個別センス・バイトを
取込み、共通センス・バイトらチャネル終了ステータス
及びＩ／Ｏ終了ステータスを作成し、これらをＤＣＢの
終了ステータス領域に書き込む。中央処理装置側は、セ
ンス・コマンドを発行することにより、チャネル内の個
別センス・バイトを読み取ることが出来る。
第５図はチャネルのコマンド処理手順を示す図である。
■ Ｗｒｉｔｅか否かを調べ、Ｙｅｓのときは■の処理
を行い、Ｎｏのときは■の処理を行う。
を行い、Ｎｏのときは■の処理を行う。
■ Ｒｅａｄか否かを調べ、Ｙｅｓのときは■の処理を
行い、Ｎｏのときは■の処理を行う。
行い、Ｎｏのときは■の処理を行う。
■ Ｃｏｎｔｒｏｌか否かを調べ、Ｙｅｓのときは■の
処理を行い、Ｎｏのときは■の処理を行う。
処理を行い、Ｎｏのときは■の処理を行う。
■ チャネル内処理コマンドを実行する。
■ 終了ステータスを作成する。
■ ＭＲＤを１にする。なお、ＭＲＤはメモリ続出指示
フラグを意味している。
フラグを意味している。
■ ＭＷＴを１にする。なお、ＭＷＴはメモリ書込指示
フラグを意味している。
フラグを意味している。
■ データ・アドレス及びバイト・カウントをセットす
る。
る。
■ ＭＲＤとＭＷＴをＯにする。
［相］ ＣＤＢをコントローラへ渡す。
■ コントローラからのＤＭＡ要求（データ転送要求）
を待ち、データ転送要求があったら＠の処理を行う。
を待ち、データ転送要求があったら＠の処理を行う。
＠ ＤＭＡを開始する。
＠ ＤＭＡが終了したか否かを調べる。終了したら■
の処理を行う。
の処理を行う。
［相］ 終了ステータスを作成する。
［相］ 中央処理装置に対して、コマンド終了割込み処
理を行う。
理を行う。
［相］・割込みが解除されるのを待ち、割込みが解除さ
れたならば＠の処理を行う。
れたならば＠の処理を行う。
＠ ＩＤＬＥルーチンを実行する。
第５１図から判るように、チャネルはコントローラ又は
Ｉｌｏへ渡すコマンドとは別にデータ転送に関する情報
をチャネル・コマンド部から知ることにより、ＤＭＡの
準備をし、後はコントローラからの要求によりデータ転
送を開始する。このように、チャネルはコントローラの
コマンドの中身を意識せずに、コマンドを実行（データ
転送、Ｉ／Ｏコントロール）を行うことが出来る。終了
ステータスは、ソフトウェアからみると同一のフォーマ
ットが望ましい。これについては、コントローラからの
共通センス・バイトに基づいて作成している。
Ｉｌｏへ渡すコマンドとは別にデータ転送に関する情報
をチャネル・コマンド部から知ることにより、ＤＭＡの
準備をし、後はコントローラからの要求によりデータ転
送を開始する。このように、チャネルはコントローラの
コマンドの中身を意識せずに、コマンドを実行（データ
転送、Ｉ／Ｏコントロール）を行うことが出来る。終了
ステータスは、ソフトウェアからみると同一のフォーマ
ットが望ましい。これについては、コントローラからの
共通センス・バイトに基づいて作成している。
第６図はＤＳＷの終了ステータスを示す図、第７図はＤ
ＳＷのステータスと共通センス・バイトの対応を示す図
、第８図は共通センス・バイトを示す図である。ＤＳＷ
はＤｖｉｃｅ ５ｔａｔｕｓ Ｗｏｒｄを意味している
。第６図において、左上角に黒い３角が付されているビ
ットは、共通センス・バイト及゛びプロトコル上のステ
ータスによりセットされる。
ＳＷのステータスと共通センス・バイトの対応を示す図
、第８図は共通センス・バイトを示す図である。ＤＳＷ
はＤｖｉｃｅ ５ｔａｔｕｓ Ｗｏｒｄを意味している
。第６図において、左上角に黒い３角が付されているビ
ットは、共通センス・バイト及゛びプロトコル上のステ
ータスによりセットされる。
また、左上角に白い３角が付されているビットは、チャ
ネル内で検出されたエラー又は終了ステータスである。
ネル内で検出されたエラー又は終了ステータスである。
なお、ＡＥはＡｄａｐｔｏｒ ＥＮＤ 、 Ｄ ＢはＤ
ｅｖｉｃｅ ＥＮＤ、 Ｐ ＣｉはＰｒｏｇｒａｍ Ｃ
ｏｎｔｒｏｌ Ｉｎｔｅｒｒｕｐｔｉｏｎ、ＡＤＣはＡ
ｄａｐｔｏｒ Ｄａｔａ Ｃｈｅｃｋ、、Ａ ＣＣはＡ
ｄａｐｔｏｒ Ｃｏｎｔｒｏｌ Ｃｈｅｃｋ 、 Ｉ
ＣＣはＩｎｔｅｒｆａｃｅ Ｃｏｎｔｒ。
ｅｖｉｃｅ ＥＮＤ、 Ｐ ＣｉはＰｒｏｇｒａｍ Ｃ
ｏｎｔｒｏｌ Ｉｎｔｅｒｒｕｐｔｉｏｎ、ＡＤＣはＡ
ｄａｐｔｏｒ Ｄａｔａ Ｃｈｅｃｋ、、Ａ ＣＣはＡ
ｄａｐｔｏｒ Ｃｏｎｔｒｏｌ Ｃｈｅｃｋ 、 Ｉ
ＣＣはＩｎｔｅｒｆａｃｅ Ｃｏｎｔｒ。
Ｉ Ｃｈｅｃｋを意味している。プロトコル上の終了ス
テータスについて説明する。正常終了の場合は、終了ス
テータスはＡＥ、ＤＥである。異常終了の場合は、終了
ステータスはＡＥ、ＤＥ （ＵＣ又はＵＥ又はｆＬ又は
０ＰＣ）である。括弧内の何れが選択されるかはセンス
・キイによる。異常終了の場合には、チャネルがセンス
・コマンドを発行する。ＢＵＳＹの場合は、終了ステー
タスはＡＥ。
テータスについて説明する。正常終了の場合は、終了ス
テータスはＡＥ、ＤＥである。異常終了の場合は、終了
ステータスはＡＥ、ＤＥ （ＵＣ又はＵＥ又はｆＬ又は
０ＰＣ）である。括弧内の何れが選択されるかはセンス
・キイによる。異常終了の場合には、チャネルがセンス
・コマンドを発行する。ＢＵＳＹの場合は、終了ステー
タスはＡＥ。
ＤＥ、ＢＳＹである。
以上の説明から明らかなように、本発明によれば、チャ
ネルはソフトウェアからコントローラへのコマンドと一
緒にチャネルのデータ転送を制御するための情報を貰い
、各コントローラからの終了ステータスは共通センス・
バイトから作成しているの、で、コントローラやＩ／Ｏ
の属性をなくし、汎用性を持ったチャネルを得ることが
できる。従来はコントローラ毎にチャネルのマイクロプ
ログラムを変更していたのが、本発明ではこのようなこ
とが不要となり、同一種類のチャネルで多種類のＩｌｏ
やコントローラが接続できる特徴を持つ。
ネルはソフトウェアからコントローラへのコマンドと一
緒にチャネルのデータ転送を制御するための情報を貰い
、各コントローラからの終了ステータスは共通センス・
バイトから作成しているの、で、コントローラやＩ／Ｏ
の属性をなくし、汎用性を持ったチャネルを得ることが
できる。従来はコントローラ毎にチャネルのマイクロプ
ログラムを変更していたのが、本発明ではこのようなこ
とが不要となり、同一種類のチャネルで多種類のＩｌｏ
やコントローラが接続できる特徴を持つ。
また、同時動作できなくても良いとすれば、チャネル１
台で多種、多数のＩｌｏを接続でき、システムの小型化
が実現出来る。
台で多種、多数のＩｌｏを接続でき、システムの小型化
が実現出来る。
第１図は本発明の原理図、第２図はチャネルのブロック
構成を示す図、第３図は０Ｍコードのフォーマット例を
示す図、第４図はコマンドとステータスのフローを示す
図、第５図はチャネルのコマンド処理手順を示す図、第
６図はＤＳＷの終了ステータスを示す図、第７図はＤＳ
Ｗのステータスと共通センス・バイトの対応を示す図、
第８図は共通センス・バイトを示す図である。 ■・・・中央処理装置、２・・・主記憶、３・・・チャ
ネル、４・・・バス制御部、５・・・データ転送制御部
、６・・・バッファ、７・・・マイクロプロセッサ、８
・・・ＲＯＭ。 ９・・・ＲＡＭ、／Ｏ・・・Ｉ／Ｏ制御部、１１−０と
１１−１・・・Ｉｌｏ、１２・・・汎用インタフェース
、１３−０と１３−１・・・コントローラ、ＡＣＲ・・
・アダプタ・コントロール・レジスタ。 第２−図 ＯＨコードのフォーマ、・、トイ列 第３図
構成を示す図、第３図は０Ｍコードのフォーマット例を
示す図、第４図はコマンドとステータスのフローを示す
図、第５図はチャネルのコマンド処理手順を示す図、第
６図はＤＳＷの終了ステータスを示す図、第７図はＤＳ
Ｗのステータスと共通センス・バイトの対応を示す図、
第８図は共通センス・バイトを示す図である。 ■・・・中央処理装置、２・・・主記憶、３・・・チャ
ネル、４・・・バス制御部、５・・・データ転送制御部
、６・・・バッファ、７・・・マイクロプロセッサ、８
・・・ＲＯＭ。 ９・・・ＲＡＭ、／Ｏ・・・Ｉ／Ｏ制御部、１１−０と
１１−１・・・Ｉｌｏ、１２・・・汎用インタフェース
、１３−０と１３−１・・・コントローラ、ＡＣＲ・・
・アダプタ・コントロール・レジスタ。 第２−図 ＯＨコードのフォーマ、・、トイ列 第３図
Claims (1)
- 中央処理装置（１）、主記憶（２）、チャネル（３）、
コントローラ（１３−０、１３−１）及びＩ／Ｏ（１１
−０、１１−１）を有し、且つ各Ｉ／Ｏに対するコマン
ド及び終了ステータス領域を主記憶（２）上に持つデー
タ処理システムおいて、このコマンド領域がチャネル・
コマンド部及びＩ／Ｏコマンド部から成り、チャネル（
３）はＩ／Ｏコマンド部を意識せずチャネル・コマンド
部のチャネル・データ転送制御情報に基づいてデータ転
送の準備を行い、更にＩ／Ｏからのデータ転送要求によ
ってデータ転送を行うことにより、接続されたＩ／Ｏの
属性をチャネルに持ち込まないようにした汎用Ｉ／Ｏイ
ンタフェース（１２）を持つ汎用チャネル制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180808A JPS6336461A (ja) | 1986-07-31 | 1986-07-31 | 汎用チャネル制御方式 |
| DE3725343A DE3725343C2 (de) | 1986-07-31 | 1987-07-30 | Vielzweck-Kanalsteuersystem |
| US07/433,435 US5031091A (en) | 1986-07-31 | 1989-11-08 | Channel control system having device control block and corresponding device control word with channel command part and I/O command part |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180808A JPS6336461A (ja) | 1986-07-31 | 1986-07-31 | 汎用チャネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336461A true JPS6336461A (ja) | 1988-02-17 |
| JPH0426743B2 JPH0426743B2 (ja) | 1992-05-08 |
Family
ID=16089714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180808A Granted JPS6336461A (ja) | 1986-07-31 | 1986-07-31 | 汎用チャネル制御方式 |
Country Status (3)
| Country | Link |
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| US (1) | US5031091A (ja) |
| JP (1) | JPS6336461A (ja) |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |