JPH03225551A - 入出力装置アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 計算機に、他機種のプロセッサを接続して、他機種プロ
セッサの計算機で実行するプログラムを実行可能にする
システムに関し、 他機種プログラムの実行環境の相違に容易に対応でき、
プログラムの変更無く実行できるようにした入出力アク
セス制御方式を目的とし、ホストプロセッサ、主記憶装
置、入出力装置、ゲストプロセッサ及び制御部を有し、
該ホストプロセッサは該主記憶装置及び該入出力装置と
接続し、該制御部は、該ゲストプロセッサ及び該主記憶
装置と接続し、該ゲストプロセッサが発行する入出力要
求を受け取って、該入出力要求を該ホストプロセッサに
通知し、該ホストプロセッサは、該入出力要求に指定す
る要求アドレスから、該要求アドレスに対応する該入出
力装置を所定の対応表によって決定し、当該入出力装置
に対して、該入出力要求に従う処理を実行し、該入出力
要求が出力処理要求の場合には、該ゲストプロセッサが
送出する出力データを、該制御部が中継して該主記憶装
置の該要求アドレスにより定まる所定記憶領域に格納し
、該ホストプロセッサが該所定記憶領域から当該入出力
装置へ出力し、入力処理要求の場合には、入力データを
該ホストプロセッサが当該入出力装置から読み込んで該
所定記憶領域へ格納し、該制御部が該所定記憶領域から
読み出して該ゲストプロセッサへ転送するように構成す
る。

〔産業上の利用分野〕

本発明は、計算機に、他機種のプロセッサを接続して、
他機種プロセッサの計算機で実行するプログラムを実行
可能にするシステムにおける、他機種プログラムが実行
する入出力アクセスの制御方式に関する。

いわゆるパーソナルコンピュータ等において、本来の中
央処理装置（ＣＰＵ）とするマイクロプロセッサとは異
なる機種のマイクロプロセッサを搭載したプロセッサボ
ードを装着可能にし、そのプロセッサボードにより他機
種のパーソナルコンピュータで実行していたプログラム
の実行を可能にする要求がある。

〔従来の技術と発明が解決しようとする課題〕第２図は
前記のような２機種のマイクロプロセッサをＣＰＵに持
つ計算機の構成例を示すブロック図である。

図において、１はこの計算機の本来のＣＰＵ（以下にお
いてホス）ＣＰＵという）であって、バス２によって、
主記憶装置３、及び所要数の各種の入出力装置４と接続
して、公知のパーソナルコンピュータ等の計算機を構成
する。

別の機種のマイクロプロセッサをＣＰＵとする計算機で
実行していたプログラムを、この計算機でも実行するた
めに、その他機種マイクロプロセッサで構成したＣＰＵ
をゲストＣＰＵ５とし、所要の信号変換等を行う回路か
らなるバス接続部６を介してバス２に接続する。

このようにしてゲストＣＰＵ５で他計算機で実行してい
たプログラム（以下においてゲストプログラムという）
を実行させると、入出力装置４にアクセスして入出力処
理を実行する場合には、入出力装置アドレス（以下にお
いてＩ１０アドレスという）を要求アドレスとして、入
出力装置４を選択し、必要な信号を授受して出力データ
を入出力装置４に転送し、又は入出力装置４から送出す
る入力データを読み込む。

しかし一般に計算機によって接続する入出力装置であっ
ても、制御の手順が若干具なったり、同じ入出力装置で
あっても、割り当てるＩ１０アドレスは一般に異なる。

そこで、ゲストＣＰＵ５で実行するゲストプログラムを
、それらのシステム環境条件に応じて変更すること無く
、以前のま＼で入出力処理を実行することは一般にでき
ないという問題がある。

本発明は、計算機に、他機種のプロセッサを接続して、
他機種プロセッサの計算機で実行するプログラムを実行
する場合に、他機種プログラムの実行環境の相違に容易
に対応でき、ゲストプログラムの変更無く実行できるよ
うにした入出力アクセス制御方式を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は入出力アクセス制御方式の構成であって、ホストプ
ロセッサ（以下においてホストＣＰＵという）１０、主
記憶装置１１、入出力装置４、ゲストプロセッサ（以下
においてゲストＣＰＵという）１２及び制御部１３を有
し、ホストＣＰＵ１０は主記憶装置１１及び入出力装置
４と接続し、制御部１３は、ゲス）ＣＰＵ１２及び主記
憶装置１１と接続し、ゲス）　ＣＰ　Ｕ１２が発行する
入出力要求を受け取って、該入出力要求をホストＣＰ　
ＵＩＯに通知し、ホストＣＰＵｌ０は、該入出力要求に
指定する要求アドレスから、該要求アドレスに対応する
入出力装置４を所定の対応表によって決定し、当該入出
力装置４に対して、該入出力要求に従う処理を実行し、
該入出力要求が出力処理要求の場合には、ゲストＣＰＵ
１２が送出する出力データを、制御部１３が中継して主
記憶装置１１の該要求アドレスにより定まる所定記憶領
域に格納し、ホス）ＣＰＵＩＯが該所定記憶領域から当
該入出力装置４へ出力し、入力処理要求の場合には、入
力データをホストＣＰＵ１０が当該入出力装置４から読
み込んで該所定記憶領域へ格納し、制御部１３が該所定
記憶領域から読み出してゲスｌ−ＣＰ　Ｕ１２へ転送す
る。

〔作　用〕

以上の制御方式により、制御部１３がゲストＣＰＵ１２
から発行する入出力要求をホストＣＰＵｌ０に中継する
ことにより、ホストＣＰＵｌ０がこの入出力要求を、対
応する所要の入出力装置４に対する入出力要求として入
出力処理を実行して、ゲストＣＰＵ１２の要求する入出
力処理をエミュレートし、制御部１３はゲス）ＣＰＵ１
２に対して、元の計算機における入出力装置に見えるよ
うなインタフェースを提供できるので、ゲストプログラ
ムには何等の変更も必要なく、入出力処理を実行するこ
とが可能になる。

又、ゲストプログラムが出す入出力要求のＩ１０アドレ
スと入出力装置４との対応やエミュレーションの内容は
ホストＣＰＵｌ０で実行するエミュレータプログラムに
よって対応できるので、前の計算機のシステム環境の相
違に対して、比較的容易に応じることができる。

〔実施例］ 第１図のゲストＣＰＵ１２で実行されるゲストプログラ
ムが入出力処理のために、バス１４に入出力装置を選択
するＩ１０アドレスのアドレス信号を送出すると、制御
部１３のアドレスデコーダ２１でデコードし、アドレス
変換回路２３で、ホストＣＰＵ１０によりアクセスされ
る主記憶装置１１のアドレス（変換アドレス）に変換し
、変換アドレス保持部２４に保持する。又バス１４のデ
ータ線でゲストＣＰＵ１２から転送される入出力要求の
要求情報を受け取り、記憶部２５に格納する。このため
に、制御部１３は所要のゲストプログラムが発行するＩ
１０アドレスによって選択されるようにしてバス１４に
接続されている。

そこで制御部１３は、　Ｉ１０アドレスと要求情報を前
記のように各々変換アドレス保持部２４と記憶部２５に
保持し、又ゲス）　ＣＰ　Ｕ１２からの入出力要求は制
御部１３のＪ−にフリップフロップ（Ｊ−ＫＦＦ）２０
に入力される結果、Ｊ−ＫＦＦ　２０のＱ出力が“１”
となり、割込要求線１５によりホストＣＰＵｌ０に、こ
の信号“１”を割込要求信号として送る。

ホストＣＰＵｌ０では、この割込要求信号によって所定
の割込種類の割込を発生し、その割込処理プログラムに
よって、所定のエミュレータプログラム（以下において
エミュレータという）を起動する。なお、アドレス変換
回路２３は、ホストＣＰＵｌ０により、後述する入出力
領域１６の先頭アドレスがセットされるレジスタと、こ
のレジスタの値とゲストＣＰＵ１２から送出される前記
のＩ１０アドレスとを加算する加算器とを備え、この加
算器の出力が変換アドレス２４に格納される。

ホストＣＰＵｌ０で実行開始したエミュレータは、先ず
バス１７で制御部１３の記憶部２５及び変換アドレス保
持部２４にアクセスして、制御部１３に要求情報及び変
換アドレス等の転送を要求し、制御部１３が保持する前
記の変換アドレスと要求情報を受け取り、　Ｉ１０アド
レスによってエミュレータに保持する対応表を検索する
ことにより、そのＩ１０アドレスに対応する入出力装置
として定義されている入出力装置４の１つを決定する。

こ−で対応表は、ゲストプログラムが使用する変換アド
レスと、その変換アドレスでアクセスすべき入出力装置
４の例えば変換アドレスとの対応を示す表形式のデータ
であって、ゲストプログラムを実行していた元の計算機
のシステム環境情報に基づいて予め定義しておくものと
する。

エミュレータは、入出力装置４を決定すると、制御部１
３から受け取っている要求情報を解析して、その結果に
よりゲストＣＰＵ１２が要求する入出力処理を、決定し
た入出力装置４に対する入出力処理として実行する。

その場合に入出力データは主記憶装置１１に設ける入出
力領域を介してゲス）ＣＰＵ１２に授受可能にするもの
とし、そのためにホストＣＰＵｌ０では主記憶装置１１
の中に必要な記憶領域を入出力領域１６として切り出し
、その領域の先頭番地を、エミュレータと制御部１３が
持っていて、ゲストプログラムが発行するＩ１０アドレ
スで定まる番地を、入出力領域内の相対番地としてアク
セスする一定長の記憶領域を、以下に述べるようにその
入出力処理のためのバッファ領域とする。

即ち、出力処理の場合には、制御部１３がゲストＣＰＵ
１２から、例えば１バイトの出力データを記憶部２５で
受け取って、Ｉ）ＲＡＭコントローラ２６の制御で上記
バッファ領域に格納し、エミュレータはバッファ領域か
ら出力データを読み出して、入出力装置４へ出力し、出
力を終わると制御部１３のレディ回路２７とＪ−ＫＦＦ
　２０のに端子へ終了を通知する信号を送る。この終了
通知信号を受けて、Ｊ−ＫＦＦ２０はリセット状態とな
り、又制御部１３のレディ回路２７はゲストＣＰ　Ｕ１
２対してレディ状態を示す所定の信号（パルス信号）を
返し、次のデータ出力等の動作に進むことを可能にする
。

又、入力処理の場合には、エミュレータが入出力装置４
から例えば１バイトの入力データを、バス１７で読み込
むと、その入力データをバッファ領域に格納し、制御部
１３のＪ−ＫＦＦ　２０のに端子、レディ回路２７及び
ＤＲＡＭコントローラ２６に格納終了を通知するので、
制御部１３ではＤＲＡＭコントローラ２６の制御でバッ
ファ領域から入力データを読み出し、記憶部２５に格納
し、ゲス）ＣＰＵ１２のデータ読み込み制御に応じて、
ＤＲＡＭコントローラ２６の制御でバス１４により入力
データをゲストＣＰＵ１２へ転送する。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、計算機
に、他機種のプロセッサを接続して、他機種プロセッサ
の計算機で実行するプログラムを実行可能にするシステ
ムにおいて、他機種プログラムの実行環境の相違に容易
に対応でき、プログラムの変更無く実行できるようにな
るという著しい効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は従来
の構成例を示すブロック図である。 図において、 １．１０はホストＣＰＵ、２．１４．１７はバス、３．
１１は主記憶装置、　４は入出力装置、５．１２はゲス
トＣＰＵ、６はバス接続部、１３は制御部、　　　　　
１５は割込要求線、１６は入出力領域 を示す。 本発明の構成を示すブロック図 従来の構成例を示すブロック図 第 図

Claims (1)

1. 【特許請求の範囲】 ホストプロセッサ（１０）、主記憶装置（１１）、入出
   力装置（４）、ゲストプロセッサ（１２）及び制御部（
   １３）を有し、該ホストプロセッサ（１０）は該主記憶
   装置（１１）及び該入出力装置（４）と接続し、 該制御部（１３）は、該ゲストプロセッサ（１２）及び
   該主記憶装置（１１）と接続し、該ゲストプロセッサが
   発行する入出力要求を受け取って、該入出力要求を該ホ
   ストプロセッサ（１０）に通知し、 該ホストプロセッサ（１０）は、該入出力要求に指定す
   る要求アドレスから、該要求アドレスに対応する該入出
   力装置（４）を所定の対応表によって決定し、当該入出
   力装置に対して、該入出力要求に従う処理を実行し、 該入出力要求が出力処理要求の場合には、該ゲストプロ
   セッサ（１２）が送出する出力データを、該制御部（１
   ３）が中継して該主記憶装置（１１）の該要求アドレス
   により定まる所定記憶領域に格納し、該ホストプロセッ
   サ（１０）が該所定記憶領域から当該入出力装置（４）
   へ出力し、 入力処理要求の場合には、入力データを該ホストプロセ
   ッサが当該入出力装置（４）から読み込んで該所定記憶
   領域へ格納し、該制御部（１３）が該所定記憶領域から
   読み出して該ゲストプロセッサ（１２）へ転送するよう
   に構成されていることを特徴とする入出力装置アクセス
   制御方式。