JPH03109662A - メモリ制御装置 - Google Patents

メモリ制御装置

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JPH03109662A
JPH03109662A JP24626189A JP24626189A JPH03109662A JP H03109662 A JPH03109662 A JP H03109662A JP 24626189 A JP24626189 A JP 24626189A JP 24626189 A JP24626189 A JP 24626189A JP H03109662 A JPH03109662 A JP H03109662A
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JP
Japan
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dynamic ram
circuit
microprocessor
data
processing
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JP24626189A
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Inventor
Kenichi Yamamoto
健一 山本
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Toshiba TEC Corp
Original Assignee
Tokyo Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、ダイナミックRAMを制御するメモリ制御装
置に関する。
[従来の技術] 例えばレーザプリンタには第6図に示す制御装置が使用
されている。この制御装置には、制御部本体としてのマ
イクロプロセッサ1、制御プログラムデータ1キヤラク
タジエネレータデータ等が記憶されたROM (読出し
専用メモリ)2、ホストコンピュータからの印字データ
(印字される文字のコード、プリンタコントロールのた
めのコード等)を受信するための受信回路3、他の機器
とでデータの通信を行うための通信回路4、印字部へ画
像データを出力するための画像データ出力回路5、ダイ
ナミックRAM (ランダム伊アクセス・メモリ)6を
制御するためのダイナミックRAMコントロール回路7
などが設けられている。
そして前記マイクロプロセッサ1、ROM2、受信回路
3、通信回路4、画像データ出力回路5、ダイナミック
RAMコントロール回路7はシステムデータバス8によ
ってそれぞれ接続されており、ダイナミックRAM6と
ダイナミックRAMコントロール回路7とはダイナミッ
クRAMデータバス9によって接続されている。
さて、上記受信回路3は受信したデータを必ず一度ダイ
ナミックRAM6に書き込むが、この書込み処理は次の
手順によるものとなっている。すなわち、受信回路3は
印字データの読み込みを完了するとマイクロプロセッサ
1に対して割す込み要求を発生する。上記マイクロプロ
セッサ1は、割り込み要求を受は取るとそれまで実行し
ていたルーチンの状態(レジスタに記憶されているデー
タ、実行されているタスクのステータス等)をダイナミ
ックRAM6上に待避させて、割込み処理ルーチンに制
御を移す(割込み前処理)。この割込み処理ルーチンで
上記マイクロプロセッサ1は先ず受信回路3から受信し
たデータの読込みを行い、その後読込んだデータを記憶
すべきアドレスを計算する。しかして、ダイナミックR
A M 6に対してデータの書込みを行う。割込み処理
ルーチンが終了すると、マイクロプロセッサ1は以tL
J行していたルーチンの状態を前記ダイナミックRAM
6から読出し、読出したルーチンに制御を移す(割込み
後処理)。
このように、従来、受信回路3はダイナミックRAM6
に対して同等能動的な動作をせず、受信回路3とダイナ
ミックRAM6との間のデータ転送はすべてマイクロプ
ロセッサ1により行われていた。
一方、ダイナミックRAM6を正常に動作させるために
は、アドレスの分割入力やリフレッシュのため、RAS
、CAS、WE等の信号タイミングを制御しなければな
らない。従ってダイナミックRAM6をシステムデータ
バス8に直結できず、ダイナミックRAMコントロール
回路7を設けてダイナミックRAMを制御するようにし
ている。
ところで、従来のダイナミックRAMコントロール回路
7では入出力チャネルが1チヤネルのみであった。この
ため、システムデータバス8の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ1のみがダイナミックR
AM6をアクセスできるようになっていた。
したがって、マイクロプロセッサ1による処理Aと、受
信回路3による印字データ“X”Yoの受信処理とが同
時進行した場合には、第7図に示す手順で処理が実行さ
れていた。すなわち、例えばマイクロプロセッサ(第7
図中MPU)1による処理Aと受信回路(第7図中RC
V)3による印字データ“X”の受信が同時に始まった
ことを想定すると、データ“X“の受信に必要な一定時
間中、マイクロプロセッサ1は処理Aのためにダイナミ
ックRAM (第7図中D−RAM)6を使用する。そ
して、データ“X″の受信が終了した受信回路3からマ
イクロプロセッサ1に割込み要求が発生すると、マイク
ロプロセッサ1は前述した手順で受信回路3中の受信デ
ータ“X”をダイナミックRAM6に書き込む。受信回
路3はマイクロプロセッサ1による受信データXの読出
しが終了すると同時に動作可能となり、次の印字データ
“Yoの受信を開始する。そして、データ“Y“の受信
が終了した受信回路3からマイクロプロセッサ1に割込
み要求が発生するが、このときマイクロプロセッサ1は
まだ割込み後処理の最中であるため直ぐには次の割込み
処理ルーチンを開始できない。その後、割込み後処理が
終了して受信回路3からの割込み要求が受は付けられる
と、マイクロプロセッサ1は再度前述した手順で受信回
路3中の受信データ“Y”をダイナミックRAM6に書
き込む。以上の割込み処理が全て終了すると、中断して
いた処理Aの残りを実行する。
[発明が解決しようとする課題] このように従来ではダイナミックRAMコントロール回
路6の入出力チャネルが1チヤネルのみであるため、マ
イクロプロセッサ1しかダイナミックRAM6をアクセ
スできなかった。このため、上記例においては割込みが
発生した場合にその前処理および後処理に要する時間が
必要で、システム全体の“処理速度の低下を招いていた
。また各回路ブロックにおける処理の待ち時間が長くな
り、運転効率の低下も招いていた。
そこで本発明は、ダイナミックRAMコントロール回路
の入出力チャネルを複数にして所望の各回路ブロックが
独立してダイナミックRAMをアクセスでき、割込みに
要する時間を不要にしてシステム全体の処理速度を向上
できるとともに、各回路ブロックにおける処理の待ち時
間も極力短縮でき、運転効率の向上をもはかり得るメモ
リ制御装置を提供しようとするものである。
[課題を解決するための手段] 本願節1の発明は、ダイナミックRAMを接続すると共
にこのダイナミックRAMに対してデータの書込みまた
は読出しを行うマイクロプロセッサ等の回路ブロックを
複数接続してなるメモリ制御装置において、複数の入出
力チャネルを設けて各入出力チャネルに複数の回路ブロ
ックをそれぞれ接続し、各入出力チャネルを介して入力
された各回路ブロックからのダイナミックRA Mに対
するアクセス要求を予め定められている優先順位にした
がって順次実行するようにしたものである。
そして、ダイナミックRAMに対するアクセス要求の実
行優先順位を、接続したマイクロプロセッサのプログラ
ム制御により決定するのを含むものとする。
本願節2の発明は、ダイナミックRAMを接続すると共
にこのダイナミックRAMに対してデータの書込みまた
は読出しを行うマイクロプロセッサ等の回路ブロックを
複数接続してなるメモリ制御装置において、複数の入出
力チャネルを接続して各入出力チャネルに複数の回路ブ
ロックをそれぞれ接続すると共に、各入出力チャネルの
少なくとも一部に一時記憶用メモリを設け、各入出力チ
ャネルを介して入力された各回路ブロックからのダイナ
ミックRAMに対するアクセス要求を予め定められてい
る優先順位にしたがって順次実行するようにしたもので
ある。
そして、ダイナミックRAMに対するアクセス要求の実
行優先順位を、やはり接続したマイクロプロセ・ゾサの
プログラム制御により決定するのを含むものとする。
[作用] 本願節1の発明においては、マイクロプロセッサを含む
回路ブロックからダイナミックRAMに対するアクセス
要求が行われ、このアクセス要求を該当する入出力チャ
ネルを介して受は取ると、ダイナミックRAMに対する
データの書込みまたは読出しを実行する。ここで、複数
の入出力チャネルを介して複数の回路ブロックから同時
にアクセス要求を受は取ると、予め定められた優先順位
にしたがって順次ダイナミックRAMに対するデータの
書込みまたは読出しを実行する。
本願節2の発明においては、各回路ブロックのダイナミ
ックRAMに対するアクセス要求を該当する入出力チャ
ネルの一時記憶用メモリに一時記憶し、予め定められた
優先順位にしたがって一時記憶したアクセス要求に基づ
き順次ダイナミックRAMに対するデータの書込みまた
は読出しを実行する。
[実施例] 以下、本願節1の発明をレーザプリンタの制御装置に適
用した一実施例について図面を参照しながら説明する。
上記制御装置は第1図に示すように、制御部本体として
のマイクロプロセッサ11、制御プログラムデータ、キ
ャラクタジェネレータデータ等が記憶されたROM (
読出し専用メモリ)12、ホストコンピュータからの印
字データ(印字される文字のコード、プリンタコントロ
ールのためのコード等)を受信するための受信回路13
、他の機器とでデータの通信を行うための通信回路14
、印字部へ画像データを出力するための画像データ出力
回路15、ダイナミックRAM (ランダム・アクセス
・メモリ)16を制御するためのダイナミックRAMコ
ントロール回路17などが設けられている。
ここで前記ダイナミックRAMコントロール回路17に
は複数の入出力チャネルが設けられており、そのうちの
1つを前記マイクロプロセッサ11お′よびROM12
に割当て、1つを受信回路13に割当て、1つを通信回
路14に割当て、1つを画像データ出力回路15に割当
てている。
そして、ダイナミックRAMコントロール回路17とマ
イクロプロセッサ11およびROM12とはシステムデ
ータバス18aによって接続され、ダイナミックRAM
コントロール回路17と受信回路13とはシステムデー
タバス18bによって接続され、ダイナミックRAMコ
ントロール回路17と通信回路14とはシステムデータ
バス18cによって接続され、ダイナミックRAMコン
トロール回路17と画像データ出力回路15とはシステ
ムデータバス18dによってそれぞれ接続されている。
一方、ダイナミックRAMコントロール回路17とダイ
ナミックRAM16とはダイナミックRAMデータバス
19によって接続されている。
しかして、上記ダイナミックRAMコントロール回路1
7は、前記各入出力チャネルを介して前記各回路ブロッ
ク(マイクロプロセッサ11、受信回路13、通信回路
14等)から前記ダイナミックRAM16に対するアク
セス要求を受は取ると、第2図の流れ図に示す処理を実
行するようにマイクロプロセッサ11によりプログラム
制御されている。すなわち、アクセス要求がいずれか1
つの回路ブロックから行われた場合にはその人出カチャ
ネルからアクセス要求先を判断し、該当するアクセス処
理を実行する。これに対して、アクセス要求が2つ以上
の回路ブロックから同時に行われた場合にも先ずその入
出力チャネルから各アクセス要求先を判断する。そして
、上記マイクロプロセッサ11のプログラム制御により
予め決定された優先順位にしたがって順次該当するアク
セス処理を実行する。
このような構成の本実施例において、今、マイクロプロ
セッサ11による処理Aと受信回路13による印字デー
タ“X”、“Y″の受信処理とが同時進行し、続いてマ
イクロプロセッサ11による処理Bと受信回路13によ
る印字データ“P′“Q”の受信処理とが同時進行した
場合、第3図にかす手順で各処理が実行される。なお、
マイクロプロセッサ11においては処理Aの開始時には
受信回路13の優先順位が高くなるようにプログラム制
御されており、処理Aよりさらに処理速度が要求される
処理Bの開始時にはマイクロプロセッサ自身の優先順位
が高くなるようにプログラム制御されているものとする
先ず、マイクロプロセッサ(第3図中MPU)11によ
る処理Aと受信回路(第3図中RCV)13による印字
データ“X”の受信が同時に始まったことを想定すると
、データ′X″の受信に必要な一定時間中、マイクロプ
ロセッサ11は処理Aのためにシステムデータバス18
aを通じてダイナミックRAM (第3図中D−RAM
)16を使用する。そして、受信回路13はデータ“X
″の受信を終了すると、システムデータバス18cを通
じてダイナミックRAMコントロール回路17の該当チ
ャネルにデータ“X”の書込みを行う。、そうすると、
ダイナミックRAMコントロール回路17はマイクロプ
ロセッサ11と受信回路13との優先順位を判断する。
この場合、予め受信回路13の優先順位がマイクロプロ
セッサ11のそれよりも高く設定されているので、マイ
クロプロセッサ11からの処理Aの要求を退け、受信デ
ータ“X”のダイナミックRAM16に対する書込みを
行う。このときマイクロプロセッサ11は処理Aを実行
できず、処理Aは止まった状態となる。
受信回路13はデータ“X゛の書込みを終了すると同時
に動作可能となり、次の印字データ“Y”の受信を開始
する。このデータ“Y”の受信動作中、受信回路13は
ダイナミックRAM16をアクセスしないので、マイク
ロプロセッサ11による処理Aを続行する。その後、受
信回路13はデータ“Y”の受信を終了すると、データ
“X”の場合と同様にしてダイナミックRAMコントロ
ール回路17に対するデータ“Y”の書込みを実行する
。そうすると、やはりダイナミックRAMコントロール
回路17においてマイクロブロセ・ソサ11と受信回路
13との優先順位が判断される。
この場合も、予め受信回路13の優先順位がマイクロプ
ロセッサ11のそれよりも高く設定されているので、マ
イクロプロセッサ11からの処理への要求が退けられ、
受信データ“Y”のダイナミックRAM16に対する書
込みが行われる。その後、データ“Y”の書込みが終了
するとダイナミックRAM16に対するアクセスが可能
となるので、マイクロプロセッサ11による処理への残
りを実行する。
次いで、マイクロプロセッサ11による処理Bと受信回
路13による印字データ“P″の受信か同時に始まった
ことを想定すると、データ“P”の受信に必要な一定時
間中、マイクロプロセッサ11は処理Bのためにシステ
ムデータバス1.8 aを通じてダイナミックRAM1
6を使用する。そして、受信回路13はデータ“P”の
受信を終了すると、システムデータバス18cを通じて
ダイナミックRAMコントロール回路17の該当チャネ
ルにデータ“P″の書込みを行う。そうすると、ダイナ
ミックRAMコントロール回路17はマイクロプロセッ
サ11と受信回路13との優先順位を判断する。この場
合、予めマイクロプロセッサ11の優先順位が受信回路
13のそれよりも高く設定されているので、受信回路1
3からの印字データ“P“を退け、マイクロプロセッサ
11による処理BのためにダイナミックRAM16を使
用する。このとき受信回路13はデータP″の書込みが
終了しないので次のデータを受信できず止まった状態と
なる。
その後、マイクロプロセッサ11による処理Bが終了す
ると、ダイナミックRAM16に対するアクセスが可能
となるので、ダイナミックRAMコントロール回路17
は受信回路13からの受信データ“P”をダイナミック
RAM16に書き込む。これにより受信回路13は動作
可能となり、次の印字データ“Q”の受信を開始する。
そしてデータ“Qoの受信を終了すると、受信回路13
はデータ″P″の場合と同様にしてダイナミ・ツクRA
Mコントロール回路17に対するデータ“Q”の書込み
を実行する。このとき、ダイナミックRAMコントロー
ル回路17に対しては受信回路13のみからアクセス要
求があるので、直ちに受信データ“Q”のダイナミック
RAM16に対する書込みが行われる。
このように本実施例によれば、ダイナミックRAMコン
トロール回路17に複数の入出力チャネルを設け、各入
出力チャネルにダイナミックRAM16をアクセスする
ための回路ブロックすなわちマイクロプロセッサ11.
受信回路13゜通信回路14をそれぞれ独立して接続す
る。そして、少なくとも2つ以上の回路ブロックから同
時にダイナミックRAM16のアクセス要求があったと
き、マイクロプロセッサ11のプログラム制御により予
め定められた優先順位にしたがってダイナミックRAM
16のアクセスを順次実行する。
したがって、従来の割り込み処理が不要となるので、割
込み前処理、後処理に要する時間が短縮され、システム
全体の処理速度を向上できる。また、各回路ブロックの
アクセスまでの待ち時間も従来に比べて短縮されるので
、各回路ブロック毎の運転効率も向上できる。
次に本願第2の発明をやはりレーザプリンタの制御装置
に適用した他の実施例について図面を参照しながら説明
する。なお、前記第1の発明における一実施例に用いた
第1図乃至第3図と同一部分には同一符号を付し、詳し
い説明は省略する。
第4図は上記能の実施例における制御装置のブロック図
である。この実施例では、ダイナミックRAMコントロ
ール回路17において、マイクロプロセッサ11とRO
M12とのシステムデータバス18aを接続する入出力
チャネルに複数ワード(実施例では4ワード)の−時記
憶用メモリ20aを、受信回路13とのシステムデータ
バス18bに1ワードの一時記憶用メモリ20bを、通
信回路14とのシステムデータバス18bに1ワードの
一時記憶用メモリ20Cをそれぞれ設けたものとなって
いる。なお、上記ダイナミックRAMコントロール回路
17は、各入出力チャネルを介して各回路ブロック(マ
イクロプロセッサ11、受信回路13、通信回路14等
)からダイナミックRAM16に対するアクセス要求を
受は取ると、第2図の流れ図に示す処理を実行するよう
にマイクロプロセッサ11によりプログラム制御されて
いる点は前記実施例と同様である。
このような構成の本実施例においては、マイクロプロセ
ッサ11による処理Aと受信回路13による印字データ
“X″、“Y“の受信処理とが同時進行し、続いてマイ
クロプロセッサ11による処理Bと受信回路13による
印字データ“P““Q”の受信処理とが同時進行した場
合、第5図に示す手順で各処理が実行される。なお、マ
イクロプロセッサ1]においては処理Aの開始時には受
信回路13の優先順位が高くなるようにプログラム制御
されており、処理Aよりさらに処理速度が要求される処
理Bの開始時にはマイクロプロセッサ自身の優先順位が
高くなるようにプログラム制御されているものとする。
先ず、マイクロプロセッサ(第5図中MPU)11によ
る処理Aと受信回路(第5図中RCV)13による印字
データ“X“の受信が同時に始まったことを想定すると
、データ“X″の受信に必要な一定時間中、マイクロプ
ロセッサ11は処理Aのためにシステムデータバス18
aおよび一時記憶用メモリ20aを通じてダイナミック
RA M(第5図中D−RAM)16を使用する。そし
て、受信回路13はデータ“X′の受信を終了すると、
システムデータバス18cを通じてダイナミックRAM
コントロール回路17の該当チャネルに対応する一時記
憶用メモリ20bにデータ“X”の書込みを行う。そし
て、受信回路13はデータ“X″の書込みを終了すると
同時に動作可能となるので、次の印字データ“Y″の受
信を始める。
一方、−時記憶用メモリ20bにデータが書き込まれた
ダイナミックRAMコントロール回路17は、マイクロ
プロセッサ11と受信回路13との優先順位を判断する
。この場合、予め受信回路13の優先順位がマイクロプ
ロセッサ11のそれよりも高く設定されているので、ダ
イナミックRA Mコントロール回路17はマイクロプ
ロセッサ11から一時記憶メモリ20aを介して与えら
れ、忙処理への要求を退け、受信データ“X”のダイナ
ミ・ツクRAM16に対する書込みを行う。このときマ
イクロプロセッサ11は処理Aを平行して実行し、ダイ
ナミックRAM16に書き込むべきデータはシステムデ
ータバス18aを介して一時記憶用メモリ20aに書き
込まれる。
印字データ“Y″の受信動作中、受信回路13はダイナ
ミックRAM16をアクセスしないので、−時記憶用メ
モリ20aの内容に基づきマイクロプロセッサ11によ
る処理Aを続行する。その後、受信回路13はデータ“
Y2の受信を終了すると、データ“X”の場合と同様に
してダイナミックRAMコントロール回路17に対する
データ′Ymの書込みを実行する。そうすると、やはり
ダイナミックRAMコントロール回路17においてマイ
クロプロセッサ11と受信回路13との優先順位が判断
される。この場合も、予め受信回路13の優先順位がマ
イクロプロセッサ11のそれよりも高く設定されている
ので、マイクロプロセッサ11からの処理Aの要求が退
けられ、受信データ“Y”のダイナミックRAM16に
対する書込みが行われる。その後、データ“Y”の書込
みが終了するとダイナミックRAM16に対するアクセ
スが可能となるので、マイクロプロセッサ11による処
理Aの残りを前記−時記憶用メモリ20aの内容から実
行する。
次いで、マイクロプロセッサ11による処理Bと受信回
路13による印字データ“P″の受信が同時に始まった
ことを想定すると、データ“P”の受信に必要な一定時
間中、マイクロプロセッサ11は処理Bのためにシステ
ムデータバス18aおよび一時記憶用メモリ20aを通
じてダイナミックRAM16を使用する。そして、受信
回路13はデータ“P″の受信を終了すると、システム
データバス18cを通じてダイナミックRAMコントロ
ール回路17の該当チャネルに対応する一時記憶用メモ
リ20bにデータ“P”の書込みを行う。そして、受信
回路13はデータ′P”の書込みを終了すると同時に動
作可能となるので、次の印字データ“Q”の受信を始め
る。一方、時記憶用メモリ20bにデータが書き込まれ
たダイナミックRAMコントロール回路17はマイクロ
プロセッサ11と受信回路13との優先順位を判断する
。この場合、予めマイクロプロセッサ11の優先順位が
受信回路13のそれよりも高く設定されているので、受
信回路13により1時記憶用メモリ20bに書き込まれ
た印字データ“P″を退け、マイクロプロセッサ11に
よる処理BのためにダイナミックRAM16を使用する
その後、マイクロプロセッサ11による処理Bが終了す
ると、ダイナミックRAM16に対するアクセスが可能
となるので、ダイナミックRAMコントロール回路17
は一時記憶用メモリ20t)に記憶された印字データ“
P”をダイナミックRAM]6に書き込む。また受信回
路13はデータ“Q”の受信を終了するとデータ“P”
の場合と同様にしてデータ“Q”の書込みを実行するの
で、ダイナミックRAMコントロール回路17はデータ
“P“の書込み終了後、直ちに受信データ“Q″のダイ
ナミックRAM16に対する書込みを行う。
このように本実施例によれば、ダイナミックRAMコン
トロール回路17の各入出力チャネルに対応して1つも
しくは複数の一時記憶用メモリ20a〜20cを設けた
ので、各回路ブロックのダイナミックRAM16に対す
る並列動作が可能となる。したがって、前記実施例と同
様な効果を奏するのは勿論のこと、各回路ブロックでの
処理の待ち時間を無くすことができ、運転効率をより一
層向上できる。
なお、前記各実施例では本発明をレーザプリンタの制御
装置に適用したがこれに限定されるものではなく、ダイ
ナミックRAMが必要な各種制御装置に適用できるのは
勿論である。
[発明の効果] 以上詳述したように、本願箱1の発明によれば、ダイナ
ミックRAMコントロール回路の入出力チャネルを複数
にして所望の各回路ブロックが独立してダイナミックR
AMをアクセスでき、割込みに要する時間を不要にして
システム全体の処理速度を向上できるとともに、各回路
ブロックにおける処理の待ち時間も極力短縮でき、運転
効率の向上をもはかり得るメモリ制御装置を提供できる
また本願箱2の発明によれば、各入出力チャネルに対応
して一時記憶用メモリを設けることによって各回路ブロ
ックにおける並列動作を可能とし得、システム全体の処
理速度を向上できるのは勿論のこと、各回路ブロックに
おける処理の待ち時間を無くして運転効率のより一層の
向上をはかり得るメモリ制御装置を提供できる。
【図面の簡単な説明】
第1図ないし第3図は本願ffjlの発明の一実施例を
示す図であって、第1図はレーザプリンタの制御装置を
示すブロック図、第2図はダイナミックRAMコントロ
ール回路の主要な処理を示す流れ図、第3図はマイクロ
プロセッサと受信回路とが同時にダイナミックRAMを
アクセスしたときの処理手順を示す図、第4図および第
5図は本願箱2の発明の一実施例を示す図であって、第
4図はレーザプリンタの制御装置を示すブロック図、第
5図はマイクロプロセッサと受信回路とが同時にダイナ
ミックRAMをアクセスしたときの処理手順を示す図、
第6図および第7図は従来例を示す図であって、第6図
はレーザプリンタの制御装置を示すブロック図、第7図
はマイクロプロセッサと受信回路とが同時にダイナミッ
クRAMをアクセスしたときの処理手順を示す図である
。 1.11・・・マイクロプロセッサ、2.12・・・R
OM、3.13・・・受信回路、4.14・・・通信回
路、5.15・・・画像データ出力回路、6.16・・
・ダイナミックRAM、7.17・・・ダイナミックR
AM:7ントロ一ル回路、8.18 a 〜18 d 
−”システムデータバス、9.19・・・ダイナミック
RAMデータバス、20a〜20c・・・−時記憶用メ
モリ。

Claims (4)

    【特許請求の範囲】
  1. (1)ダイナミックRAMを接続すると共にこのダイナ
    ミックRAMに対してデータの書込みまたは読出しを行
    うマイクロプロセッサ等の回路ブロックを複数接続して
    なるメモリ制御装置において、複数の入出力チャネルを
    設けて各入出力チャネルに前記複数の回路ブロックをそ
    れぞれ接続し、前記各入出力チャネルを介して入力され
    た前記各回路ブロックからの前記ダイナミックRAMに
    対するアクセス要求を予め定められている優先順位にし
    たがって順次実行することを特徴とするメモリ制御装置
  2. (2)ダイナミックRAMに対するアクセス要求の実行
    優先順位は、接続したマイクロプロセッサのプログラム
    制御により決定されることを特徴とする請求項1記載の
    メモリ制御装置。
  3. (3)ダイナミックRAMを接続すると共にこのダイナ
    ミックRAMに対してデータの書込みまたは読出しを行
    うマイクロプロセッサ等の回路ブロックを複数接続して
    なるメモリ制御装置において、複数の入出力チャネルを
    設けて各入出力チャネルに前記複数の回路ブロックをそ
    れぞれ接続すると共に各入出力チャネルの少なくとも一
    部に一時記憶用メモリを設け、前記各入出力チャネルを
    介して入力された前記各回路ブロックからの前記ダイナ
    ミックRAMに対するアクセス要求を予め定められてい
    る優先順位にしたがって順次実行することを特徴とする
    メモリ制御装置。
  4. (4)前記ダイナミックRAMに対するアクセス要求の
    実行優先順位は、接続したマイクロプロセッサのプログ
    ラム制御により決定されることを特徴とする請求項3記
    載のメモリ制御装置。
JP24626189A 1989-09-25 1989-09-25 メモリ制御装置 Pending JPH03109662A (ja)

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JP24626189A JPH03109662A (ja) 1989-09-25 1989-09-25 メモリ制御装置

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