JPH03109662A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ダイナミックＲＡＭを制御するメモリ制御装
置に関する。

［従来の技術］ 例えばレーザプリンタには第６図に示す制御装置が使用
されている。この制御装置には、制御部本体としてのマ
イクロプロセッサ１、制御プログラムデータ１キヤラク
タジエネレータデータ等が記憶されたＲＯＭ　（読出し
専用メモリ）２、ホストコンピュータからの印字データ
（印字される文字のコード、プリンタコントロールのた
めのコード等）を受信するための受信回路３、他の機器
とでデータの通信を行うための通信回路４、印字部へ画
像データを出力するための画像データ出力回路５、ダイ
ナミックＲＡＭ　（ランダム伊アクセス・メモリ）６を
制御するためのダイナミックＲＡＭコントロール回路７
などが設けられている。

そして前記マイクロプロセッサ１、ＲＯＭ２、受信回路
３、通信回路４、画像データ出力回路５、ダイナミック
ＲＡＭコントロール回路７はシステムデータバス８によ
ってそれぞれ接続されており、ダイナミックＲＡＭ６と
ダイナミックＲＡＭコントロール回路７とはダイナミッ
クＲＡＭデータバス９によって接続されている。

さて、上記受信回路３は受信したデータを必ず一度ダイ
ナミックＲＡＭ６に書き込むが、この書込み処理は次の
手順によるものとなっている。すなわち、受信回路３は
印字データの読み込みを完了するとマイクロプロセッサ
１に対して割す込み要求を発生する。上記マイクロプロ
セッサ１は、割り込み要求を受は取るとそれまで実行し
ていたルーチンの状態（レジスタに記憶されているデー
タ、実行されているタスクのステータス等）をダイナミ
ックＲＡＭ６上に待避させて、割込み処理ルーチンに制
御を移す（割込み前処理）。この割込み処理ルーチンで
上記マイクロプロセッサ１は先ず受信回路３から受信し
たデータの読込みを行い、その後読込んだデータを記憶
すべきアドレスを計算する。しかして、ダイナミックＲ
Ａ　Ｍ　６に対してデータの書込みを行う。割込み処理
ルーチンが終了すると、マイクロプロセッサ１は以ｔＬ
Ｊ行していたルーチンの状態を前記ダイナミックＲＡＭ
６から読出し、読出したルーチンに制御を移す（割込み
後処理）。

このように、従来、受信回路３はダイナミックＲＡＭ６
に対して同等能動的な動作をせず、受信回路３とダイナ
ミックＲＡＭ６との間のデータ転送はすべてマイクロプ
ロセッサ１により行われていた。

一方、ダイナミックＲＡＭ６を正常に動作させるために
は、アドレスの分割入力やリフレッシュのため、ＲＡＳ
、ＣＡＳ、ＷＥ等の信号タイミングを制御しなければな
らない。従ってダイナミックＲＡＭ６をシステムデータ
バス８に直結できず、ダイナミックＲＡＭコントロール
回路７を設けてダイナミックＲＡＭを制御するようにし
ている。

ところで、従来のダイナミックＲＡＭコントロール回路
７では入出力チャネルが１チヤネルのみであった。この
ため、システムデータバス８の使用権を持つ回路ブロッ
クすなわちマイクロプロセッサ１のみがダイナミックＲ
ＡＭ６をアクセスできるようになっていた。

したがって、マイクロプロセッサ１による処理Ａと、受
信回路３による印字データ“Ｘ”Ｙｏの受信処理とが同
時進行した場合には、第７図に示す手順で処理が実行さ
れていた。すなわち、例えばマイクロプロセッサ（第７
図中ＭＰＵ）１による処理Ａと受信回路（第７図中ＲＣ
Ｖ）３による印字データ“Ｘ”の受信が同時に始まった
ことを想定すると、データ“Ｘ“の受信に必要な一定時
間中、マイクロプロセッサ１は処理Ａのためにダイナミ
ックＲＡＭ　（第７図中Ｄ−ＲＡＭ）６を使用する。そ
して、データ“Ｘ″の受信が終了した受信回路３からマ
イクロプロセッサ１に割込み要求が発生すると、マイク
ロプロセッサ１は前述した手順で受信回路３中の受信デ
ータ“Ｘ”をダイナミックＲＡＭ６に書き込む。受信回
路３はマイクロプロセッサ１による受信データＸの読出
しが終了すると同時に動作可能となり、次の印字データ
“Ｙｏの受信を開始する。そして、データ“Ｙ“の受信
が終了した受信回路３からマイクロプロセッサ１に割込
み要求が発生するが、このときマイクロプロセッサ１は
まだ割込み後処理の最中であるため直ぐには次の割込み
処理ルーチンを開始できない。その後、割込み後処理が
終了して受信回路３からの割込み要求が受は付けられる
と、マイクロプロセッサ１は再度前述した手順で受信回
路３中の受信データ“Ｙ”をダイナミックＲＡＭ６に書
き込む。以上の割込み処理が全て終了すると、中断して
いた処理Ａの残りを実行する。

［発明が解決しようとする課題］ このように従来ではダイナミックＲＡＭコントロール回
路６の入出力チャネルが１チヤネルのみであるため、マ
イクロプロセッサ１しかダイナミックＲＡＭ６をアクセ
スできなかった。このため、上記例においては割込みが
発生した場合にその前処理および後処理に要する時間が
必要で、システム全体の“処理速度の低下を招いていた
。また各回路ブロックにおける処理の待ち時間が長くな
り、運転効率の低下も招いていた。

そこで本発明は、ダイナミックＲＡＭコントロール回路
の入出力チャネルを複数にして所望の各回路ブロックが
独立してダイナミックＲＡＭをアクセスでき、割込みに
要する時間を不要にしてシステム全体の処理速度を向上
できるとともに、各回路ブロックにおける処理の待ち時
間も極力短縮でき、運転効率の向上をもはかり得るメモ
リ制御装置を提供しようとするものである。

［課題を解決するための手段］ 本願節１の発明は、ダイナミックＲＡＭを接続すると共
にこのダイナミックＲＡＭに対してデータの書込みまた
は読出しを行うマイクロプロセッサ等の回路ブロックを
複数接続してなるメモリ制御装置において、複数の入出
力チャネルを設けて各入出力チャネルに複数の回路ブロ
ックをそれぞれ接続し、各入出力チャネルを介して入力
された各回路ブロックからのダイナミックＲＡ　Ｍに対
するアクセス要求を予め定められている優先順位にした
がって順次実行するようにしたものである。

そして、ダイナミックＲＡＭに対するアクセス要求の実
行優先順位を、接続したマイクロプロセッサのプログラ
ム制御により決定するのを含むものとする。

本願節２の発明は、ダイナミックＲＡＭを接続すると共
にこのダイナミックＲＡＭに対してデータの書込みまた
は読出しを行うマイクロプロセッサ等の回路ブロックを
複数接続してなるメモリ制御装置において、複数の入出
力チャネルを接続して各入出力チャネルに複数の回路ブ
ロックをそれぞれ接続すると共に、各入出力チャネルの
少なくとも一部に一時記憶用メモリを設け、各入出力チ
ャネルを介して入力された各回路ブロックからのダイナ
ミックＲＡＭに対するアクセス要求を予め定められてい
る優先順位にしたがって順次実行するようにしたもので
ある。

そして、ダイナミックＲＡＭに対するアクセス要求の実
行優先順位を、やはり接続したマイクロプロセ・ゾサの
プログラム制御により決定するのを含むものとする。

［作用］ 本願節１の発明においては、マイクロプロセッサを含む
回路ブロックからダイナミックＲＡＭに対するアクセス
要求が行われ、このアクセス要求を該当する入出力チャ
ネルを介して受は取ると、ダイナミックＲＡＭに対する
データの書込みまたは読出しを実行する。ここで、複数
の入出力チャネルを介して複数の回路ブロックから同時
にアクセス要求を受は取ると、予め定められた優先順位
にしたがって順次ダイナミックＲＡＭに対するデータの
書込みまたは読出しを実行する。

本願節２の発明においては、各回路ブロックのダイナミ
ックＲＡＭに対するアクセス要求を該当する入出力チャ
ネルの一時記憶用メモリに一時記憶し、予め定められた
優先順位にしたがって一時記憶したアクセス要求に基づ
き順次ダイナミックＲＡＭに対するデータの書込みまた
は読出しを実行する。

［実施例］ 以下、本願節１の発明をレーザプリンタの制御装置に適
用した一実施例について図面を参照しながら説明する。

上記制御装置は第１図に示すように、制御部本体として
のマイクロプロセッサ１１、制御プログラムデータ、キ
ャラクタジェネレータデータ等が記憶されたＲＯＭ　（
読出し専用メモリ）１２、ホストコンピュータからの印
字データ（印字される文字のコード、プリンタコントロ
ールのためのコード等）を受信するための受信回路１３
、他の機器とでデータの通信を行うための通信回路１４
、印字部へ画像データを出力するための画像データ出力
回路１５、ダイナミックＲＡＭ　（ランダム・アクセス
・メモリ）１６を制御するためのダイナミックＲＡＭコ
ントロール回路１７などが設けられている。

ここで前記ダイナミックＲＡＭコントロール回路１７に
は複数の入出力チャネルが設けられており、そのうちの
１つを前記マイクロプロセッサ１１お′よびＲＯＭ１２
に割当て、１つを受信回路１３に割当て、１つを通信回
路１４に割当て、１つを画像データ出力回路１５に割当
てている。

そして、ダイナミックＲＡＭコントロール回路１７とマ
イクロプロセッサ１１およびＲＯＭ１２とはシステムデ
ータバス１８ａによって接続され、ダイナミックＲＡＭ
コントロール回路１７と受信回路１３とはシステムデー
タバス１８ｂによって接続され、ダイナミックＲＡＭコ
ントロール回路１７と通信回路１４とはシステムデータ
バス１８ｃによって接続され、ダイナミックＲＡＭコン
トロール回路１７と画像データ出力回路１５とはシステ
ムデータバス１８ｄによってそれぞれ接続されている。

一方、ダイナミックＲＡＭコントロール回路１７とダイ
ナミックＲＡＭ１６とはダイナミックＲＡＭデータバス
１９によって接続されている。

しかして、上記ダイナミックＲＡＭコントロール回路１
７は、前記各入出力チャネルを介して前記各回路ブロッ
ク（マイクロプロセッサ１１、受信回路１３、通信回路
１４等）から前記ダイナミックＲＡＭ１６に対するアク
セス要求を受は取ると、第２図の流れ図に示す処理を実
行するようにマイクロプロセッサ１１によりプログラム
制御されている。すなわち、アクセス要求がいずれか１
つの回路ブロックから行われた場合にはその人出カチャ
ネルからアクセス要求先を判断し、該当するアクセス処
理を実行する。これに対して、アクセス要求が２つ以上
の回路ブロックから同時に行われた場合にも先ずその入
出力チャネルから各アクセス要求先を判断する。そして
、上記マイクロプロセッサ１１のプログラム制御により
予め決定された優先順位にしたがって順次該当するアク
セス処理を実行する。

このような構成の本実施例において、今、マイクロプロ
セッサ１１による処理Ａと受信回路１３による印字デー
タ“Ｘ”、“Ｙ″の受信処理とが同時進行し、続いてマ
イクロプロセッサ１１による処理Ｂと受信回路１３によ
る印字データ“Ｐ′“Ｑ”の受信処理とが同時進行した
場合、第３図にかす手順で各処理が実行される。なお、
マイクロプロセッサ１１においては処理Ａの開始時には
受信回路１３の優先順位が高くなるようにプログラム制
御されており、処理Ａよりさらに処理速度が要求される
処理Ｂの開始時にはマイクロプロセッサ自身の優先順位
が高くなるようにプログラム制御されているものとする
。

先ず、マイクロプロセッサ（第３図中ＭＰＵ）１１によ
る処理Ａと受信回路（第３図中ＲＣＶ）１３による印字
データ“Ｘ”の受信が同時に始まったことを想定すると
、データ′Ｘ″の受信に必要な一定時間中、マイクロプ
ロセッサ１１は処理Ａのためにシステムデータバス１８
ａを通じてダイナミックＲＡＭ　（第３図中Ｄ−ＲＡＭ
）１６を使用する。そして、受信回路１３はデータ“Ｘ
″の受信を終了すると、システムデータバス１８ｃを通
じてダイナミックＲＡＭコントロール回路１７の該当チ
ャネルにデータ“Ｘ”の書込みを行う。、そうすると、
ダイナミックＲＡＭコントロール回路１７はマイクロプ
ロセッサ１１と受信回路１３との優先順位を判断する。

この場合、予め受信回路１３の優先順位がマイクロプロ
セッサ１１のそれよりも高く設定されているので、マイ
クロプロセッサ１１からの処理Ａの要求を退け、受信デ
ータ“Ｘ”のダイナミックＲＡＭ１６に対する書込みを
行う。このときマイクロプロセッサ１１は処理Ａを実行
できず、処理Ａは止まった状態となる。

受信回路１３はデータ“Ｘ゛の書込みを終了すると同時
に動作可能となり、次の印字データ“Ｙ”の受信を開始
する。このデータ“Ｙ”の受信動作中、受信回路１３は
ダイナミックＲＡＭ１６をアクセスしないので、マイク
ロプロセッサ１１による処理Ａを続行する。その後、受
信回路１３はデータ“Ｙ”の受信を終了すると、データ
“Ｘ”の場合と同様にしてダイナミックＲＡＭコントロ
ール回路１７に対するデータ“Ｙ”の書込みを実行する
。そうすると、やはりダイナミックＲＡＭコントロール
回路１７においてマイクロブロセ・ソサ１１と受信回路
１３との優先順位が判断される。

この場合も、予め受信回路１３の優先順位がマイクロプ
ロセッサ１１のそれよりも高く設定されているので、マ
イクロプロセッサ１１からの処理への要求が退けられ、
受信データ“Ｙ”のダイナミックＲＡＭ１６に対する書
込みが行われる。その後、データ“Ｙ”の書込みが終了
するとダイナミックＲＡＭ１６に対するアクセスが可能
となるので、マイクロプロセッサ１１による処理への残
りを実行する。

次いで、マイクロプロセッサ１１による処理Ｂと受信回
路１３による印字データ“Ｐ″の受信か同時に始まった
ことを想定すると、データ“Ｐ”の受信に必要な一定時
間中、マイクロプロセッサ１１は処理Ｂのためにシステ
ムデータバス１．８　ａを通じてダイナミックＲＡＭ１
６を使用する。そして、受信回路１３はデータ“Ｐ”の
受信を終了すると、システムデータバス１８ｃを通じて
ダイナミックＲＡＭコントロール回路１７の該当チャネ
ルにデータ“Ｐ″の書込みを行う。そうすると、ダイナ
ミックＲＡＭコントロール回路１７はマイクロプロセッ
サ１１と受信回路１３との優先順位を判断する。この場
合、予めマイクロプロセッサ１１の優先順位が受信回路
１３のそれよりも高く設定されているので、受信回路１
３からの印字データ“Ｐ“を退け、マイクロプロセッサ
１１による処理ＢのためにダイナミックＲＡＭ１６を使
用する。このとき受信回路１３はデータＰ″の書込みが
終了しないので次のデータを受信できず止まった状態と
なる。

その後、マイクロプロセッサ１１による処理Ｂが終了す
ると、ダイナミックＲＡＭ１６に対するアクセスが可能
となるので、ダイナミックＲＡＭコントロール回路１７
は受信回路１３からの受信データ“Ｐ”をダイナミック
ＲＡＭ１６に書き込む。これにより受信回路１３は動作
可能となり、次の印字データ“Ｑ”の受信を開始する。

そしてデータ“Ｑｏの受信を終了すると、受信回路１３
はデータ″Ｐ″の場合と同様にしてダイナミ・ツクＲＡ
Ｍコントロール回路１７に対するデータ“Ｑ”の書込み
を実行する。このとき、ダイナミックＲＡＭコントロー
ル回路１７に対しては受信回路１３のみからアクセス要
求があるので、直ちに受信データ“Ｑ”のダイナミック
ＲＡＭ１６に対する書込みが行われる。

このように本実施例によれば、ダイナミックＲＡＭコン
トロール回路１７に複数の入出力チャネルを設け、各入
出力チャネルにダイナミックＲＡＭ１６をアクセスする
ための回路ブロックすなわちマイクロプロセッサ１１．
受信回路１３゜通信回路１４をそれぞれ独立して接続す
る。そして、少なくとも２つ以上の回路ブロックから同
時にダイナミックＲＡＭ１６のアクセス要求があったと
き、マイクロプロセッサ１１のプログラム制御により予
め定められた優先順位にしたがってダイナミックＲＡＭ
１６のアクセスを順次実行する。

したがって、従来の割り込み処理が不要となるので、割
込み前処理、後処理に要する時間が短縮され、システム
全体の処理速度を向上できる。また、各回路ブロックの
アクセスまでの待ち時間も従来に比べて短縮されるので
、各回路ブロック毎の運転効率も向上できる。

次に本願第２の発明をやはりレーザプリンタの制御装置
に適用した他の実施例について図面を参照しながら説明
する。なお、前記第１の発明における一実施例に用いた
第１図乃至第３図と同一部分には同一符号を付し、詳し
い説明は省略する。

第４図は上記能の実施例における制御装置のブロック図
である。この実施例では、ダイナミックＲＡＭコントロ
ール回路１７において、マイクロプロセッサ１１とＲＯ
Ｍ１２とのシステムデータバス１８ａを接続する入出力
チャネルに複数ワード（実施例では４ワード）の−時記
憶用メモリ２０ａを、受信回路１３とのシステムデータ
バス１８ｂに１ワードの一時記憶用メモリ２０ｂを、通
信回路１４とのシステムデータバス１８ｂに１ワードの
一時記憶用メモリ２０Ｃをそれぞれ設けたものとなって
いる。なお、上記ダイナミックＲＡＭコントロール回路
１７は、各入出力チャネルを介して各回路ブロック（マ
イクロプロセッサ１１、受信回路１３、通信回路１４等
）からダイナミックＲＡＭ１６に対するアクセス要求を
受は取ると、第２図の流れ図に示す処理を実行するよう
にマイクロプロセッサ１１によりプログラム制御されて
いる点は前記実施例と同様である。

このような構成の本実施例においては、マイクロプロセ
ッサ１１による処理Ａと受信回路１３による印字データ
“Ｘ″、“Ｙ“の受信処理とが同時進行し、続いてマイ
クロプロセッサ１１による処理Ｂと受信回路１３による
印字データ“Ｐ““Ｑ”の受信処理とが同時進行した場
合、第５図に示す手順で各処理が実行される。なお、マ
イクロプロセッサ１］においては処理Ａの開始時には受
信回路１３の優先順位が高くなるようにプログラム制御
されており、処理Ａよりさらに処理速度が要求される処
理Ｂの開始時にはマイクロプロセッサ自身の優先順位が
高くなるようにプログラム制御されているものとする。

先ず、マイクロプロセッサ（第５図中ＭＰＵ）１１によ
る処理Ａと受信回路（第５図中ＲＣＶ）１３による印字
データ“Ｘ“の受信が同時に始まったことを想定すると
、データ“Ｘ″の受信に必要な一定時間中、マイクロプ
ロセッサ１１は処理Ａのためにシステムデータバス１８
ａおよび一時記憶用メモリ２０ａを通じてダイナミック
ＲＡ　Ｍ（第５図中Ｄ−ＲＡＭ）１６を使用する。そし
て、受信回路１３はデータ“Ｘ′の受信を終了すると、
システムデータバス１８ｃを通じてダイナミックＲＡＭ
コントロール回路１７の該当チャネルに対応する一時記
憶用メモリ２０ｂにデータ“Ｘ”の書込みを行う。そし
て、受信回路１３はデータ“Ｘ″の書込みを終了すると
同時に動作可能となるので、次の印字データ“Ｙ″の受
信を始める。

一方、−時記憶用メモリ２０ｂにデータが書き込まれた
ダイナミックＲＡＭコントロール回路１７は、マイクロ
プロセッサ１１と受信回路１３との優先順位を判断する
。この場合、予め受信回路１３の優先順位がマイクロプ
ロセッサ１１のそれよりも高く設定されているので、ダ
イナミックＲＡ　Ｍコントロール回路１７はマイクロプ
ロセッサ１１から一時記憶メモリ２０ａを介して与えら
れ、忙処理への要求を退け、受信データ“Ｘ”のダイナ
ミ・ツクＲＡＭ１６に対する書込みを行う。このときマ
イクロプロセッサ１１は処理Ａを平行して実行し、ダイ
ナミックＲＡＭ１６に書き込むべきデータはシステムデ
ータバス１８ａを介して一時記憶用メモリ２０ａに書き
込まれる。

印字データ“Ｙ″の受信動作中、受信回路１３はダイナ
ミックＲＡＭ１６をアクセスしないので、−時記憶用メ
モリ２０ａの内容に基づきマイクロプロセッサ１１によ
る処理Ａを続行する。その後、受信回路１３はデータ“
Ｙ２の受信を終了すると、データ“Ｘ”の場合と同様に
してダイナミックＲＡＭコントロール回路１７に対する
データ′Ｙｍの書込みを実行する。そうすると、やはり
ダイナミックＲＡＭコントロール回路１７においてマイ
クロプロセッサ１１と受信回路１３との優先順位が判断
される。この場合も、予め受信回路１３の優先順位がマ
イクロプロセッサ１１のそれよりも高く設定されている
ので、マイクロプロセッサ１１からの処理Ａの要求が退
けられ、受信データ“Ｙ”のダイナミックＲＡＭ１６に
対する書込みが行われる。その後、データ“Ｙ”の書込
みが終了するとダイナミックＲＡＭ１６に対するアクセ
スが可能となるので、マイクロプロセッサ１１による処
理Ａの残りを前記−時記憶用メモリ２０ａの内容から実
行する。

次いで、マイクロプロセッサ１１による処理Ｂと受信回
路１３による印字データ“Ｐ″の受信が同時に始まった
ことを想定すると、データ“Ｐ”の受信に必要な一定時
間中、マイクロプロセッサ１１は処理Ｂのためにシステ
ムデータバス１８ａおよび一時記憶用メモリ２０ａを通
じてダイナミックＲＡＭ１６を使用する。そして、受信
回路１３はデータ“Ｐ″の受信を終了すると、システム
データバス１８ｃを通じてダイナミックＲＡＭコントロ
ール回路１７の該当チャネルに対応する一時記憶用メモ
リ２０ｂにデータ“Ｐ”の書込みを行う。そして、受信
回路１３はデータ′Ｐ”の書込みを終了すると同時に動
作可能となるので、次の印字データ“Ｑ”の受信を始め
る。一方、時記憶用メモリ２０ｂにデータが書き込まれ
たダイナミックＲＡＭコントロール回路１７はマイクロ
プロセッサ１１と受信回路１３との優先順位を判断する
。この場合、予めマイクロプロセッサ１１の優先順位が
受信回路１３のそれよりも高く設定されているので、受
信回路１３により１時記憶用メモリ２０ｂに書き込まれ
た印字データ“Ｐ″を退け、マイクロプロセッサ１１に
よる処理ＢのためにダイナミックＲＡＭ１６を使用する
。

その後、マイクロプロセッサ１１による処理Ｂが終了す
ると、ダイナミックＲＡＭ１６に対するアクセスが可能
となるので、ダイナミックＲＡＭコントロール回路１７
は一時記憶用メモリ２０ｔ）に記憶された印字データ“
Ｐ”をダイナミックＲＡＭ］６に書き込む。また受信回
路１３はデータ“Ｑ”の受信を終了するとデータ“Ｐ”
の場合と同様にしてデータ“Ｑ”の書込みを実行するの
で、ダイナミックＲＡＭコントロール回路１７はデータ
“Ｐ“の書込み終了後、直ちに受信データ“Ｑ″のダイ
ナミックＲＡＭ１６に対する書込みを行う。

このように本実施例によれば、ダイナミックＲＡＭコン
トロール回路１７の各入出力チャネルに対応して１つも
しくは複数の一時記憶用メモリ２０ａ〜２０ｃを設けた
ので、各回路ブロックのダイナミックＲＡＭ１６に対す
る並列動作が可能となる。したがって、前記実施例と同
様な効果を奏するのは勿論のこと、各回路ブロックでの
処理の待ち時間を無くすことができ、運転効率をより一
層向上できる。

なお、前記各実施例では本発明をレーザプリンタの制御
装置に適用したがこれに限定されるものではなく、ダイ
ナミックＲＡＭが必要な各種制御装置に適用できるのは
勿論である。

［発明の効果］ 以上詳述したように、本願箱１の発明によれば、ダイナ
ミックＲＡＭコントロール回路の入出力チャネルを複数
にして所望の各回路ブロックが独立してダイナミックＲ
ＡＭをアクセスでき、割込みに要する時間を不要にして
システム全体の処理速度を向上できるとともに、各回路
ブロックにおける処理の待ち時間も極力短縮でき、運転
効率の向上をもはかり得るメモリ制御装置を提供できる
。

また本願箱２の発明によれば、各入出力チャネルに対応
して一時記憶用メモリを設けることによって各回路ブロ
ックにおける並列動作を可能とし得、システム全体の処
理速度を向上できるのは勿論のこと、各回路ブロックに
おける処理の待ち時間を無くして運転効率のより一層の
向上をはかり得るメモリ制御装置を提供できる。

【図面の簡単な説明】

第１図ないし第３図は本願ｆｆｊｌの発明の一実施例を
示す図であって、第１図はレーザプリンタの制御装置を
示すブロック図、第２図はダイナミックＲＡＭコントロ
ール回路の主要な処理を示す流れ図、第３図はマイクロ
プロセッサと受信回路とが同時にダイナミックＲＡＭを
アクセスしたときの処理手順を示す図、第４図および第
５図は本願箱２の発明の一実施例を示す図であって、第
４図はレーザプリンタの制御装置を示すブロック図、第
５図はマイクロプロセッサと受信回路とが同時にダイナ
ミックＲＡＭをアクセスしたときの処理手順を示す図、
第６図および第７図は従来例を示す図であって、第６図
はレーザプリンタの制御装置を示すブロック図、第７図
はマイクロプロセッサと受信回路とが同時にダイナミッ
クＲＡＭをアクセスしたときの処理手順を示す図である
。 １．１１・・・マイクロプロセッサ、２．１２・・・Ｒ
ＯＭ、３．１３・・・受信回路、４．１４・・・通信回
路、５．１５・・・画像データ出力回路、６．１６・・
・ダイナミックＲＡＭ、７．１７・・・ダイナミックＲ
ＡＭ：７ントロ一ル回路、８．１８　ａ　〜１８　ｄ　
−”システムデータバス、９．１９・・・ダイナミック
ＲＡＭデータバス、２０ａ〜２０ｃ・・・−時記憶用メ
モリ。

Claims (4)

【特許請求の範囲】
1. （１）ダイナミックＲＡＭを接続すると共にこのダイナ
   ミックＲＡＭに対してデータの書込みまたは読出しを行
   うマイクロプロセッサ等の回路ブロックを複数接続して
   なるメモリ制御装置において、複数の入出力チャネルを
   設けて各入出力チャネルに前記複数の回路ブロックをそ
   れぞれ接続し、前記各入出力チャネルを介して入力され
   た前記各回路ブロックからの前記ダイナミックＲＡＭに
   対するアクセス要求を予め定められている優先順位にし
   たがって順次実行することを特徴とするメモリ制御装置
   。
2. （２）ダイナミックＲＡＭに対するアクセス要求の実行
   優先順位は、接続したマイクロプロセッサのプログラム
   制御により決定されることを特徴とする請求項１記載の
   メモリ制御装置。
3. （３）ダイナミックＲＡＭを接続すると共にこのダイナ
   ミックＲＡＭに対してデータの書込みまたは読出しを行
   うマイクロプロセッサ等の回路ブロックを複数接続して
   なるメモリ制御装置において、複数の入出力チャネルを
   設けて各入出力チャネルに前記複数の回路ブロックをそ
   れぞれ接続すると共に各入出力チャネルの少なくとも一
   部に一時記憶用メモリを設け、前記各入出力チャネルを
   介して入力された前記各回路ブロックからの前記ダイナ
   ミックＲＡＭに対するアクセス要求を予め定められてい
   る優先順位にしたがって順次実行することを特徴とする
   メモリ制御装置。
4. （４）前記ダイナミックＲＡＭに対するアクセス要求の
   実行優先順位は、接続したマイクロプロセッサのプログ
   ラム制御により決定されることを特徴とする請求項３記
   載のメモリ制御装置。