JPH1063573A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のメモリアクセス要求を平均的に、且つ
効率よく制御することができるメモリ制御装置を提供す
ること。 【解決手段】 メモリ２１に対するアクセスタイミング
を制御するメモリアクセス制御部２６と、メモリアクセ
スの要求を受け付けるメモリアクセス受付部３３の個々
に制御用のシーケンサ２７、３４を備え、連携して動作
させることにより、複数のメモリ要求を受け付ける事が
できるようにした。これにより、複数のメモリ要求を平
均に効率よく制御することができる。また、メモリアク
セス制御部にメモリ空間にどの種類のメモリを配置する
かを示すレジスタ３０を備え、メモリアドレス信号３８
と前記レジスタにより、アクセスメモリの種類を決定す
るので、メモリアクセス時にメモリの種類を意識せずに
メモリアクセスを実行することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一メモリ空間内
に配置された複数の種類のメモリを複数のアクセス要求
に対して平均的に、且つ効率よく制御するメモリ制御装
置に関するものである。

【０００２】

【従来の技術】近年、この種のメモリ制御装置では、画
像処理に代表されるような膨大なメモリを制御する機能
とアクセス速度の高速化が要求され、またコスト面から
も要求速度に見合うメモリで構成されるため、複数の種
類のメモリを１つのメモリ制御装置で実現することが要
求されている。そのために、大規模なメモリ空間に数種
類の異なったメモリを配置したメモリ制御装置に対し
て、複数の制御部がアクセスするということが行われて
いる。

【０００３】以下、従来の技術を図面を用いて説明す
る。図４は、従来技術のメモリ制御装置の構成を示すブ
ロック図である。図４において、符号１はメモリ制御装
置の制御対象である外部メモリ群、２は上記外部メモリ
群１を構成する第１の外部メモリ、３は第２の外部メモ
リである。４は第１の外部メモリ２を制御するために発
せられる第１の制御信号、５は第２の外部メモリ３を制
御するために発せられる第２の制御信号である。

【０００４】６は第１の外部メモリ２および第２の外部
メモリ３に対してメモリアクセス制御を行なうメモリア
クセス制御部である。このメモリアクセス制御部６は、
このメモリアクセス制御部６の中でメモリアクセスおよ
びメモリアクセス要求を制御する制御シーケンサ７と、
メモリアクセスに必要なメモリアクセスパラメータを格
納するパラメータＲＯＭ８と、パラメータＲＯＭ８のア
ドレスをメモリ種別とアクセスアドレスにより決定する
ＲＯＭアドレス決定手段９とを備えて成り、パラメータ
ＲＯＭ８は制御シーケンサ７に対してメモリアクセスに
必要な制御パラメータ信号１０を送付する一方、ＲＯＭ
アドレス決定手段９はパラメータＲＯＭ８に対してアド
レス信号１１を送付する。

【０００５】また、１２は外部メモリ群１の各メモリ
２、３に対するアクセス要求信号、１３は上記アクセス
要求信号に対する応答として返信されるアクセス許可信
号、１４はＲＯＭアドレス決定手段９に対してメモリの
種別を認識させるメモリ種別信号、１５はアクセスされ
るメモリ２、３のアドレスデータ、１６は各メモリ２、
３から読み出され、また各メモリに書き込まれるメモリ
アクセスデータをそれぞれ表す。

【０００６】以上のように構成された従来のメモリ制御
装置について図４を参考に従来のメモリ制御装置の動作
を説明する。まず、アクセス要求信号１２がメモリアク
セス制御部６の制御シーケンサ７に入力される。次に現
在メモリアクセスが実行中か否かを制御シーケンサ７が
判断し実行中でなければ、アクセス要求に対するアクセ
ス許可信号１３を発行する。次にアクセス許可信号１３
を受信したアクセス要求元（端末等）は、アクセスする
メモリの種別信号１４とアドレスデータ１５を発呼す
る。そのメモリ種別信号１４とアドレスデータ１５を受
信したメモリアクセス制御部６は、制御シーケンサ７の
制御のもと、ＲＯＭアドレス決定手段９により決定され
たＲＯＭアドレス１１によりパラメータＲＯＭ８よりメ
モリアクセス用のパラメータ１０を読み取り、そのメモ
リアクセス用パラメータ１０により第１の外部メモリ２
に対して第１の制御信号４を出力するか、または第２の
外部メモリ３に対して第２の制御信号５を出力するか
し、外部メモリ群１の中の任意の外部メモリ２または３
を制御しデータの読み出し、または書き込み処理を実行
する。また、上記処理動作の間、他のアクセス要求は、
現在実行中のメモリアクセスが終了するまで待たされ、
そのメモリアクセスが終了した後、順次実行される。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリ制御装置にあっては、メモリアクセス
制御部６にしか制御シーケンサ７がないため、複数のア
クセス要求信号１２を同時に受付けて、それらを効率良
く制御することが難しいという問題が発生していた。

【０００８】また、メモリアクセス制御部６に種々の外
部メモリ２、３のアクセスのタイミングデータを格納し
たパラメータＲＯＭ８を備え、アクセスするアドレスデ
ータ１５とメモリ種別信号１４とでパラメータＲＯＭ８
のアドレスを決定しているため、メモリアクセス動作時
に常にメモリの種類を意識しなくてはならず、処理に負
荷がかかるという問題も発生していた。

【０００９】本発明は、上述の課題に鑑みてなされたも
ので、複数のメモリアクセス要求を平均的に、且つ効率
よく制御することができるメモリ制御装置を提供するこ
とを目的とする。

【００１０】また、本発明は、メモリアクセス時にメモ
リの種類を意識せずにメモリアクセスを可能とするメモ
リ制御装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上述の課題を
解決するため、メモリのアクセスタイミングを制御する
メモリアクセス制御部と、アドレスとデータサイズによ
りメモリアクセスの要求を受け付けるメモリ要求制御部
のそれぞれに制御用のシーケンサという構成を備えたも
のである。

【００１２】また、上記構成のメモリアクセス制御部に
種々の外部メモリのアクセスのタイミングデータを格納
したＲＯＭを備え、またそのＲＯＭ内の各種外部メモリ
アクセスタイミングデータの先頭アドレスと、種々のメ
モリ空間がどの種類のメモリかを示すレジスタを備え、
そのレジスタに予めどこのメモリ空間がどの種類のメモ
リかの情報を設定し、メモリアクセス時にメモリアドレ
スと前記レジスタを比較する手段という構成を備えたも
のである。

【００１３】

【発明の実施の形態】本発明の請求項１に記載の発明
は、メモリのアクセスタイミングを制御するメモリアク
セス制御部と、アドレスとデータサイズによりメモリア
クセスの要求を受け付けるメモリアクセス受付部と、メ
モリアクセス制御部においてメモリのアクセスタイミン
グを制御する第１の制御シーケンサと、メモリアクセス
受付部においてアクセス要求の制御を行なう第２の制御
シーケンサとを備えたものであり、メモリアクセス受付
部からメモリアクセス制御部へアクセス開始の指示を出
し、実際にメモリアクセス制御部がメモリアクセスを実
行している間に、メモリアクセス受付部においては次の
アクセス要求を受け付けられるようにすることで、複数
のメモリアクセス要求を平均に効率よく制御することが
できるという作用を有する。

【００１４】本発明の請求項２に記載の発明は、請求項
１に記載のメモリ制御装置において、メモリアクセス制
御部に種々の外部メモリのアクセスのタイミングデータ
を格納したパラメータ記憶手段を備え、またそのパラメ
ータ記憶手段内の各種外部メモリアクセスタイミングデ
ータの先頭アドレスと、種々のメモリ空間がどの種類の
メモリかを示すレジスタを備え、そのレジスタに予めど
このメモリ空間がどの種類のメモリかの情報を設定し、
メモリアクセス時にメモリアドレスと前記レジスタから
パラメータ記憶手段のアドレスを決定する手段を備えた
ものであり、メモリアクセス時にメモリの種類を意識せ
ずにメモリアクセスを可能とするという作用を有する。

【００１５】以下、本発明の一実施例について図面を参
照にして説明する。図１は、本発明の一実施の形態に係
るメモリ制御装置の構成を示すブロック図である。図１
において、符号２１はメモリ制御装置の制御対象である
の外部メモリ群、２２は上記外部メモリ群２１を構成す
る第１の外部メモリ、２３は同じく上記外部メモリ群２
１を構成する第２の外部メモリである。２４は第１の外
部メモリ２２を制御するために発せられる第１の制御信
号、２５は第２の外部メモリ２３を制御するために発せ
られる第２の制御信号である。

【００１６】２６は第１の外部メモリ２２および第２の
外部メモリ２３に対してメモリアクセス制御を行なうメ
モリアクセス制御部である。このメモリアクセス制御部
２６は、このメモリアクセス制御部２６の中でメモリア
クセスおよびメモリアクセス要求を制御する第１の制御
シーケンサ２７と、メモリアクセスに必要なメモリアク
セスパラメータを格納するパラメータ記憶手段としての
パラメータＲＯＭ２８と、パラメータＲＯＭ２８のアド
レスをメモリ種別とアクセスアドレスにより決定するＲ
ＯＭアドレス決定手段２９と、メモリ空間のどこにどの
外部メモリ２２、２３が配置されているかを示すレジス
タ３０とを備えて成り、パラメータＲＯＭ２８は第１の
制御シーケンサ２７に対してメモリアクセスに必要な制
御パラメータ信号３１を送付する一方、ＲＯＭアドレス
決定手段２９はパラメータＲＯＭ２８に対してＲＯＭア
ドレス信号３２を送付する。レジスタ３０は、上記メモ
リ空間のどこにどの種類の外部メモリ２２、２３が配置
されているかを示すデータを格納するとともに、パラメ
ータＲＯＭ２８内の各種外部メモリのアクセスタイミン
グデータの先頭アドレスと、種々のメモリ空間がどの種
類のメモリかを示すデータを格納している。

【００１７】３３はメモリアクセスの受付けを行いメモ
リアクセス制御部２６にメモリアクセスの処理動作を指
示するメモリアクセス受付部である。このメモリアクセ
ス受付部３３は、メモリアクセス受付部３３におけるメ
モリアクセスの受付処理動作、およびメモリアクセス制
御部２６への指示動作等のコントロールを行なう第２の
制御シーケンサ３４と、この第２の制御シーケンサ３４
によって動作をコントロールされ、またメモリアクセス
要求のデータサイズおよびアクセスアドレスを一時格納
する一時格納手段３５とを備えて成る。そして、３６は
メモリアクセス受付部３３の第２の制御シーケンサ３４
からメモリアクセス制御部２６の第１の制御シーケンサ
２７へ送付されるアクセス開始信号である。３７はメモ
リアクセスアクセス制御部２６の第１の制御シーケンサ
２７からメモリアクセス受付部３３の第２の制御シーケ
ンサ３４へ送付されるアクセス終了信号である。３８は
一時格納手段３５より第１および第２の外部メモリ２
２、２３へ出力される実際のメモリアクセスアドレス信
号である。

【００１８】また、３９は外部メモリ群２１の各外部メ
モリ２２、２３に対するアクセス要求信号、４０は上記
アクセス要求信号に対する応答として返信されるアクセ
ス許可信号、４１はメモリアクセス要求のデータサイズ
情報、４２はアクセスされる第１および第２の外部メモ
リ２２、２３のアドレスデータ、４３は第１および第２
の外部メモリ２、３から読み出され、また各外部メモリ
２２、２３に書き込まれるメモリアクセスデータをそれ
ぞれ表す。 以上のように構成した上記実施の形態によ
るメモリ制御装置についてその動作を説明する。まず、
メモリアクセス受付部３３におけるメモリアクセス要求
３９の受け付け処理動作について説明する、図２はこの
メモリアクセス受付部３３におけるメモリアクセス受け
付け処理動作を説明するフロー図である。メモリアクセ
ス受付部３３は、動作が開始されると、処理ステップ
（以下単にステップという）ＳＴ１において、アクセス
要求があるか否かをチェックし、アクセス要求がなけれ
ば要求があるまでチェック動作を繰り返す一方、アクセ
ス要求があった場合はメモリアクセス受付部３３で複数
のメモリアクセス要求３９を第２の制御 シーケンサ２
７で受け付ける。それと同時に、ステップＳＴ２におい
てデータサイズ情報４１およびアドレスデータ４２によ
りメモリアクセスアドレスとメモリアクセスサイズを一
時格納手段３５に格納する。

【００１９】次に、第２の制御シーケンサ３４は、ステ
ップＳＴ３において、メモリアクセス制御部２６におい
て第１の制御シーケンサ２７が第１の外部メモリ２２ま
たは第２の外部メモリ２３に対してメモリアクセス中で
あるか否かをチェックする。そして、メモリアクセス中
であれば、現在使用中であるからステップＳＴ１の処理
に戻る一方、メモリアクセス中でないと判断された場合
は、ステップＳＴ４においてアクセス許可信号４０をア
クセス要求元の端末へ返す。さらに第２の制御シーケン
サ３４は、ステップＳＴ５において第１の制御シーケン
サ２７に対してアクセス開始を指示する。このとき、第
２の制御シーケンサ３４では、複数のアクセス要求３９
を整理しアクセスの順序、一回のアクセス単位を決定
し、メモリアクセス制御部２６の第１の制御シーケンサ
２７にアクセスの開始を通知する。次に第２の制御シー
ケンサは一時格納手段３５に対してデータ読み出しの指
示を与え、これに基づいて一時格納手段３５は、ステッ
プＳＴ６においてこの一時格納手段３５に格納されてい
る該当アドレスをメモリアクセスアドレス信号３８とし
て出力し、その後はステップＳＴ１の処理に戻る。

【００２０】次に、メモリアクセス制御部２６における
メモリアクセス指示に伴う実際のメモリアクセス処理動
作について説明する、図３はこのメモリアクセス制御部
２６におけるメモリアクセス処理動作を説明するフロー
図である。メモリアクセス制御部２６は、動作が開始さ
れると、ステップＳＴ１１において、アクセス開始指示
があるか否かをチェックし、アクセス開始指示がなけれ
ば開始指示があるまでチェック動作を繰り返す一方、ア
クセス開始指示があった場合は、第１の制御シーケンサ
２７はステップＳＴ１２において、メモリアクセスを開
始するために、パラメータＲＯＭ２８に格納されている
メモリアクセスタイミングパラメータの読み出しを開始
する。パラメータＲＯＭ２８には種々のメモリのタイミ
ングおよび各種メモリのモードに対応するタイミングの
パラメータが格納されている。またパラメータＲＯＭ２
８のアドレス信号３２は予め第１の外部メモリ２２およ
び第２の外部メモリ２３のうちのどの外部メモリがどこ
のメモリ空間に配置されているかを示すレジスタ３０
と、実際のメモリアクセスアドレス信号３８により、Ｒ
ＯＭアドレス決定手段により決定する。

【００２１】第１の制御シーケンサ２７は、ステップＳ
Ｔ１３において以上のようなパラメータＲＯＭ２８から
読み出したメモリ制御用パラメータにしたがって第１の
外部メモリ２２または第２の外部メモリ２３に対してメ
モリアクセスを実行する。次に第１の制御シーケンサ２
７は、ステップＳＴ１４においてアクセスが終了したか
否かをチェックし、終了していなければステップＳＴ１
３の処理に戻る一方、アクセスが終了していればステッ
プＳＴ１５においてメモリアクセス受付部３３の第２の
制御シーケンサ３４にアクセス終了を通知する。

【００２２】ここで、メモリアクセス受付部３３におけ
るメモリアクセス終了割り込み動作について説明する。
上記第１の制御シーケンサ２７によるステップＳＴ１５
のアクセス終了通知は、メモリアクセス制御部２６の側
から第２の制御シーケンサ３４に対しては、メモリアク
セス終了割り込みの形で送付されるもので、メモリアク
セス受付部３３の処理動作中においても送付される。こ
の割り込みを受けると、メモリアクセス受付部３３にお
いては、図２に示すように、第２の制御シーケンサ３４
がステップＳＴ７において一時格納手段３５を動作さ
せ、アクセスが完了した分の一時格納手段３５に格納し
てあるアドレスデータ４２とデータサイズ情報４１を更
新する。次に、ステップＳＴ８においてアクセス待ちの
アクセス要求３９が存在するか否かをチェックする。そ
してアクセス待ちのアクセス要求３９が存在しなければ
ステップＳＴ１の待機処理に移行する一方、アクセス待
ちのアクセス要求３９が存在すると判断された場合はス
テップＳＴ４においてアクセス許可信号４０をアクセス
要求元の端末へ返し、それ以降の処理へと進む。すなわ
ちメモリアクセス終了の割り込みがあったということ
は、メモリアクセス制御部２６は現在空きの状態である
から、次のアクセス要求３９を受け付けることが可能に
なるのである。

【００２３】

【発明の効果】以上の説明から明らかなように、本発明
は、メモリのアクセスタイミングを制御するメモリアク
セス制御部と、メモリアクセスの要求を受け付けるメモ
リ要求制御部の個々に制御用のシーケンサを備え、連携
して動作させることにより、複数のメモリ要求を受け付
ける事ができるので、複数のメモリ要求を平均に効率よ
く制御することができるという効果を奏することができ
る。

【００２４】また、メモリアクセス制御部にメモリ空間
にどの種類のメモリを配置するかを示すレジスタを備
え、メモリアドレスと前記レジスタにより、アクセスメ
モリの種類を決定するので、メモリアクセス時にメモリ
の種類を意識せずにメモリアクセスを実行することがで
きる等種々の効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るメモリ制御装置の
構成を示すブロック図

【図２】前記実施の形態におけるメモリアクセス受付部
によるメモリアクセス受け付け処理動作を説明するフロ
ー図

【図３】前記実施の形態におけるメモリアクセス制御部
によるメモリアクセス処理動作を説明するフロー図

【図４】従来技術のメモリ制御装置の構成を示すブロッ
ク図

【符号の説明】

２１ 外部メモリ群 ２２ 第１の外部メモリ ２３ 第２の外部メモリ ２４ 第１の制御信号 ２５ 第２の制御信号 ２６ メモリアクセス制御部 ２７ 第１の制御シーケンサ ２８ パラメータＲＯＭ ２９ ＲＯＭアドレス決定手段 ３０ レジスタ ３３ メモリアクセス受付部 ３４ 第２の制御シーケンサ ３５ 一時格納手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリのアクセスタイミングを制御する
   メモリアクセス制御部と、アドレスとデータサイズによ
   りメモリアクセスの要求を受け付けるメモリアクセス受
   付部と、前記メモリアクセス制御部においてメモリのア
   クセスタイミングを制御する第１の制御シーケンサと、
   前記メモリアクセス受付部においてアクセス要求の制御
   を行なう第２の制御シーケンサとを備え、前記メモリア
   クセス受付部から前記メモリアクセス制御部へアクセス
   開始の指示を出し、実際にメモリアクセス制御部がメモ
   リアクセスを実行している間に、前記メモリアクセス受
   付部が次のアクセス要求を受け付けられるようにしたこ
   とを特徴とするメモリ制御装置。
2. 【請求項２】 前記メモリアクセス制御部に種々の外部
   メモリのアクセスのタイミングデータを格納したパラメ
   ータ記憶手段を備え、またそのパラメータ記憶手段内の
   各種外部メモリアクセスタイミングデータの先頭アドレ
   スと、種々のメモリ空間がどの種類のメモリかを示すレ
   ジスタを備え、そのレジスタに予めどこのメモリ空間が
   どの種類のメモリかの情報を設定し、メモリアクセス時
   にメモリアドレスと前記レジスタからパラメータ記憶手
   段のアドレスを決定する手段を備えたことを特徴とする
   請求項１に記載のメモリ制御装置。