JPH11345199A - 入出力制御装置及びそのデータの先取り方法 - Google Patents

Abstract

(57)【要約】 【課題】 主記憶装置からデータバッファへの先取り処
理中にページオーバが発生した場合であっても先取り処
理を中断させない入出力制御装置を提供する。 【解決手段】 本発明に係る入出力制御装置は、先取り
処理のための先取アドレスを保持する先取アドレスレジ
スタ３２４と、先取りによる転送の度に転送データ量を
先取アドレスレジスタ３２４に加算する加算器３２６
と、加算の結果からページオーバの発生を検出するペー
ジオーバ検出器と、先取りアドレスレジスタ３２４に保
持された先取アドレスの次の先取アドレスを保持する次
先取アドレスレジスタ３２１とを含んで構成される。ペ
ージオーバ発生時には、次先取アドレスレジスタ３２１
に保持されていたアドレスが、対応する先取アドレスレ
ジスタ３２４に移動して、このアドレスにより先取り処
理が続行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入出力制御装置に
関し、特にダイレクトメモリアクセス（ＤＭＡ）転送に
備えて主記憶装置からのデータを先取り制御する入出力
制御装置及びそのデータの先取り方法に関する。

【０００２】

【従来の技術】今日、多くの情報処理装置において、ペ
ージング方式が採用されている。このページング方式で
は、物理アドレス空間がページ単位に区切られて管理さ
れ、この物理アドレス空間上の各ページはそれぞれ論理
アドレス空間上に割り当てられる。従って、論理アドレ
ス空間において連続アドレスをアクセスする場合であっ
ても、物理アドレス空間上では必ずしも連続しているわ
けではない。このため、主記憶アクセスにおいてページ
を跨ぐアクセスをする際には、この事象をページ越えま
たはページオーバとして検出し、これを機に種々の制御
を起動している。

【０００３】一方、入出力制御装置（ＩＯＰ）は、主記
憶装置と入出力装置との間を接続し、チャネルプログラ
ムと呼ばれる入出力動作の制御を行うプログラムに従っ
て、両者間のデータ転送を制御する。チャネルプログラ
ムは、コマンド、転送アドレス及びデータ長等から構成
され、チャネルプログラム内では論理アドレスが使用さ
れる場合がある。

【０００４】チャネルプログラムを受け取った入出力制
御装置は、コマンドの解析、論理アドレスから物理アド
レスの変換を行い、周辺装置に対してコマンドを発行す
る。入出力装置（周辺装置ともいう）からデータ転送要
求（主記憶装置から入出力装置への転送）があった場合
は、入出力制御装置は主記憶装置の指定された領域から
データを読み出して入出力装置にデータを転送する。

【０００５】

【発明が解決しようとする課題】上述のように、主記憶
装置から入出力装置へのデータ転送を行う場合、入出力
制御装置は入出力装置からの要求に従って主記憶装置の
データを転送する。しかしながら、入出力装置からデー
タ転送要求があった時点で主記憶装置にアクセスしたの
では主記憶装置へのアクセスの間に入出力装置を待たせ
ることになり、入出力動作のスループットが低下する。
そのため、入出力装置が要求してくるであろうデータを
主記憶装置から予め読み出して入出力制御装置に保持し
ておくことにより、入出力装置のデータ転送要求に対し
て速やかにデータ転送するデータ先採りの技術が利用さ
れている。

【０００６】しかしながら、上述したようにチャネルプ
ログラムで指定されたアドレスが論理アドレスである場
合、ページを跨いでしまう（ページオーバ）とその先の
物理アドレスは論理アドレスより再度計算しないと判ら
ないため、ページオーバ発生時にはデータの先取りを停
止させていた。そして、ページオーバによる停止をマイ
クロプログラムに通知し、次に先取るべきアドレスを上
位の処理装置により設定してもらうことにより先取りの
再開を行っていた。

【０００７】本発明の目的は、予め次に先取りするべき
アドレスを設定しておくことにより、ページオーバ検出
時に次先取りアドレスから速やかに先取りを開始するこ
とにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明の入出力制御装置は、主記憶装置からのデータ
を先取りして保持するデータバッファと、このデータバ
ッファに先取りするための先取アドレスを保持する先取
アドレスレジスタと、この先取アドレスレジスタに保持
された先取アドレスの次の先取りアドレスを保持する次
先取アドレスレジスタとを含む。

【０００９】また、本発明の他の入出力制御装置は、ペ
ージング方式により管理される主記憶装置から入出力装
置へ転送されるべきデータを先取りして保持するデータ
バッファと、このデータバッファに先取りするための先
取アドレスを保持する先取アドレスレジスタと、この先
取アドレスレジスタに保持された先取アドレスの次のペ
ージのアドレスを保持する次先取アドレスレジスタとを
含む。

【００１０】また、本発明の他の入出力制御装置は、前
記データバッファへの先取りに係る転送データ量を前記
先取アドレスレジスタに加算する加算器をさらに含む。

【００１１】また、本発明の他の入出力制御装置は、前
記加算器の出力に基づいてページオーバの発生を検出す
るページオーバ検出器をさらに含み、先取り処理中にペ
ージオーバが発生したときには前記次先取アドレスレジ
スタに保持されるアドレスを前記先取アドレスレジスタ
に移動してこの先取アドレスレジスタに新たに保持され
たアドレスにより先取り処理を続行する。

【００１２】また、本発明の他の入出力制御装置におい
ては、前記先取アドレスレジスタ及び前記次先取アドレ
スレジスタは、それぞれ配下のチャネルに対応した数が
設けられる。

【００１３】また、本発明の他の入出力制御装置におい
ては、前記先取アドレスレジスタ及び前記次先取アドレ
スレジスタはそれぞれ複数設けられ、実行中の各チャネ
ルプログラムに対応してそれぞれ割り当てられる。

【００１４】また、本発明の入出力制御装置におけるデ
ータの先取り方法は、入出力制御装置の配下の入出力装
置へデータ転送命令を発行するステップと、主記憶装置
から入出力制御装置内のデータバッファへ先取りを行う
先取アドレスを準備するステップと、前記先取アドレス
に基づいて前記データバッファへの先取りを起動するス
テップと、前記先取アドレスのさらに次の先取アドレス
を準備するステップと、前記先取りにおいて必要が生じ
ると前記次の先取アドレスに基づいて前記データバッフ
ァへの先取りを続行するステップとを含む。

【００１５】また、本発明の他の入出力制御装置におけ
るデータの先取り方法は、入出力制御装置の配下の入出
力装置へデータ転送命令を発行するステップと、主記憶
装置から入出力制御装置内のデータバッファへ先取りを
行う先取アドレスを準備するステップと、前記先取アド
レスに基づいて前記データバッファへの先取りを起動す
るステップと、前記先取アドレスの次のページのアドレ
スを次先取アドレスとして準備するステップと、前記先
取りにおいてページオーバが発生すると前記次先取アド
レスに基づいて前記データバッファへの先取りを続行す
るステップとを含む。

【００１６】また、本発明の他の入出力制御装置におけ
るデータの先取り方法において、前記先取アドレスは先
取りが行われる度に更新される。

【００１７】また、本発明の他の入出力制御装置におけ
るデータの先取り方法において、前記先取り処理は前記
データバッファが満杯になると中断し、空きが生じると
再開される。

【００１８】

【発明の実施の形態】次に本発明の入出力制御装置の実
施の形態について図面を参照して詳細に説明する。

【００１９】図１を参照すると、本発明の適用される情
報処理システムは、システムバス４００により接続され
る処理装置１００及び主記憶装置２００を含む。システ
ムバス４００にはさらに入出力制御装置３００が接続さ
れる。入出力制御装置３００にはチャネル制御装置５０
０が接続され、このチャネル制御装置５００の配下には
チャネルカード６００を介してディスク装置８００用の
ディスク制御装置７００や、ローカルエリアネットワー
ク（ＬＡＮ）プロセッサ９００等の入出力装置が接続さ
れる。入出力装置には、他にも、磁気テープやフロント
エンドプロセッサ等、種々のものが該当し得る。

【００２０】従って、入出力制御装置３００は、主記憶
装置２００と処理装置群との間に位置し、両者間のデー
タ転送を制御する。このデータ転送の制御は、例えば、
処理装置１００が入出力命令を発行することにより起動
され、主記憶装置２００に保持されたチャネルプログラ
ムを入出力制御装置３００が実行することにより実現さ
れる。

【００２１】図２を参照すると、入出力制御装置３００
は、データバッファ３１０と、先取管理回路３２０と、
データ転送制御回路３３０と、主記憶アクセス制御回路
３４０とを含んでいる。

【００２２】データバッファ３１０は、リードデータバ
ッファ３１１と、ライトデータバッファ３１２とを含
み、それぞれ主記憶装置２００からのリードデータまた
は主記憶装置２００へのライトデータを保持する。この
データバッファ３１０の構成は基本的にキャッシュメモ
リと同様のものを採用できる。但し、このデータバッフ
ァ３１０に保持されるデータは連続データを前提とする
ため、通常のキャッシュメモリよりもラインサイズを大
きくとることが望ましい。

【００２３】データ転送制御回路３３０は、主記憶装置
２００上に保持されたチャネルプログラムを実行して、
主記憶装置２００と入出力装置との間のデータ転送を制
御する回路である。具体的には、チャネル制御装置５０
０に対してダイレクトメモリアクセス（ＤＭＡ）転送命
令を発行するとともに、リードデータバッファ３１１へ
の先取りアドレス及びその次の先取りアドレスを準備す
る。この具体的動作については後述する。

【００２４】主記憶アクセス制御回路３４０は、データ
バッファ３１０から主記憶装置２００へのライト要求、
及び、先取管理回路３２０からの先取り要求を調停し
て、主記憶装置２００へのリードまたはライト処理を制
御する。

【００２５】先取管理回路３２０は、リードデータバッ
ファ３１１への先取り処理を管理する回路である。図３
を参照すると、先取管理回路３２０は、次先取アドレス
レジスタ３２１と、先取アドレスレジスタ３２４と、加
算器３２６と、ページオーバ検出器３２７と、選択器３
２２，３２３，３２５とを含んでいる。

【００２６】先取アドレスレジスタ３２４は、リードデ
ータバッファ３１１に先取りすべきデータの物理アドレ
スを保持する。また、次先取アドレスレジスタ３２１
は、その次にリードデータバッファ３１１に先取りすべ
きデータの物理アドレスを保持する。先取アドレスレジ
スタ３２４及び次先取アドレスレジスタ３２１は、複数
個設けることができる。その数は、例えば、同時に実行
できるチャネルプログラムの数としてもよく、また、配
下のチャネルカード６００の数としてもよい。この場
合、各レジスタとの対応関係は別途管理する必要があ
る。「配下のチャネルカード６００の数」とした場合に
はチャネル番号により管理できる。「同時に実行できる
チャネルプログラムの数」とした場合には各チャネルプ
ログラムに識別番号を動的に割り当てることにより管理
できる。

【００２７】先取アドレスレジスタ３２４及び次先取ア
ドレスレジスタ３２１の各々はそれぞれ一対一に対応し
ており、ある先取アドレスレジスタ３２４の使用が終わ
ると対応する次先取アドレスレジスタ３２１の内容がそ
の先取アドレスレジスタ３２４に保持されることにな
る。また、先取アドレスレジスタ３２４及び次先取アド
レスレジスタ３２１の各々は、それぞれアドレス自身の
他、有効性フラグを保持する。この有効性フラグが「無
効」を示していれば対応するアドレスは有意の値を示す
ものではなく、また「有効」を示していれば有意のアド
レスを保持していることを意味する。

【００２８】選択器３２５は先取アドレスレジスタ３２
４の何れか一つの内容を選択して出力する。選択器３２
２は次先取アドレスレジスタ３２１の何れか一つの内容
を選択して出力する。選択器３２５は、選択器３２３の
出力、加算器３２６の出力、及び、処理装置１００から
のアドレスの何れか一つを出力する。

【００２９】加算器３２６は、選択器３２５の出力、す
なわち先取アドレスレジスタ３２４の一つに保持されて
いた先取アドレス、に主記憶アクセス制御回路３４０か
ら送られてくる主記憶装置２００へのデータ転送量を加
算する。

【００３０】ページオーバ検出器３２７は、加算器３２
６の加算結果から先取アドレスについてのページオーバ
の発生を検出し、ページオーバの発生をデータ転送制御
回路３３０及び処理装置１００に知らせる。

【００３１】次に本発明の実施の形態における動作につ
いて説明する。

【００３２】図１及び図４を参照すると、まず入出力命
令の実行に先立って、処理装置１００上で動作するオペ
レーティングシステム（ＯＳ）が主記憶装置２００上に
チャネルプログラムを準備する（ステップＳ４０１）。
チャネルプログラムの準備が完了すると、オペレーティ
ングシステムは入出力制御装置３００に対して入出力命
令を発行する（ステップＳ４０２）。この入出力命令を
受けて、入出力制御装置３００は主記憶装置２００上の
チャネルプログラムを読み出して（ステップＳ４０
３）、実行する（ステップＳ４０４）。このチャネルプ
ログラム中にＤＭＡ転送リード命令が存在した場合に
は、入出力制御装置３００は以下の手順でデータ転送処
理を行う。

【００３３】図１乃至図３及び図５を参照すると、入出
力制御装置３００内のデータ転送制御回路３３０は、チ
ャネル制御装置５００に対してＤＭＡ転送命令を発行す
る（ステップＳ５０１）。このＤＭＡ転送命令には、転
送開始アドレス、転送データ量、転送方向（主記憶装置
２００からのリードか、または、主記憶装置２００への
ライトか）、及び、チャネル番号（チャネルカード６０
０を識別するための番号）等が指示される。この際、入
出力制御装置３００内のデータ転送制御回路３３０は、
ＤＭＡ転送要求に係るアドレスが仮想アドレスにより指
定されている場合にはこれを物理アドレスに変換する。
このＤＭＡ転送命令の転送方向が「主記憶装置からのリ
ードデータを入出力装置へ転送」である旨を示している
場合には、その後、例えば配下のディスク装置８００が
入出力制御装置３００にＤＭＡ転送を要求することにな
る。

【００３４】この配下の入出力装置からのＤＭＡ転送の
要求に先立って、データ転送制御回路３３０は、先取管
理回路３２０内の先取アドレスレジスタ３２４に先取ア
ドレスを準備する（ステップＳ５０２）。具体的には、
選択器３２３においてデータ転送制御回路３３０からの
物理アドレスを選択し、この物理アドレスをその入出力
装置（上述の例ではディスク装置８００）に対応する先
取アドレスレジスタ３２４に設定する。この際、その先
取アドレスレジスタ３２４内の有効性フラグを「有効」
状態に設定する。

【００３５】先取アドレスの準備が完了すると、データ
転送制御回路３３０は、先取アドレスレジスタ３２４に
保持されたアドレスによってリードデータバッファ３１
１への先取り処理を起動する（ステップＳ５０３）。こ
の先取り処理の内容については、図６を参照して後述す
る。

【００３６】先取アドレスの設定に続いて、データ転送
制御回路３３０は、先取管理回路３２０内の次先取アド
レスレジスタ３２１にさらに次の先取アドレスを準備す
る（ステップＳ５０４）。具体的には、データ転送制御
回路３３０からの物理アドレスをその入出力装置に対応
する次先取アドレスレジスタ３２１に設定する。この
際、その次先取アドレスレジスタ３２１内の有効性フラ
グを「有効」状態に設定する。

【００３７】ステップＳ５０３で起動された先取り処理
は、リードデータバッファ３１１が満杯になるか、ペー
ジオーバが発生するまで順次継続して行われる。ページ
オーバが発生すると（ステップＳ５０５）、該当する先
取アドレスレジスタ３２４が無効にされ、対応する次先
取アドレスレジスタ３２１に保持されていた値が新たに
その先取アドレスレジスタ３２４に保持される（ステッ
プＳ５０６）。そして、この新たな先取アドレスにより
先取り処理が再度起動される（ステップＳ５０３）。次
先取アドレスレジスタ３２１には、さらに次の先取アド
レスが設定される（ステップＳ５０４）。

【００３８】図１乃至図３及び図６を参照すると、リー
ドデータバッファ３１１への先取り処理は、リードデー
タバッファ３１１に空きがある内は（ステップＳ６０
１）、継続的に行われる（ステップＳ６０２）。データ
バッファ３１１が満杯であれば先取り処理は中断し、空
きができると再開する。このリードデータバッファ３１
１への先取りは、所定のデータ量を単位として行われ
る。先取りのためのアクセスの際には、主記憶アクセス
制御回路３４０は、先取管理回路３２０の選択器３２５
から出力された先取りアドレスにより主記憶リード要求
を主記憶装置２００に発行するとともに、主記憶装置２
００に発行したリード要求に係る転送データ量とチャネ
ル番号を先取管理回路３２０に出力する。この出力され
たチャネル番号に従って先取りアドレスレジスタ３２４
の一つが選択器３２５により選択され、転送データ量が
加算器３２６によって加算されて、選択器３２３を介し
て対応する先取りアドレスレジスタ３２４が更新される
（ステップＳ６０３）。

【００３９】この加算の結果、先取り処理におけるペー
ジオーバの発生が検出されると（ステップＳ６０４）、
ページオーバ検出器３２７からデータ転送制御回路３３
０へページオーバが発生した旨が出力される（ステップ
Ｓ６０５）。このページオーバの発生に応答して、デー
タ転送制御回路３３０は、上述のように、次先取アドレ
スレジスタ３２１に保持されていた値を、対応する先取
アドレスレジスタ３２４に移動させる（ステップＳ５０
６）。

【００４０】このように、本発明の実施の形態によれ
ば、先取アドレスレジスタ３２４に保持された先取アド
レスに続く「次の先取アドレス」を保持する次先取アド
レスレジスタ３２１を設けたことにより、先取り処理中
にページオーバが発生した場合においても、その次の先
取りを継続することができる。

【００４１】

【発明の効果】以上の説明で明らかなように、本発明に
よると、先取り処理に係る先取アドレスのさらに次の先
取りアドレスを予め設定しておくことにより、ページオ
ーバ検出時に次の先取りアドレスから速やかに先取りを
開始することができ、入出力動作のスループット向上を
図ることができる。

【図面の簡単な説明】

【図１】本発明が適用される情報処理システムの構成を
示すブロック図である。

【図２】本発明の実施の形態による入出力制御装置の構
成を示すブロック図である。

【図３】本発明の入出力制御装置における先取管理回路
の構成を示すブロック図である。

【図４】本発明の実施の形態における入出力命令の発行
処理の動作を示す図である。

【図５】本発明の実施の形態におけるデータ転送処理の
動作を示す図である。

【図６】本発明の実施の形態における先取り処理の動作
を示す図である。

【符号の説明】

１００ 処理装置 ２００ 主記憶装置 ３００ 入出力制御装置 ４００ システムバス ５００ チャネル制御装置 ６００ チャネルカード ７００ ディスク制御装置 ８００ ディスク装置 ９００ ＬＡＮプロセッサ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 主記憶装置からのデータを先取りして保
   持するデータバッファと、 このデータバッファに先取りするための先取アドレスを
   保持する先取アドレスレジスタと、 この先取アドレスレジスタに保持された先取アドレスの
   次の先取りアドレスを保持する次先取アドレスレジスタ
   とを含むことを特徴とする入出力制御装置。
2. 【請求項２】 ページング方式により管理される主記憶
   装置から入出力装置へ転送されるべきデータを先取りし
   て保持するデータバッファと、 このデータバッファに先取りするための先取アドレスを
   保持する先取アドレスレジスタと、 この先取アドレスレジスタに保持された先取アドレスの
   次のページのアドレスを保持する次先取アドレスレジス
   タとを含むことを特徴とする入出力制御装置。
3. 【請求項３】 前記データバッファへの先取りに係る転
   送データ量を前記先取アドレスレジスタに加算する加算
   器をさらに含むことを特徴とする請求項２記載の入出力
   制御装置。
4. 【請求項４】 前記加算器の出力に基づいてページオー
   バの発生を検出するページオーバ検出器をさらに含み、
   先取り処理中にページオーバが発生したときには前記次
   先取アドレスレジスタに保持されるアドレスを前記先取
   アドレスレジスタに移動してこの先取アドレスレジスタ
   に新たに保持されたアドレスにより先取り処理を続行す
   ることを特徴とする請求項３記載の入出力制御装置。
5. 【請求項５】 前記先取アドレスレジスタ及び前記次先
   取アドレスレジスタは、それぞれ配下のチャネルに対応
   した数が設けられることを特徴とする請求項２記載の入
   出力制御装置。
6. 【請求項６】 前記先取アドレスレジスタ及び前記次先
   取アドレスレジスタはそれぞれ複数設けられ、実行中の
   各チャネルプログラムに対応してそれぞれ割り当てられ
   ることを特徴とする請求項２記載の入出力制御装置。
7. 【請求項７】 入出力制御装置の配下の入出力装置へデ
   ータ転送命令を発行するステップと、 主記憶装置から入出力制御装置内のデータバッファへ先
   取りを行う先取アドレスを準備するステップと、 前記先取アドレスに基づいて前記データバッファへの先
   取りを起動するステップと、 前記先取アドレスのさらに次の先取アドレスを準備する
   ステップと、 前記先取りにおいて必要が生じると前記次の先取アドレ
   スに基づいて前記データバッファへの先取りを続行する
   ステップとを含むことを特徴とする入出力制御装置にお
   けるデータの先取り方法。
8. 【請求項８】 入出力制御装置の配下の入出力装置へデ
   ータ転送命令を発行するステップと、 主記憶装置から入出力制御装置内のデータバッファへ先
   取りを行う先取アドレスを準備するステップと、 前記先取アドレスに基づいて前記データバッファへの先
   取りを起動するステップと、 前記先取アドレスの次のページのアドレスを次先取アド
   レスとして準備するステップと、 前記先取りにおいてページオーバが発生すると前記次先
   取アドレスに基づいて前記データバッファへの先取りを
   続行するステップとを含むことを特徴とする入出力制御
   装置におけるデータの先取り方法。
9. 【請求項９】 前記先取アドレスは先取りが行われる度
   に更新されることを特徴とする請求項８記載のデータの
   先取り方法。
10. 【請求項１０】 前記先取り処理は前記データバッファ
    が満杯になると中断し、空きが生じると再開されること
    を特徴とする請求項８記載のデータの先取り方法。