JP3271125B2 - データを転送する方法と装置及びデータ転送をインタリーブする装置 - Google Patents

データを転送する方法と装置及びデータ転送をインタリーブする装置

Info

Publication number
JP3271125B2
JP3271125B2 JP35881492A JP35881492A JP3271125B2 JP 3271125 B2 JP3271125 B2 JP 3271125B2 JP 35881492 A JP35881492 A JP 35881492A JP 35881492 A JP35881492 A JP 35881492A JP 3271125 B2 JP3271125 B2 JP 3271125B2
Authority
JP
Japan
Prior art keywords
channel
transfer
data
dma
size
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35881492A
Other languages
English (en)
Other versions
JPH06266650A (ja
Inventor
マーティン・ソドス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of JPH06266650A publication Critical patent/JPH06266650A/ja
Application granted granted Critical
Publication of JP3271125B2 publication Critical patent/JP3271125B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータシステムに
おけるデータ転送動作に関し、特に、コンピュータシス
テムにおける直接メモリアクセス動作に関する。
【0002】
【従来の技術】複数のデータ処理装置を有するコンピュ
ータシステムでは、データの転送は1つの装置と別の装
置との間で起こるばかりでなく、システム効率を得るた
めに、1つの装置と他の複数の装置との間でも時間多重
化方式で起こる。たとえば、中央処理装置(「CP
U」)は、CPUを十分に利用するために、他の装置と
の間のデータ転送アクティビティを時間多重化する一方
で、1つのネットワーク装置へデータを転送できるであ
ろう。様々な装置からのデータ転送速度は異なることも
あるので、バッファを複数の装置のデータ転送速度を最
適にするために各装置と、CPUとの間の媒介装置とし
て設ける場合がある。バッファを設けると、転送資源が
利用可能になるまで又は転送の宛先が空いているとき、
データを一時的に記憶することができる。装置ごとにバ
ッファを設けると、CPUと対話する装置が増してきた
ときには、より精巧なシステムが要求される場合が多い
ので、集積回路について問題が起こる。集積回路では、
ダイサイズの制限によって、より多くのバッファとそれ
に関連する復号論理を追加できない。
【0003】この問題を、コンピュータシステムにおい
て複数のチャネルを介してデータを転送する直接メモリ
アクセス動作により例示することができる。直接メモリ
アクセス(「DMA」)動作は、大量のデータを移動さ
せるべき場合にコンピュータ入出力(「I/O」)動作
に使用される技法である。通常、DMAはシステムバス
に追加モジュールを含む。図1に示すようなDMAモジ
ュール100はCPU(図示せず)をエミュレートする
と共に、CPUからシステムバスの制御を引継ぐことが
できる。DMA動作は次のように進行する。CPUは、
データの1ブロックを読取る又は書込むことを望むと
き、DMAモジュール100へ指令を発行する。その指
令は読取り101が要求されたのか又は書込み102が
要求されたのかに関する情報と、関連するI/O装置の
アドレス103と、読取り又は書込みを開始すべきメモ
リの記憶場所と、読取るべき語又は書込むべき語の数1
05とを含む。そこで、CPUはこのI/O動作をDM
Aモジュールへ委ねてしまっているため、他のタスクを
実行し続け、モジュールはそのタスクを処理する。従っ
て、DMAモジュールはCPUを経過せずに、直接にメ
モリとの間で全データブロックを一度に1語ずつ転送す
る。転送が完了すると、DMAモジュールは割込み信号
110をCPUへ送信する。そのため、CPUは転送の
始めと終わりで動作に参加するだけで良い。
【0004】DMAモジュールは、メモリとの間でデー
タを転送するために、バスの制御を引継ぐことが必要で
ある。この目的のために、DMAモジュールはCPUが
バスを必要としないときに限ってバスを使用しなければ
ならないか、あるいは、DMAモジュールはCPUにそ
の動作を一時的に中断させなければならない。このDM
Aモジュールが実行する唯一の機能はデータ転送である
ので、転送シーケンスをモジュールの回路にハードワイ
ヤードすることができる。命令をはるかに高いレベルで
取出すことにより、帯域幅の利用を最小限に抑えられ
る。DMAモジュールはバスが要求するアドレス信号と
制御信号を発生する能力を備えているため、DMAモジ
ュールはI/O動作を全メモリ速度で実行することがで
きる。
【0005】今日の効率の良いコンピュータシステムで
は、DMA動作は多様な装置との間の複数チャネルデー
タ転送にも対応しなければならない。データ転送を容易
にするために、独立したバッファがDMAチャネルに割
当てられる。ところが、動作が一層精巧になってDMA
チャネルの数が増すにつれて、「チャネルごとに1バッ
ファ」の方式は全く実用的でないとはいえないまでも、
望ましくなくなっている。さらに、先入れ先出し(「F
IFO」)バッファなどの単一のバッファは複数チャネ
ルDMA動作について媒介手段として働くであろうが、
直ちに全てのデータを必要としている1つのチャネルが
別のチャネルのデータにより阻止される場合、FIFO
にも依然としてボトルネックの問題が起こる。また、F
IFOへデータが転送されている間、FIFOは一杯に
なるように拘束されるので、FIFOの一部のデータを
読取るまで転送を強制的に停止させる。以上の理由によ
り、従来の複数チャネル転送におけるFIFOは広い帯
域幅をもつ連続する動作を実行できない。
【0006】以下に説明する通り、本発明は、広い帯域
幅を獲得し且つ資源を効率良く利用するために、様々に
異なるチャネルからの転送シーケンスをインタリーブす
ることにより、複数のDMAチャネルを介してデータを
転送する方法及び装置を開示する。また、帯域幅及びシ
ステム効率を最大限に向上させるために、複数チャネル
DMA転送の支援と組合せて使用すると最も有利である
回路アーキテクチャをも開示する。
【0007】
【発明が解決しようとする課題】従って、本発明の目的
は、複数チャネルDMA動作を支援することである。ま
た、本発明の目的は、連続する動作の流れの中で複数チ
ャネルDMA転送を支援することである。本発明の別の
目的は、チャネルをインタリーブすることにより広帯域
幅複数チャネルDMA転送を達成することである。本発
明の別の目的は、複数のインタリーブするDMAチャネ
ルと組合せて使用すると最も有利である回路アーキテク
チャを提供することである。本発明の別の目的は、チャ
ネルごとに読取りと書込みを独立して行いつつ複数のD
MAチャネルを支援する回路アーキテクチャを支援する
ことである。本発明の別の目的は、インタリーブするD
MAチャネルについてバスを効率良く利用するための回
路アーキテクチャを提供することである。
【0008】
【課題を解決するための手段】以下に説明する通り、本
発明は、チャネルごとのデータ転送をデータスライスの
シーケンスに分割し、転送をスライスごとにインタリー
ブすることにより、複数のチャネルDMA動作を支援す
る方法及び装置を開示する。転送資源の制御はDMAチ
ャネルの間で移行して良いが、チャネルごとのデータス
ライスの順序付けは維持される。さらに、本発明は、複
数のインタリーブするDMAチャネルと共に使用すると
最も有利である回路アーキテクチャを開示する。この回
路アーキテクチャはデュアルポートメモリと、チャネル
シーケンサと、チャネルインタリーブ制御装置とを具備
する。デュアルポートメモリは、チャネルを介して転送
すべきデータのスライスを記憶する。チャネルシーケン
サは、デュアルポートメモリにあるデータスライスのチ
ャネル順序付けを維持する。チャネルインタリーブ装置
は、チャネルごとにチャネルインタリーブサイズと、現
在データ転送カウントと、合計転送カウントとを監視す
ることにより、チャネルにそのデータ転送をインタリー
ブさせる。第1のチャネルがそのチャネルインタリーブ
サイズに達したとき、又は第1のチャネルが要求された
合計転送カウントを転送し終わったときに、第2のチャ
ネルは第1のチャネルと同じ媒体を介してデータを転送
することが許され、それにより、バスを効率良く利用で
きる。本発明の目的、特徴及び利点は以下の詳細な説明
から明白になるであろう。
【0009】〔表記法及び用語〕以下の詳細な説明の大
部分は、コンピュータメモリ内部のデータビットについ
ての演算のアルゴリズム及び記号表示によって提示され
る。そのようなアルゴリズムによる説明や表示は、デー
タ処理技術に熟達する人がその作業の内容を同じ分野の
当業者に最も有効に伝達するために使用する手段であ
る。ここでは、また、一般にも、アルゴリズムは所望の
結果に至る首尾一貫したステップのルシーケンスである
と考えられている。それらのステップは物理的量の物理
的操作を要求するステップである。通常、それらの量は
記憶,転送,組合せ,比較及びその他の方法による操作
が可能である電気信号又は磁気信号の形をとるが、必ず
そうであるとは限らない。時によっては、主に一般使用
されている用語であるという理由により、そのような信
号をビット,値,要素,記号,文字,項,数などと呼ぶ
と好都合であることがわかる。ただし、それらの用語及
びそれに類する用語は、全て、適切な物理的量と関連さ
せるべきものであり、単にそれらの量に便宜上付された
ラベルであるにすぎないということを忘れてはならな
い。
【0010】さらに、実行される操作を一般にはオペレ
ータが実行する知的動作と関連している加算又は比較な
どの用語で呼ぶことが多いが、ここで説明する、本発明
の一部を成す動作のどれをとっても、そのようなオペレ
ータの能力は不要であり、多くの場合に望ましくない。
動作は機械の動作である。本発明の動作を実行するのに
有用な機械には、汎用デジタルコンピュータ又は他の同
様の装置がある。いずれの場合にも、コンピュータを動
作させるときの方法動作と、計算それ自体の方法との明
確な区別に留意すべきである。本発明は、電気信号又は
他の物理的(たとえば、機械的,化学的)信号を処理し
て、別の所望の物理的信号を発生するに際してコンピュ
ータを動作させる方法ステップに関する。また、本発明
はそのような動作を実行する装置にも関する。この装置
は所要の目的に合わせて特別に構成されても良いし、あ
るいは汎用コンピュータをそのコンピュータに記憶させ
たコンピュータプログラムにより選択的に起動又は再構
成しても良い。ここで提示するアルゴリズムは、元来、
特定のコンピュータ又は他の特定の装置に関連するもの
ではない。すなわち、本発明の教示に従って書込まれた
プログラムと共に様々な汎用機械を使用して良く、ある
いは、要求される方法ステップを実行するためにはより
専門的な装置を構成するほうが好都合であるとわかるか
もしれない。そのような多様な機械について要求される
構造は以下のの説明から明白になるであろう。
【0011】コード化の詳細 ここで説明する様々な手続きの実行に際しては特定のプ
ログラミング言語を指示しなかった。これは、1つに
は、挙げることができると思われる全ての言語が普遍的
に利用可能であるとは限らないからである。特定のコン
ピュータのユーザーは、それぞれ、その直接の目的に最
も適する言語を承知している。実際には、機械実行可能
目的コードを提供するアセンブリ言語よって本発明を実
質的に実現することが有用であるとわかっている。本発
明を実施するに際して使用できるコンピュータやモニタ
ーシステムは数多くの多様な素子から構成されているの
で、詳細なプログラムのリストを挙げなかった。ここで
説明し且つ添付の図面に示した動作や他の手続きは、当
業者に本発明の実施を可能にするのに十分なほどに開示
されていると考えられる。
【0012】
【実施例】当業者には理解されるであろうが、本発明の
チャネルインタリーブ方法及びチャネルインタリーブ装
置によれば、データ転送シーケンスを複数のスライスに
分割し、それらのスライスを複数の異なるチャネルから
インタリーブすることにより、複数チャネル転送を順序
正しく、効率の良い方式で進行させることができる。本
発明は、スライスされたデータがそれぞれ対応するチャ
ネルを介して転送されるようにインタリーブするチャネ
ルを支援する回路アーキテクチャをさらに開示する。す
なわち、チャネルインタリーブ方法及びチャネルインタ
リーブ装置は、1つのチャネルが転送資源を使用しない
ときに他のチャネルをインタリーブすることにより、さ
らに有効にバスを利用すると共に、帯域幅を拡張する。
以下の説明中、本発明を完全に理解させるために、便宜
上、特定のメモリ,編成,アーキテクチャなどを記載す
るが、そのような特定の詳細な事項がなくとも本発明を
実施しうることは当業者には明白であろう。また、場合
によっては、本発明を無用にわかりにくくしないため
に、周知の回路をブロック線図の形で示すことがある。
さらに、以下の説明から明白であるように、チャネルイ
ンタリーブ方法及びチャネルインタリーブ装置はここで
説明する独自の回路アーキテクチャとは別の他の緩衝方
式を利用しても良い。同様に、独自の回路アーキテクチ
ャをここで開示する本発明のインタリーブ方法及びイン
タリーブ装置に加えて他の複数装置転送と組合せて利用
されても良い。
【0013】図2を参照すると、DMA制御装置を伴う
コンピュータシステムがブロック線図で示されている。
DMA制御装置モジュール220は、CPU210がシ
ステムバス200を使用していないときにシステムバス
200の制御権を獲得することにより、メモリ240と
様々な周辺装置250との間のデータ転送を容易にす
る。DMA制御装置モジュール220に結合するバッフ
ァ230は、データ転送に際してデータの緩衝を実行す
る。当業者には理解されるであろうが、複数のDMAチ
ャネルを支援することができるアーキテクチャはメモリ
240と、様々な周辺装置250との間のDMA動作の
性能を著しく向上させる。
【0014】そこで図7を参照すると、DMAチャネル
インタリーブ方法のフローチャートが示されている。ま
ず初めに、チャネルMを介してデータの合計転送カウン
ト(total_transfer_count,「T
TC」)を転送するためのDMA要求を発する。チャネ
ルMからのスライスを同一の転送資源を使用することを
望んでいる別のチャネルNからのスライスとインタリー
ブできるように、転送シーケンスを2つ以上の別個のス
ライスに分割すべきか否かを判定するために、TTCを
チャネルMの所定のチャネルインタリーブサイズ(ch
annel_interleave_size,「CI
S」)と比較する。チャネルMからのTTCがそのCI
S以下であれば、転送は1スライスで完了する。尚、D
MAチャネルのCISは、別のDMAチャネルが第1の
DMAチャネルと同じ転送資源を使用してインタリーブ
できるようになる前にDMAチャネルが転送する必要の
あるデータの量を指定するものである。従って、チャネ
ルMのTTCがCIS以内に入っているときには、デー
タを1つのスライスによって容易に転送することごでき
る。
【0015】チャネルMのCISが要求されるTTCよ
り小さい場合には、TTCの転送を時間に従って複数の
CISサイズデータのスライスに分割する。各スライス
は転送資源を経て転送可能である。チャネルMにつて各
スライスの転送が終了した後、別のチャネルからの別の
データのスライスがインタリーブするために、転送資源
の制御を利用できるようになる。チャネルの優先順位ア
ービトレーション方式によって転送資源の制御をより優
先順位の高い別のチャネルへ移行することができるが、
その移行は回転方式であっても良いし、固定方式であっ
ても良い。チャネルMのスライスの後に別のチャネルN
が転送資源の制御権を獲得すると、チャネルNからのデ
ータスライスを転送資源を利用して転送することができ
る。各スライスの終了後に、転送資源の制御はチャネル
Nから優先順位の高い別のチャネル(そのようなチャネ
ルが存在していれば)へさらに移行する。各チャネルの
現在転送カウント(current_transfer
_count,「CTC」)を追跡するためにカウント
機構を設けるべきであることは当業者には明白であろ
う。従って、複数のDMAチャネルについて同一の転送
資源を介してデータ転送を行う場合には、各DMAチャ
ネルを介するデータ転送シーケンスを時間に従って、そ
のTTC及びCISに応じて複数のスライスに分割し、
他のDMAチャネルとインタリーブする。その結果、複
数のDMAデータ転送は、全シーケンスが完了するま
で、スライスによって無作為の順序でチャネルインタリ
ーブされるのである。
【0016】本発明のチャネルインタリーブを支援する
ことができる様々な緩衝方式の実施例は当業者により構
成可能であるが、以下、図3を参照してチャネルインタ
リーブを支援する回路アーキテクチャの1つを好ましい
実施例として説明する。制御構造300はデュアルポー
トメモリ320と、チャネルシーケンサ330とを具備
する。デュアルポートメモリ320はDMAデータ転送
のためのデータを書込み且つ読取り、読取りポインタ3
21と、書込みポインタ325とによって循環方式で動
作する。書込みポインタ325は次に書込むべきデュア
ルポートメモリ320のデータ記憶場所を指示する。デ
ュアルポートメモリ320にデータを書込むときには、
書込みポインタ325はデュアルポートメモリ320の
次の記憶場所へ移動する。読取りポインタ321は次に
読取るべきデュアルポートメモリ320のデータ記憶場
所を指示する。そこで、デュアルポートメモリ320
の、読取りポインタ321により指示される記憶場所か
らデータを読取る。書込みポインタ325は、2つのポ
インタが互いに一致、すなわち、「バンプアップ」した
とき、デュアルポートメモリ320は空であり、書込み
ポインタ325が読取りポインタ321のすぐ後に位置
しているときには、デュアルポートメモリ320は一杯
であるような、先行ポインタである。通常、制御構造3
00は空の状態で動作を開始する。さらに、有効データ
がデュアルポートメモリ320から読取られる前にその
データに重ね書きすることのないように、書込みポイン
タ325は読取りポインタ321を決して追越してはな
らないことが当業者には理解されるであろう。
【0017】図3を参照して説明すると、チャネルシー
ケンサ330はデュアルポートメモリ320を介するそ
の都度のDMAデータ転送と関連するDMAチャネル番
号を記録するので、複数のチャネルがデュアルポートメ
モリ320とのDMA転送を実行しているとき、デュア
ルポートメモリ320に緩衝されているデータに対応す
るチャネル順序付けが維持される。チャネルシーケンサ
330はソースポインタ331と、宛先ポインタ335
とを伴って循環方式で動作する。ソースポインタ331
は、書込むデータを提供するチャネルを表すチャネル番
号をチャネルシーケンサ330の1つの記憶場所に書込
む。ソースポインタ331はチャネルシーケンサ330
の次の記憶場所へ増分して、書込むべき次のチャネル番
号に対する準備が整う。宛先ポインタ335は、データ
をデュアルポートメモリ320からチャネルシーケンサ
330で宛先ポインタ335により指示されるチャネル
へ読出すように、チャネルシーケンサ330の1つの記
憶場所を指示することにより、デュアルポートメモリ3
20からのデータ転送を開始する。このようにして、デ
ュアルポートメモリ320へのデータの書込みと、デュ
アルポートメモリ320からのデータの読取りは同一の
チャネルで行われるのである。データの転送を誤らせる
のを回避するために、ソースポインタ331と宛先ポイ
ンタ335は互いに交差しないことは当業者には明白な
はずである。
【0018】さらに図3を参照して説明を続ける。デー
タ転送を容易にするためにバスのような資源が利用不可
能である場合、ソースポインタ331はその記憶場所を
スキップし、チャネルシーケンサ330のタグ332で
タグ付けする。そこで、宛先ポインタ335がタグ付け
された記憶場所へ移動すると、宛先ポインタ335はタ
グ332を読取って、チャネルシーケンサ330のタグ
付けされた記憶場所に関してソースポインタ331によ
りデータ転送がまだ実行されていないことを知る。その
結果、宛先ポインタ335はタグ付けされた記憶場所に
従ってデータを転送させず、タグ332を無効化又はリ
セットし、次の記憶場所でチャネルを転送するようにス
キップする。これは、本発明の回路アーキテクチャが同
一のチャネルに関して取入れたデータより多くのデータ
を送り出すことのないように保証するためである。尚、
デュアルポートメモリ320にデータを書込むべきか十
分な余地がないとき、又は転送のためにバスを利用でき
ないときに「スキップオーバ」が起こりうることに注意
すべきである。
【0019】チャネルインタリーブを支援するために独
自の回路アーキテクチャを使用する場合、チャネルイン
タリーブ制御構造310は書込み方向と読取り方向の双
方にチャネルごとのチャネルインタリーブサイズ、合計
転送サイズ及び現在転送サイズを監視することにより、
チャネルにその転送をインタリーブさせる。各チャネル
のチャネルインタリーブサイズは、別のチャネルが第1
のチャネルと同じ資源を使用して転送をインタリーブで
きるようになる前に第1のチャネルが転送しなければな
らないバイトの数を指定する。合計転送サイズは、特定
のチャネルがデュアルポートメモリ320を介して転送
することを要求されたデータバイトの総数を指定する。
現在転送カウントは、デュアルポートメモリ320に緩
衝されているデータバイトに関して、チャネルごとに、
進行中である現在書込みカウントと現在読取りカウント
の双方を記録する。1つのチャネルを介するある合計転
送サイズのデータに対する要求に応答して、チャネルイ
ンタリーブ制御構造310は、そのチャネルのチャネル
インタリーブサイズと、合計転送サイズとを読取ること
により、現在転送を分割できるデータスライスの数を確
定する。データ転送を2つ以上のデータスライスに分割
できる場合には、チャネルインタリーブ制御構造310
は、第1のチャネルがそのチャネルインタリーブサイズ
まで転送し終わった後に、第2のチャネルに転送を実行
させることができる。チャネルインタリーブ制御構造
は、本発明の回路アーキテクチャがチャネルごとに転送
し終わったテータバイトの数と、転送し残しているデー
タバイトの数をチャネルインタリーブが発生して良い時
点と共に追跡するように、書込み方向と読取り方向の双
方で各チャネルの現在転送カウントをさらに監視する。
そのため、本発明の回路アーキテクチャは、様々なDM
A転送シーケンスが完了するまで、様々に異なるチャネ
ルからのデータスライス転送を実行することにより、転
送を進行させることができる。それは、データスライス
と関連するチャネルの順序付けがチャネルシーケンサ3
30と、チャネルインタリーブ制御構造310とにより
維持されるからである。
【0020】尚、チャネルインタリーブには様々な転送
サイズが関連しているので、チャネルシーケンサ330
の1つの記憶場所におけるチャネル転送が別の記憶場所
のチャネル転送の前に完了するという状況が起こる。こ
の状況によって、チャネルシーケンサ330は、当初、
そのソースポインタを介してチャネルを順次ロードして
いるにもかかわらず、無作為に分散するギャップを生じ
るようになる。転送ソースに指示するために、チャネル
シーケンサ330の無作為に分散する記憶場所に入力し
て来るチャネルを割付けるべきときには、入力チャネル
をソースポインタと宛先ポインタとの間(すなわち、ソ
ースポインタの後、宛先ポインタの前)にある記憶場所
には割付けないことは当業者には明白なはずである。従
って、新たなチャネルは宛先ポインタ335が第1にヒ
ットすることになる記憶場所にはなく、チャネルシーケ
ンサ330における記憶場所のシーケンスは維持され
る。
【0021】さらに、チャネルインタリーブ制御構造3
10は、チャネルインタリーブサイズを合計転送サイズ
と現在転送カウントとの差と比較することにより、1回
の転送の残る部分(「remnant」)のように、そ
のチャネルのチャネルインタリーブサイズより小さいサ
イズのデータを転送すべきか否かを判定する。1つのチ
ャネルを介してチャネルインタリーブサイズより小さい
サイズのデータを転送すべき場合には、チャネルインタ
リーブ制御構造310は、より有効にバスを利用できる
ように、第1のチャネルの転送が完了すると、直ちに別
のチャネルにその転送を実行させる。また、第1のチャ
ネルが転送を完了した後にデータ転送を要求するチャネ
ルが他に存在していないときには、チャネルインタリー
ブ制御構造310は第1のチャネルに転送を継続させる
か、又は別の要求に応答させるかいずれかの状況にな
る。論理上、チャネルインタリーブ制御構造310はチ
ャネルごとのチャネルインタリーブサイズ、現在転送カ
ウント及び合計転送サイズに関する情報を処理するプロ
セッサであっても良い。
【0022】図4を参照して、転送動作の1例を挙げな
がら、チャネルインタリーブに際して独自の回路アーキ
テクチャの動作を説明する。まず、DMA転送は、32
バイトまでのバーストを支援するホストに500バイト
のチャネルインタリーブサイズを有するように先にプロ
グラムされているチャネル1を介する1000バイトの
データを要求する。尚、チャネルインタリーブサイズ
は、別のチャネルが同じバスを介して転送できるように
なる前に転送される最大量のデータを表す。転送はメモ
リ400との間でAバス460を介してデュアルポート
メモリ420に向かって始まり、デュアルポートメモリ
420からBバス470を介してデータを要求した周辺
装置450に至る。チャネルインタリーブ制御構造41
0は、チャネル1と関連するこの場合には500バイト
であるチャネルインタリーブサイズと、1000バイト
である合計転送カウントと、32バイトであるバースト
サイズとを読取ることにより、転送をどのように「スラ
イス」するかを確定する。そこで、15回の個別の32
バイトバーストに1回の16バイトバーストと、1回の
4バイト転送を加えた500バイトのスライスをデュア
ルポートメモリ420に書込むことになり、チャネルシ
ーケンサ430は「チャネル1」をこのデータのスライ
スに対応するソースチャネルとして書込む。
【0023】チャネル1がその500バイトのチャネル
インタリーブサイズを侵害せずに最大可能(500バイ
ト)なデータのスライスを書込んだ後、別のチャネルは
データを転送するためにAバス460を使用できるよう
になる。たとえば、チャネル7を介するDMA転送がA
バス460の使用を許可された場合、この時点でチャネ
ル7を介する転送はインタリーブすることができる。
尚、別のDMAチャネルが転送のために異なる緩衝アー
キテクチャを使用することを要求できるようにDMA転
送に対応するために、コンピュータシステムは複数の緩
衝アーキテクチャ(図4には示さず)を有していても良
い。ただし、本発明の動作を明確に説明するために、こ
こでは全てのチャネルはDMA転送を実行するために同
一の回路アーキテクチャ401を使用するものと仮定す
る。チャネル7にAバス460が許可された後、その時
点でチャネル1のAバス460に対する要求も許可され
るならば、チャネル7がその対応するチャネルインタリ
ーブサイズに達するまで、チャネル1に関わる転送は中
断する。チャネル1に関わる転送は中断するが、その後
にチャネル1がチャネル7のインタリーブによる影響を
受けずに転送を再開できるように、チャネルインタリー
ブ制御構造410はチャネル1の転送パラメータ、すな
わち、チャネルインタリーブサイズ,合計転送サイズ及
び現在転送カウントを維持し続ける。
【0024】チャネル7を介するデータの転送は、チャ
ネル7に関わるデータ「スライス」のサイズがチャネル
1とは異なるようにチャネル7は異なるチャネルインタ
リーブサイズ,合計転送サイズ及びバーストサイズを有
するべくプログラムされていても良いという点を除い
て、チャネル1の場合と同様に進行する。チャネル7の
スライスがメモリ400からデュアルポートメモリ42
0に書込まれると、チャネルシーケンサ430は「チャ
ネル7」をデュアルポートメモリ420に書込まれたこ
のデータのスライスに対応するソースチャネルとして書
込む。転送の次のスライスもチャネル7からのものであ
れば、チャネル7を再びソースチャネルとしてチャネル
シーケンサ430に書込む。
【0025】チャネル7がメモリ400からデュアルポ
ートメモリ420への転送を完了するか、又はチャネル
インタリーブサイズの大きさで許容しているデータ転送
を少なくとも一部完了した後、Aバス460は要求が許
可されたどのチャネルに対しても利用自在の状態にな
る。チャネル1がその要求を許可されたと仮定すると、
チャネル1はメモリ400からデュアルポートメモリ4
20へのデータ転送を再開することができる。デュアル
ポートメモリ420に別のデータのスライスを書込む一
方で、チャネルシーケンサ430は「チャネル1」をソ
ースチャネルとして書込む。図6は、デュアルポートメ
モリ620及びチャネルシーケンサ630の現在状態を
示す。尚、始動時には、書込みポインタ625と読取り
ポインタ621は、当初、デュアルポートメモリ620
の第1の記憶場所に整列し、また、ソースチャネルポイ
ンタ631と宛先チャネルポインタ635もチャネルシ
ーケンサ630の第1の記憶場所に整列することに注意
すべきである。
【0026】図6を参照して説明する。チャネル1は、
500バイトの第2のスライスをデュアルポートメモリ
620の記憶場所に、記憶場所689から始めて書込む
ことにより、要求された合計転送カウントを転送し続
け、チャネル1のチャネルインタリーブサイズに達した
後に別のチャネルがバスの使用を許可されたならば、転
送を中断する。インタリーブが起こらなければ、チャネ
ル1は残るデータをデュアルポートメモリ620に書込
み、一方、チャネルシーケンサ630はスライスごとに
「チャネル1」をソースチャネルとして並行して書込
む。
【0027】図6に示すように、読取りポインタ621
はデュアルポートメモリ620に結合している。尚、デ
ュアルポートメモリ620がその二重書込み・読取りポ
インタメカニズムを介して同時に書込みと読取りを実行
していることができるように、読取りポインタ621と
書込みポインタ625は互いに独立して動作する。デュ
アルポートメモリ620のデータを読取るべきときに
は、読取りポインタ621がデュアルポートメモリ62
0に沿って移動するにつれてデータを読取る。データの
宛先を指示するのは、チャネルシーケンサ630に結合
する宛先チャネルポインタ635である。そこで、その
チャネルのチャネルインタリーブサイズを侵害する前
に、データをその宛先チャネルを介してデュアルポート
メモリ620から読取る。宛先チャネルポインタ635
はチャネルシーケンサ630の次の記憶場所に増分し、
それはデュアルポートメモリ620から読取りポインタ
621を介して読取るべきデータの宛先チャネルサを指
示する。デュアルポートメモリ620の書込み動作につ
いて説明したように、複数のチャネルを支援するため
に、デュアルポートメモリ620の読取り動作もインタ
リーブすることができる。さらに、デュアルポートメモ
リ620からデータを読取るときに合計転送カウントに
達すれば、残っている転送がそのチャネルインタリーブ
サイズより小さくても別のチャネルはデュアルポートメ
モリ620からのデータを読取りを許可される。従っ
て、remnantを転送した後に転送すべきデータが
それ以上存在していない場合には、他方のチャネルを強
いて待機させないことにより、バスをさらに効率良く利
用できる。現在、デュアルポートメモリ620は図5に
示すように2つのデュアルポートランダムアクセスメモ
リにより実現される。
【0028】本発明の回路アーキテクチャをチャネルイ
ンタリーブDMA動作を支援するための好ましい実施例
として説明したが、他の複数装置転送動作にもこの回路
アーキテクチャを容易に適用できることは当業者には明
白なはずである。たとえば、CPUと複数の装置との間
の共通転送資源を介するデータ転送の場合、回路アーキ
テクチャは各装置の転送シーケンスを維持しつつ、個別
の読取り動作と書込み動作を連続して実行することがで
きる。このような回路アーキテクチャにすれば、転送資
源を効率良く利用できる。動作中、装置ごとのデータを
デュアルポートメモリに記憶する一方で、装置IDをシ
ーケンサに記録する。チャネルインタリーブメカニズム
と同様に、装置ごとにデータの流れの状態を監視するた
めにデータ転送カウントを維持することができる。「装
置ごとに1バッファ」の方式と比較して、回路アーキテ
クチャは個々のバッファの全てが必要とするシリコン領
域を犠牲にせず、帯域幅を拡張できると共に、動作の連
続性を向上させることができる。
【図面の簡単な説明】
【図1】DMA制御装置モジュールの概略図。
【図2】DMA制御装置モジュールを伴うコンピュータ
システムのブロック線図。
【図3】本発明の教示を取入れた複数のインタリーブす
るDMAチャネルを支援する回路アーキテクチャの概略
図。
【図4】本発明の教示を取入れた回路アーキテクチャの
概略図。
【図5】好ましい一実施例における回路アーキテクチャ
の概略図。
【図6】書込み動作の1例における回路アーキテクチャ
の概略図。
【図7】チャネルインタリーブプロセスを示すフローチ
ャート。
【符号の説明】
200 システムバス 210 CPU 220 DMA制御装置モジュール 230 バッファ 240 メモリ 250 周辺装置 300 制御構造 310 チャネルインタリーブ構造 320 デュアルポートメモリ 321 読取りポインタ 325 書込みポインタ 330 チャネルシーケンサ 331 ソースポインタ 335 宛先ポインタ 400 メモリ 401 回路アーキテクチャ 410 チャネルインタリーブ制御構造 420 デュアルポートメモリ 430 チャネルシーケンサ 450 周辺装置 460 Aバス 470 Bバス 620 デュアルポートメモリ 621 読取りポインタ 625 書込みポインタ 630 チャネルシーケンサ 631 ソースチャネルポインタ 635 宛先チャネルポインタ 689 記憶場所
フロントページの続き (73)特許権者 591064003 901 SAN ANTONIO ROA D PALO ALTO,CA 94303, U.S.A. (56)参考文献 特開 平6−236344(JP,A) 特開 平6−266649(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 13/28 310

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のDMAチャネルによって1つの転
    送資源を使用してデータを転送する方法において,前記
    転送資源を使用して第1の数のデータを転送するために
    第1のDMAチャネルを提供する過程と;前記第1の数
    を前記第1のDMAチャネルの第1の所定のチャネルイ
    ンタリーブサイズと比較する過程と;前記第1の数が前
    記第1の所定のチャネルインタリーブサイズ以下であれ
    ば、前記第1の数のデータを前記転送資源を使用して前
    記第1のチャネルを介して転送する過程と;前記第1の
    数のデータを、それぞれが第1の所定のチャネルインタ
    リーブサイズを越えない大きさを有する複数のスライス
    に分割する過程と;前記第1のDMAチャネルによって
    それぞれのデータのスライスを前記転送資源を使用して
    転送する過程と;前記第1のDMAチャネルにおけるそ
    れぞれのデータのスライスの後に、第2のDMAチャネ
    ルが前記転送資源の制御を得たか否かを判定するために
    問合わせし、前記第2のDMAチャネルが制御を得てい
    なければ、前記第1のDMAチャネルによって前記転送
    資源を使用してデータのスライスを転送し続ける過程
    と;前記第2のDMAチャネルがそのデータを前記転送
    資源を介して転送し、各スライスの後に問合わせするよ
    うに、前記転送資源の制御を前記第2のDMAチャネル
    へ移行する過程とから成る方法。
  2. 【請求項2】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のDMAチャネルによる1つの転送
    資源を使用するデータ転送をインタリーブする装置にお
    いて,前記転送資源に結合し、第1のチャネルについて
    転送すべきデータの総数である合計転送カウントを第1
    のチャネルから受信する受信手段と;前記受信手段に結
    合し、前記合計転送カウントが前記第1のチャネルの前
    記所定のチャネルインタリーブサイズより大きいか否か
    を判定する制御手段と;前記制御手段に結合し、前記合
    計転送カウントが前記所定のチャネルインタリーブサイ
    ズより大きい場合に、前記第1のチャネルからの前記デ
    ータを、それぞれが前記第1のチャネルについての前記
    所定のチャネルインタリーブサイズ以下である複数のス
    ライスに分割するデータスライス手段と;前記複数のス
    ライスを前記第1のチャネルによって転送する転送手段
    と;前記転送手段に結合し、前記DMAチャネルのそれ
    ぞれについて、前記DMAチャネルのそれぞれで前記転
    送資源を介して既に転送されたデータの数である現在転
    送カウントを維持する第1のカウンタ手段と;前記第1
    のカウンタ手段に結合し、前記第1のチャネルからの1
    つのスライスが転送された後、第2のチャネルが前記転
    送資源についての制御を得たか否かを判定し、制御を得
    ていれば、前記転送手段を前記第2のチャネルに結合す
    る問合せ手段と;前記転送手段に結合し、前記第1のチ
    ャネルに関する前記合計転送カウントが前記第1のチャ
    ネルに関する前記現在転送カウントと等しいか否かを判
    定し、等しいならば、全てのデータが既に転送されたと
    きに前記第2のチャネルがそのデータのチャネルインタ
    リーブサイズを終了するために前記第1のチャネルを待
    つ必要がないように、前記転送資源を前記第2のチャネ
    ルに結合する第2のカウンタ手段とを具備する装置。
  3. 【請求項3】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のDMAチャネルであって、そのう
    ち第1のDMAチャネルは転送資源を介して第1の数の
    データを転送するのを待つようなDMAチャネルによっ
    て、転送資源を使用してデータを転送する装置におい
    て,前記第1の数を前記第1のDMAチャネルの第1の
    所定のチャネルインタリーブサイズと比較して、前記第
    1の数が前記第1の所定のチャネルインタリーブサイズ
    以下であるか否かを判定し、前記第1の所定のチャネル
    インタリーブサイズ以下であれば、前記第1の数のデー
    タを前記転送資源を使用して前記第1のチャネルを介し
    て転送する比較手段と;前記第1の数のデータを、それ
    ぞれが前記第1の所定のチャネルインタリーブサイズを
    越えない複数のスライスに分割するデータ分割手段と;
    それぞれのデータのスライスを前記転送資源を使用して
    第1のDMAチャネルによって転送するデータ転送手段
    と;前記第1のDMAチャネルによってそれぞれのデー
    タのスライスを転送した後、第2のDMAチャネルが前
    記転送資源の制御を得たか否かを判定するために問合せ
    し、得ていなければ、前記第1のDMAチャネルによっ
    て前記転送資源を使用してデータのスライスを転送し続
    ける問合せ手段と;前記第2のDMAチャネルがそのデ
    ータを前記転送資源を介して転送し且つ各スライスの後
    に問合せするように、前記転送資源の制御を前記第2の
    DMAチャネルへ解放する制御手段とを具備する装置。
JP35881492A 1991-12-30 1992-12-28 データを転送する方法と装置及びデータ転送をインタリーブする装置 Expired - Fee Related JP3271125B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US814766 1991-12-30
US07/814,766 US5388237A (en) 1991-12-30 1991-12-30 Method of and apparatus for interleaving multiple-channel DMA operations

Publications (2)

Publication Number Publication Date
JPH06266650A JPH06266650A (ja) 1994-09-22
JP3271125B2 true JP3271125B2 (ja) 2002-04-02

Family

ID=25215954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35881492A Expired - Fee Related JP3271125B2 (ja) 1991-12-30 1992-12-28 データを転送する方法と装置及びデータ転送をインタリーブする装置

Country Status (5)

Country Link
US (1) US5388237A (ja)
EP (1) EP0550164B1 (ja)
JP (1) JP3271125B2 (ja)
KR (1) KR960006503B1 (ja)
DE (1) DE69225463T2 (ja)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5845329A (en) * 1993-01-29 1998-12-01 Sanyo Electric Co., Ltd. Parallel computer
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5808487A (en) * 1994-11-30 1998-09-15 Hitachi Micro Systems, Inc. Multi-directional small signal transceiver/repeater
US5630059A (en) * 1995-02-06 1997-05-13 International Business Machines Corporation Expedited message transfer in a multi-nodal data processing system
EP0732659B1 (en) * 1995-03-17 2001-08-08 LSI Logic Corporation Controlling (n+i) I/O channels with (n) data managers in a homogeneous software programming environment
US5864712A (en) * 1995-03-17 1999-01-26 Lsi Logic Corporation Method and apparatus for controlling (N+I) I/O channels with (N) data managers in a homogenous software programmable environment
US5631853A (en) * 1995-11-13 1997-05-20 Motorola Inc. Flexible configuration of timebases in a timer system
US5870631A (en) * 1995-12-15 1999-02-09 International Business Machines Corporation System for operating system software providing input buffer for receiving variable-length bit stream with a header containing synchronization data recognized by universal serial controller
US5870627A (en) * 1995-12-20 1999-02-09 Cirrus Logic, Inc. System for managing direct memory access transfer in a multi-channel system using circular descriptor queue, descriptor FIFO, and receive status queue
US5828901A (en) * 1995-12-21 1998-10-27 Cirrus Logic, Inc. Method and apparatus for placing multiple frames of data in a buffer in a direct memory access transfer
US6041345A (en) * 1996-03-08 2000-03-21 Microsoft Corporation Active stream format for holding multiple media streams
US5797034A (en) * 1996-03-15 1998-08-18 Adaptec, Inc. Method for specifying execution of only one of a pair of I/O command blocks in a chain structure
US5812877A (en) * 1996-03-15 1998-09-22 Adaptec, Inc. I/O command block chain structure in a memory
US5758187A (en) * 1996-03-15 1998-05-26 Adaptec, Inc. Method for enhancing performance of a RAID 1 read operation using a pair of I/O command blocks in a chain structure
US5768621A (en) * 1996-03-15 1998-06-16 Adaptec, Inc. Chain manager for use in executing a chain of I/O command blocks
US5778194A (en) * 1996-04-08 1998-07-07 Symbios, Inc. Method and apparatus for measuring performance of a computer bus
JPH1040211A (ja) * 1996-04-30 1998-02-13 Texas Instr Inc <Ti> パケット化されたデータ通信インタフェース機器内での直接メモリアクセス優先順位を割り当てるための方法ならびにdmaチャンネル回路
US5852608A (en) * 1996-06-06 1998-12-22 Sun Microsystems, Inc. Structure and method for bi-directional data transfer between asynchronous clock domains
JP3206458B2 (ja) * 1996-10-18 2001-09-10 日本電気株式会社 Dma転送方式
US6167486A (en) * 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US6145027A (en) * 1997-07-09 2000-11-07 Texas Instruments Incorporated DMA controller with split channel transfer capability and FIFO buffering allowing transmit channel to get ahead of corresponding receive channel by preselected number of elements
US6032204A (en) * 1998-03-09 2000-02-29 Advanced Micro Devices, Inc. Microcontroller with a synchronous serial interface and a two-channel DMA unit configured together for providing DMA requests to the first and second DMA channel
US6199121B1 (en) * 1998-08-07 2001-03-06 Oak Technology, Inc. High speed dynamic chaining of DMA operations without suspending a DMA controller or incurring race conditions
US6275877B1 (en) * 1998-10-27 2001-08-14 James Duda Memory access controller
US8346971B2 (en) * 1999-05-04 2013-01-01 At&T Intellectual Property I, Lp Data transfer, synchronising applications, and low latency networks
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system
US6795875B2 (en) * 2000-07-31 2004-09-21 Microsoft Corporation Arbitrating and servicing polychronous data requests in direct memory access
US6816923B1 (en) * 2000-07-31 2004-11-09 Webtv Networks, Inc. Arbitrating and servicing polychronous data requests in direct memory access
US6785284B1 (en) * 2000-08-10 2004-08-31 Infineon Technologies North America Corp. Interleavement for transport of frames and cells
US7054986B2 (en) * 2001-03-30 2006-05-30 Nokia Corporation Programmable CPU/interface buffer structure using dual port RAM
US20020184381A1 (en) * 2001-05-30 2002-12-05 Celox Networks, Inc. Method and apparatus for dynamically controlling data flow on a bi-directional data bus
US20050038946A1 (en) * 2003-08-12 2005-02-17 Tadpole Computer, Inc. System and method using a high speed interface in a system having co-processors
JP4401788B2 (ja) * 2004-01-06 2010-01-20 株式会社日立製作所 ストレージ制御装置
US7669190B2 (en) 2004-05-18 2010-02-23 Qlogic, Corporation Method and system for efficiently recording processor events in host bus adapters
US7577772B2 (en) * 2004-09-08 2009-08-18 Qlogic, Corporation Method and system for optimizing DMA channel selection
US7185123B2 (en) * 2004-09-15 2007-02-27 Qualcomm Incorporated Method and apparatus for allocating bandwidth on a transmit channel of a bus
US20060064531A1 (en) * 2004-09-23 2006-03-23 Alston Jerald K Method and system for optimizing data transfer in networks
US7392437B2 (en) * 2005-01-20 2008-06-24 Qlogic, Corporation Method and system for testing host bus adapters
US7281077B2 (en) * 2005-04-06 2007-10-09 Qlogic, Corporation Elastic buffer module for PCI express devices
US7916728B1 (en) 2007-09-28 2011-03-29 F5 Networks, Inc. Lockless atomic table update
TWI343525B (en) * 2007-10-04 2011-06-11 Novatek Microelectronics Corp Method for data storage and access of memory and memory using the same
JP4516999B2 (ja) * 2008-03-28 2010-08-04 富士通株式会社 データ通信制御装置、データ通信制御方法およびそのためのプログラム
JP4706720B2 (ja) * 2008-05-15 2011-06-22 富士ゼロックス株式会社 Dma制御システム、印刷装置、および転送指示プログラム
US8103809B1 (en) 2009-01-16 2012-01-24 F5 Networks, Inc. Network devices with multiple direct memory access channels and methods thereof
US8880696B1 (en) * 2009-01-16 2014-11-04 F5 Networks, Inc. Methods for sharing bandwidth across a packetized bus and systems thereof
US8112491B1 (en) 2009-01-16 2012-02-07 F5 Networks, Inc. Methods and systems for providing direct DMA
US9152483B2 (en) 2009-01-16 2015-10-06 F5 Networks, Inc. Network devices with multiple fully isolated and independently resettable direct memory access channels and methods thereof
US8880632B1 (en) 2009-01-16 2014-11-04 F5 Networks, Inc. Method and apparatus for performing multiple DMA channel based network quality of service
US9313047B2 (en) 2009-11-06 2016-04-12 F5 Networks, Inc. Handling high throughput and low latency network data packets in a traffic management device
US10135831B2 (en) 2011-01-28 2018-11-20 F5 Networks, Inc. System and method for combining an access control system with a traffic management system
US9767058B2 (en) * 2011-11-17 2017-09-19 Futurewei Technologies, Inc. Method and apparatus for scalable low latency solid state drive interface
US9036822B1 (en) 2012-02-15 2015-05-19 F5 Networks, Inc. Methods for managing user information and devices thereof
US10033837B1 (en) 2012-09-29 2018-07-24 F5 Networks, Inc. System and method for utilizing a data reducing module for dictionary compression of encoded data
US9270602B1 (en) 2012-12-31 2016-02-23 F5 Networks, Inc. Transmit rate pacing of large network traffic bursts to reduce jitter, buffer overrun, wasted bandwidth, and retransmissions
US10375155B1 (en) 2013-02-19 2019-08-06 F5 Networks, Inc. System and method for achieving hardware acceleration for asymmetric flow connections
US9864606B2 (en) 2013-09-05 2018-01-09 F5 Networks, Inc. Methods for configurable hardware logic device reloading and devices thereof
EP3085051A1 (en) 2013-12-16 2016-10-26 F5 Networks, Inc Methods for facilitating improved user authentication using persistent data and devices thereof
US10015143B1 (en) 2014-06-05 2018-07-03 F5 Networks, Inc. Methods for securing one or more license entitlement grants and devices thereof
JP2016051231A (ja) * 2014-08-29 2016-04-11 キヤノン株式会社 電子機器
KR20170024714A (ko) 2015-08-26 2017-03-08 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법
US10445267B2 (en) 2016-06-29 2019-10-15 Nxp Usa, Inc. Direct memory access (DMA) unit with address alignment
US10972453B1 (en) 2017-05-03 2021-04-06 F5 Networks, Inc. Methods for token refreshment based on single sign-on (SSO) for federated identity environments and devices thereof
US11855898B1 (en) 2018-03-14 2023-12-26 F5, Inc. Methods for traffic dependent direct memory access optimization and devices thereof
US11537716B1 (en) 2018-11-13 2022-12-27 F5, Inc. Methods for detecting changes to a firmware and devices thereof
CN113360423A (zh) 2020-03-03 2021-09-07 瑞昱半导体股份有限公司 数据储存系统及操作数据储存系统的方法
CN113360432B (zh) 2020-03-03 2024-03-12 瑞昱半导体股份有限公司 数据传输系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403282A (en) * 1978-01-23 1983-09-06 Data General Corporation Data processing system using a high speed data channel for providing direct memory access for block data transfers
US4371932A (en) * 1979-07-30 1983-02-01 International Business Machines Corp. I/O Controller for transferring data between a host processor and multiple I/O units
US4423480A (en) * 1981-03-06 1983-12-27 International Business Machines Corporation Buffered peripheral system with priority queue and preparation for signal transfer in overlapped operations
US4571671A (en) * 1983-05-13 1986-02-18 International Business Machines Corporation Data processor having multiple-buffer adapter between a system channel and an input/output bus
US4688166A (en) * 1984-08-03 1987-08-18 Motorola Computer Systems, Inc. Direct memory access controller supporting multiple input/output controllers and memory units
US4922416A (en) * 1984-12-14 1990-05-01 Alcatel Usa, Corp. Interface device end message storing with register and interrupt service registers for directing segmented message transfer between intelligent switch and microcomputer
US4744078A (en) * 1985-05-13 1988-05-10 Gould Inc. Multiple path multiplexed host to network data communication system
GB2196762B (en) * 1986-10-27 1990-12-19 Burr Brown Ltd Interleaved access to global memory by high priority source
US4831523A (en) * 1986-10-31 1989-05-16 Bull Hn Information Systems Inc. Multiple DMA controller chip sequencer
US4831520A (en) * 1987-02-24 1989-05-16 Digital Equipment Corporation Bus interface circuit for digital data processor
AU2022188A (en) * 1987-07-30 1989-02-02 Alliant Computer Systems Corporation Parallel processing computer in which memory access priorities are varied
US5016167A (en) * 1987-12-21 1991-05-14 Amdahl Corporation Resource contention deadlock detection and prevention
US4878173A (en) * 1988-05-16 1989-10-31 Data General Corporation Controller burst multiplexor channel interface
US5155854A (en) * 1989-02-03 1992-10-13 Digital Equipment Corporation System for arbitrating communication requests using multi-pass control unit based on availability of system resources
US5261064A (en) * 1989-10-03 1993-11-09 Advanced Micro Devices, Inc. Burst access memory
US5157775A (en) * 1989-12-15 1992-10-20 Eastman Kodak Company Dual port, dual speed image memory access arrangement
US5175825A (en) * 1990-02-02 1992-12-29 Auspex Systems, Inc. High speed, flexible source/destination data burst direct memory access controller

Also Published As

Publication number Publication date
DE69225463D1 (de) 1998-06-18
US5388237A (en) 1995-02-07
KR930014074A (ko) 1993-07-22
KR960006503B1 (ko) 1996-05-16
EP0550164B1 (en) 1998-05-13
JPH06266650A (ja) 1994-09-22
EP0550164A1 (en) 1993-07-07
DE69225463T2 (de) 1998-12-24

Similar Documents

Publication Publication Date Title
JP3271125B2 (ja) データを転送する方法と装置及びデータ転送をインタリーブする装置
JP3273202B2 (ja) 複数のデータチャネルを介してデータを転送する方法及びその回路アーキテクチャ
EP0604471B1 (en) Multi-media signal processor computer system
EP0732659B1 (en) Controlling (n+i) I/O channels with (n) data managers in a homogeneous software programming environment
US5530897A (en) System for dynamic association of a variable number of device addresses with input/output devices to allow increased concurrent requests for access to the input/output devices
US7913034B2 (en) DRAM access command queuing
US6115761A (en) First-In-First-Out (FIFO) memories having dual descriptors and credit passing for efficient access in a multi-processor system environment
JP2001142842A (ja) Dmaハンドシェークプロトコル
US6889266B1 (en) Method for delivering packet boundary or other metadata to and from a device using direct memory controller
US5696990A (en) Method and apparatus for providing improved flow control for input/output operations in a computer system having a FIFO circuit and an overflow storage area
JP2557199B2 (ja) インターフェース・システムおよび方法
US5638535A (en) Method and apparatus for providing flow control with lying for input/output operations in a computer system
JPH06103213A (ja) 入出力装置
US5901328A (en) System for transferring data between main computer multiport memory and external device in parallel system utilizing memory protection scheme and changing memory protection area
US6105080A (en) Host adapter DMA controller with automated host reply capability
US6230215B1 (en) On-demand transfer engine
JPH1196072A (ja) メモリアクセス制御回路
US20020184450A1 (en) Multifunctional I/O organizer unit for multiprocessor multimedia chips
US6401151B1 (en) Method for configuring bus architecture through software control
US6425029B1 (en) Apparatus for configuring bus architecture through software control
JPH10124438A (ja) 入出力処理装置
JPH09231188A (ja) マルチクラスタ情報処理システム
JPH065521B2 (ja) メツセージ・バツフア・システム
JPH0343853A (ja) データ転送装置
JPH10289198A (ja) データ転送装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees