JP3271125B2 - データを転送する方法と装置及びデータ転送をインタリーブする装置 - Google Patents

データを転送する方法と装置及びデータ転送をインタリーブする装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
おけるデータ転送動作に関し、特に、コンピュータシス
テムにおける直接メモリアクセス動作に関する。
【０００２】
【従来の技術】複数のデータ処理装置を有するコンピュ
ータシステムでは、データの転送は１つの装置と別の装
置との間で起こるばかりでなく、システム効率を得るた
めに、１つの装置と他の複数の装置との間でも時間多重
化方式で起こる。たとえば、中央処理装置（「ＣＰ
Ｕ」）は、ＣＰＵを十分に利用するために、他の装置と
の間のデータ転送アクティビティを時間多重化する一方
で、１つのネットワーク装置へデータを転送できるであ
ろう。様々な装置からのデータ転送速度は異なることも
あるので、バッファを複数の装置のデータ転送速度を最
適にするために各装置と、ＣＰＵとの間の媒介装置とし
て設ける場合がある。バッファを設けると、転送資源が
利用可能になるまで又は転送の宛先が空いているとき、
データを一時的に記憶することができる。装置ごとにバ
ッファを設けると、ＣＰＵと対話する装置が増してきた
ときには、より精巧なシステムが要求される場合が多い
ので、集積回路について問題が起こる。集積回路では、
ダイサイズの制限によって、より多くのバッファとそれ
に関連する復号論理を追加できない。
【０００３】この問題を、コンピュータシステムにおい
て複数のチャネルを介してデータを転送する直接メモリ
アクセス動作により例示することができる。直接メモリ
アクセス（「ＤＭＡ」）動作は、大量のデータを移動さ
せるべき場合にコンピュータ入出力（「Ｉ／Ｏ」）動作
に使用される技法である。通常、ＤＭＡはシステムバス
に追加モジュールを含む。図１に示すようなＤＭＡモジ
ュール１００はＣＰＵ（図示せず）をエミュレートする
と共に、ＣＰＵからシステムバスの制御を引継ぐことが
できる。ＤＭＡ動作は次のように進行する。ＣＰＵは、
データの１ブロックを読取る又は書込むことを望むと
き、ＤＭＡモジュール１００へ指令を発行する。その指
令は読取り１０１が要求されたのか又は書込み１０２が
要求されたのかに関する情報と、関連するＩ／Ｏ装置の
アドレス１０３と、読取り又は書込みを開始すべきメモ
リの記憶場所と、読取るべき語又は書込むべき語の数１
０５とを含む。そこで、ＣＰＵはこのＩ／Ｏ動作をＤＭ
Ａモジュールへ委ねてしまっているため、他のタスクを
実行し続け、モジュールはそのタスクを処理する。従っ
て、ＤＭＡモジュールはＣＰＵを経過せずに、直接にメ
モリとの間で全データブロックを一度に１語ずつ転送す
る。転送が完了すると、ＤＭＡモジュールは割込み信号
１１０をＣＰＵへ送信する。そのため、ＣＰＵは転送の
始めと終わりで動作に参加するだけで良い。
【０００４】ＤＭＡモジュールは、メモリとの間でデー
タを転送するために、バスの制御を引継ぐことが必要で
ある。この目的のために、ＤＭＡモジュールはＣＰＵが
バスを必要としないときに限ってバスを使用しなければ
ならないか、あるいは、ＤＭＡモジュールはＣＰＵにそ
の動作を一時的に中断させなければならない。このＤＭ
Ａモジュールが実行する唯一の機能はデータ転送である
ので、転送シーケンスをモジュールの回路にハードワイ
ヤードすることができる。命令をはるかに高いレベルで
取出すことにより、帯域幅の利用を最小限に抑えられ
る。ＤＭＡモジュールはバスが要求するアドレス信号と
制御信号を発生する能力を備えているため、ＤＭＡモジ
ュールはＩ／Ｏ動作を全メモリ速度で実行することがで
きる。
【０００５】今日の効率の良いコンピュータシステムで
は、ＤＭＡ動作は多様な装置との間の複数チャネルデー
タ転送にも対応しなければならない。データ転送を容易
にするために、独立したバッファがＤＭＡチャネルに割
当てられる。ところが、動作が一層精巧になってＤＭＡ
チャネルの数が増すにつれて、「チャネルごとに１バッ
ファ」の方式は全く実用的でないとはいえないまでも、
望ましくなくなっている。さらに、先入れ先出し（「Ｆ
ＩＦＯ」）バッファなどの単一のバッファは複数チャネ
ルＤＭＡ動作について媒介手段として働くであろうが、
直ちに全てのデータを必要としている１つのチャネルが
別のチャネルのデータにより阻止される場合、ＦＩＦＯ
にも依然としてボトルネックの問題が起こる。また、Ｆ
ＩＦＯへデータが転送されている間、ＦＩＦＯは一杯に
なるように拘束されるので、ＦＩＦＯの一部のデータを
読取るまで転送を強制的に停止させる。以上の理由によ
り、従来の複数チャネル転送におけるＦＩＦＯは広い帯
域幅をもつ連続する動作を実行できない。
【０００６】以下に説明する通り、本発明は、広い帯域
幅を獲得し且つ資源を効率良く利用するために、様々に
異なるチャネルからの転送シーケンスをインタリーブす
ることにより、複数のＤＭＡチャネルを介してデータを
転送する方法及び装置を開示する。また、帯域幅及びシ
ステム効率を最大限に向上させるために、複数チャネル
ＤＭＡ転送の支援と組合せて使用すると最も有利である
回路アーキテクチャをも開示する。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、複数チャネルＤＭＡ動作を支援することである。ま
た、本発明の目的は、連続する動作の流れの中で複数チ
ャネルＤＭＡ転送を支援することである。本発明の別の
目的は、チャネルをインタリーブすることにより広帯域
幅複数チャネルＤＭＡ転送を達成することである。本発
明の別の目的は、複数のインタリーブするＤＭＡチャネ
ルと組合せて使用すると最も有利である回路アーキテク
チャを提供することである。本発明の別の目的は、チャ
ネルごとに読取りと書込みを独立して行いつつ複数のＤ
ＭＡチャネルを支援する回路アーキテクチャを支援する
ことである。本発明の別の目的は、インタリーブするＤ
ＭＡチャネルについてバスを効率良く利用するための回
路アーキテクチャを提供することである。
【０００８】
【課題を解決するための手段】以下に説明する通り、本
発明は、チャネルごとのデータ転送をデータスライスの
シーケンスに分割し、転送をスライスごとにインタリー
ブすることにより、複数のチャネルＤＭＡ動作を支援す
る方法及び装置を開示する。転送資源の制御はＤＭＡチ
ャネルの間で移行して良いが、チャネルごとのデータス
ライスの順序付けは維持される。さらに、本発明は、複
数のインタリーブするＤＭＡチャネルと共に使用すると
最も有利である回路アーキテクチャを開示する。この回
路アーキテクチャはデュアルポートメモリと、チャネル
シーケンサと、チャネルインタリーブ制御装置とを具備
する。デュアルポートメモリは、チャネルを介して転送
すべきデータのスライスを記憶する。チャネルシーケン
サは、デュアルポートメモリにあるデータスライスのチ
ャネル順序付けを維持する。チャネルインタリーブ装置
は、チャネルごとにチャネルインタリーブサイズと、現
在データ転送カウントと、合計転送カウントとを監視す
ることにより、チャネルにそのデータ転送をインタリー
ブさせる。第１のチャネルがそのチャネルインタリーブ
サイズに達したとき、又は第１のチャネルが要求された
合計転送カウントを転送し終わったときに、第２のチャ
ネルは第１のチャネルと同じ媒体を介してデータを転送
することが許され、それにより、バスを効率良く利用で
きる。本発明の目的、特徴及び利点は以下の詳細な説明
から明白になるであろう。
【０００９】〔表記法及び用語〕以下の詳細な説明の大
部分は、コンピュータメモリ内部のデータビットについ
ての演算のアルゴリズム及び記号表示によって提示され
る。そのようなアルゴリズムによる説明や表示は、デー
タ処理技術に熟達する人がその作業の内容を同じ分野の
当業者に最も有効に伝達するために使用する手段であ
る。ここでは、また、一般にも、アルゴリズムは所望の
結果に至る首尾一貫したステップのルシーケンスである
と考えられている。それらのステップは物理的量の物理
的操作を要求するステップである。通常、それらの量は
記憶，転送，組合せ，比較及びその他の方法による操作
が可能である電気信号又は磁気信号の形をとるが、必ず
そうであるとは限らない。時によっては、主に一般使用
されている用語であるという理由により、そのような信
号をビット，値，要素，記号，文字，項，数などと呼ぶ
と好都合であることがわかる。ただし、それらの用語及
びそれに類する用語は、全て、適切な物理的量と関連さ
せるべきものであり、単にそれらの量に便宜上付された
ラベルであるにすぎないということを忘れてはならな
い。
【００１０】さらに、実行される操作を一般にはオペレ
ータが実行する知的動作と関連している加算又は比較な
どの用語で呼ぶことが多いが、ここで説明する、本発明
の一部を成す動作のどれをとっても、そのようなオペレ
ータの能力は不要であり、多くの場合に望ましくない。
動作は機械の動作である。本発明の動作を実行するのに
有用な機械には、汎用デジタルコンピュータ又は他の同
様の装置がある。いずれの場合にも、コンピュータを動
作させるときの方法動作と、計算それ自体の方法との明
確な区別に留意すべきである。本発明は、電気信号又は
他の物理的（たとえば、機械的，化学的）信号を処理し
て、別の所望の物理的信号を発生するに際してコンピュ
ータを動作させる方法ステップに関する。また、本発明
はそのような動作を実行する装置にも関する。この装置
は所要の目的に合わせて特別に構成されても良いし、あ
るいは汎用コンピュータをそのコンピュータに記憶させ
たコンピュータプログラムにより選択的に起動又は再構
成しても良い。ここで提示するアルゴリズムは、元来、
特定のコンピュータ又は他の特定の装置に関連するもの
ではない。すなわち、本発明の教示に従って書込まれた
プログラムと共に様々な汎用機械を使用して良く、ある
いは、要求される方法ステップを実行するためにはより
専門的な装置を構成するほうが好都合であるとわかるか
もしれない。そのような多様な機械について要求される
構造は以下のの説明から明白になるであろう。
【００１１】コード化の詳細 ここで説明する様々な手続きの実行に際しては特定のプ
ログラミング言語を指示しなかった。これは、１つに
は、挙げることができると思われる全ての言語が普遍的
に利用可能であるとは限らないからである。特定のコン
ピュータのユーザーは、それぞれ、その直接の目的に最
も適する言語を承知している。実際には、機械実行可能
目的コードを提供するアセンブリ言語よって本発明を実
質的に実現することが有用であるとわかっている。本発
明を実施するに際して使用できるコンピュータやモニタ
ーシステムは数多くの多様な素子から構成されているの
で、詳細なプログラムのリストを挙げなかった。ここで
説明し且つ添付の図面に示した動作や他の手続きは、当
業者に本発明の実施を可能にするのに十分なほどに開示
されていると考えられる。
【００１２】
【実施例】当業者には理解されるであろうが、本発明の
チャネルインタリーブ方法及びチャネルインタリーブ装
置によれば、データ転送シーケンスを複数のスライスに
分割し、それらのスライスを複数の異なるチャネルから
インタリーブすることにより、複数チャネル転送を順序
正しく、効率の良い方式で進行させることができる。本
発明は、スライスされたデータがそれぞれ対応するチャ
ネルを介して転送されるようにインタリーブするチャネ
ルを支援する回路アーキテクチャをさらに開示する。す
なわち、チャネルインタリーブ方法及びチャネルインタ
リーブ装置は、１つのチャネルが転送資源を使用しない
ときに他のチャネルをインタリーブすることにより、さ
らに有効にバスを利用すると共に、帯域幅を拡張する。
以下の説明中、本発明を完全に理解させるために、便宜
上、特定のメモリ，編成，アーキテクチャなどを記載す
るが、そのような特定の詳細な事項がなくとも本発明を
実施しうることは当業者には明白であろう。また、場合
によっては、本発明を無用にわかりにくくしないため
に、周知の回路をブロック線図の形で示すことがある。
さらに、以下の説明から明白であるように、チャネルイ
ンタリーブ方法及びチャネルインタリーブ装置はここで
説明する独自の回路アーキテクチャとは別の他の緩衝方
式を利用しても良い。同様に、独自の回路アーキテクチ
ャをここで開示する本発明のインタリーブ方法及びイン
タリーブ装置に加えて他の複数装置転送と組合せて利用
されても良い。
【００１３】図２を参照すると、ＤＭＡ制御装置を伴う
コンピュータシステムがブロック線図で示されている。
ＤＭＡ制御装置モジュール２２０は、ＣＰＵ２１０がシ
ステムバス２００を使用していないときにシステムバス
２００の制御権を獲得することにより、メモリ２４０と
様々な周辺装置２５０との間のデータ転送を容易にす
る。ＤＭＡ制御装置モジュール２２０に結合するバッフ
ァ２３０は、データ転送に際してデータの緩衝を実行す
る。当業者には理解されるであろうが、複数のＤＭＡチ
ャネルを支援することができるアーキテクチャはメモリ
２４０と、様々な周辺装置２５０との間のＤＭＡ動作の
性能を著しく向上させる。
【００１４】そこで図７を参照すると、ＤＭＡチャネル
インタリーブ方法のフローチャートが示されている。ま
ず初めに、チャネルＭを介してデータの合計転送カウン
ト（ｔｏｔａｌ＿ｔｒａｎｓｆｅｒ＿ｃｏｕｎｔ，「Ｔ
ＴＣ」）を転送するためのＤＭＡ要求を発する。チャネ
ルＭからのスライスを同一の転送資源を使用することを
望んでいる別のチャネルＮからのスライスとインタリー
ブできるように、転送シーケンスを２つ以上の別個のス
ライスに分割すべきか否かを判定するために、ＴＴＣを
チャネルＭの所定のチャネルインタリーブサイズ（ｃｈ
ａｎｎｅｌ＿ｉｎｔｅｒｌｅａｖｅ＿ｓｉｚｅ，「ＣＩ
Ｓ」）と比較する。チャネルＭからのＴＴＣがそのＣＩ
Ｓ以下であれば、転送は１スライスで完了する。尚、Ｄ
ＭＡチャネルのＣＩＳは、別のＤＭＡチャネルが第１の
ＤＭＡチャネルと同じ転送資源を使用してインタリーブ
できるようになる前にＤＭＡチャネルが転送する必要の
あるデータの量を指定するものである。従って、チャネ
ルＭのＴＴＣがＣＩＳ以内に入っているときには、デー
タを１つのスライスによって容易に転送することごでき
る。
【００１５】チャネルＭのＣＩＳが要求されるＴＴＣよ
り小さい場合には、ＴＴＣの転送を時間に従って複数の
ＣＩＳサイズデータのスライスに分割する。各スライス
は転送資源を経て転送可能である。チャネルＭにつて各
スライスの転送が終了した後、別のチャネルからの別の
データのスライスがインタリーブするために、転送資源
の制御を利用できるようになる。チャネルの優先順位ア
ービトレーション方式によって転送資源の制御をより優
先順位の高い別のチャネルへ移行することができるが、
その移行は回転方式であっても良いし、固定方式であっ
ても良い。チャネルＭのスライスの後に別のチャネルＮ
が転送資源の制御権を獲得すると、チャネルＮからのデ
ータスライスを転送資源を利用して転送することができ
る。各スライスの終了後に、転送資源の制御はチャネル
Ｎから優先順位の高い別のチャネル（そのようなチャネ
ルが存在していれば）へさらに移行する。各チャネルの
現在転送カウント（ｃｕｒｒｅｎｔ＿ｔｒａｎｓｆｅｒ
＿ｃｏｕｎｔ，「ＣＴＣ」）を追跡するためにカウント
機構を設けるべきであることは当業者には明白であろ
う。従って、複数のＤＭＡチャネルについて同一の転送
資源を介してデータ転送を行う場合には、各ＤＭＡチャ
ネルを介するデータ転送シーケンスを時間に従って、そ
のＴＴＣ及びＣＩＳに応じて複数のスライスに分割し、
他のＤＭＡチャネルとインタリーブする。その結果、複
数のＤＭＡデータ転送は、全シーケンスが完了するま
で、スライスによって無作為の順序でチャネルインタリ
ーブされるのである。
【００１６】本発明のチャネルインタリーブを支援する
ことができる様々な緩衝方式の実施例は当業者により構
成可能であるが、以下、図３を参照してチャネルインタ
リーブを支援する回路アーキテクチャの１つを好ましい
実施例として説明する。制御構造３００はデュアルポー
トメモリ３２０と、チャネルシーケンサ３３０とを具備
する。デュアルポートメモリ３２０はＤＭＡデータ転送
のためのデータを書込み且つ読取り、読取りポインタ３
２１と、書込みポインタ３２５とによって循環方式で動
作する。書込みポインタ３２５は次に書込むべきデュア
ルポートメモリ３２０のデータ記憶場所を指示する。デ
ュアルポートメモリ３２０にデータを書込むときには、
書込みポインタ３２５はデュアルポートメモリ３２０の
次の記憶場所へ移動する。読取りポインタ３２１は次に
読取るべきデュアルポートメモリ３２０のデータ記憶場
所を指示する。そこで、デュアルポートメモリ３２０
の、読取りポインタ３２１により指示される記憶場所か
らデータを読取る。書込みポインタ３２５は、２つのポ
インタが互いに一致、すなわち、「バンプアップ」した
とき、デュアルポートメモリ３２０は空であり、書込み
ポインタ３２５が読取りポインタ３２１のすぐ後に位置
しているときには、デュアルポートメモリ３２０は一杯
であるような、先行ポインタである。通常、制御構造３
００は空の状態で動作を開始する。さらに、有効データ
がデュアルポートメモリ３２０から読取られる前にその
データに重ね書きすることのないように、書込みポイン
タ３２５は読取りポインタ３２１を決して追越してはな
らないことが当業者には理解されるであろう。
【００１７】図３を参照して説明すると、チャネルシー
ケンサ３３０はデュアルポートメモリ３２０を介するそ
の都度のＤＭＡデータ転送と関連するＤＭＡチャネル番
号を記録するので、複数のチャネルがデュアルポートメ
モリ３２０とのＤＭＡ転送を実行しているとき、デュア
ルポートメモリ３２０に緩衝されているデータに対応す
るチャネル順序付けが維持される。チャネルシーケンサ
３３０はソースポインタ３３１と、宛先ポインタ３３５
とを伴って循環方式で動作する。ソースポインタ３３１
は、書込むデータを提供するチャネルを表すチャネル番
号をチャネルシーケンサ３３０の１つの記憶場所に書込
む。ソースポインタ３３１はチャネルシーケンサ３３０
の次の記憶場所へ増分して、書込むべき次のチャネル番
号に対する準備が整う。宛先ポインタ３３５は、データ
をデュアルポートメモリ３２０からチャネルシーケンサ
３３０で宛先ポインタ３３５により指示されるチャネル
へ読出すように、チャネルシーケンサ３３０の１つの記
憶場所を指示することにより、デュアルポートメモリ３
２０からのデータ転送を開始する。このようにして、デ
ュアルポートメモリ３２０へのデータの書込みと、デュ
アルポートメモリ３２０からのデータの読取りは同一の
チャネルで行われるのである。データの転送を誤らせる
のを回避するために、ソースポインタ３３１と宛先ポイ
ンタ３３５は互いに交差しないことは当業者には明白な
はずである。
【００１８】さらに図３を参照して説明を続ける。デー
タ転送を容易にするためにバスのような資源が利用不可
能である場合、ソースポインタ３３１はその記憶場所を
スキップし、チャネルシーケンサ３３０のタグ３３２で
タグ付けする。そこで、宛先ポインタ３３５がタグ付け
された記憶場所へ移動すると、宛先ポインタ３３５はタ
グ３３２を読取って、チャネルシーケンサ３３０のタグ
付けされた記憶場所に関してソースポインタ３３１によ
りデータ転送がまだ実行されていないことを知る。その
結果、宛先ポインタ３３５はタグ付けされた記憶場所に
従ってデータを転送させず、タグ３３２を無効化又はリ
セットし、次の記憶場所でチャネルを転送するようにス
キップする。これは、本発明の回路アーキテクチャが同
一のチャネルに関して取入れたデータより多くのデータ
を送り出すことのないように保証するためである。尚、
デュアルポートメモリ３２０にデータを書込むべきか十
分な余地がないとき、又は転送のためにバスを利用でき
ないときに「スキップオーバ」が起こりうることに注意
すべきである。
【００１９】チャネルインタリーブを支援するために独
自の回路アーキテクチャを使用する場合、チャネルイン
タリーブ制御構造３１０は書込み方向と読取り方向の双
方にチャネルごとのチャネルインタリーブサイズ、合計
転送サイズ及び現在転送サイズを監視することにより、
チャネルにその転送をインタリーブさせる。各チャネル
のチャネルインタリーブサイズは、別のチャネルが第１
のチャネルと同じ資源を使用して転送をインタリーブで
きるようになる前に第１のチャネルが転送しなければな
らないバイトの数を指定する。合計転送サイズは、特定
のチャネルがデュアルポートメモリ３２０を介して転送
することを要求されたデータバイトの総数を指定する。
現在転送カウントは、デュアルポートメモリ３２０に緩
衝されているデータバイトに関して、チャネルごとに、
進行中である現在書込みカウントと現在読取りカウント
の双方を記録する。１つのチャネルを介するある合計転
送サイズのデータに対する要求に応答して、チャネルイ
ンタリーブ制御構造３１０は、そのチャネルのチャネル
インタリーブサイズと、合計転送サイズとを読取ること
により、現在転送を分割できるデータスライスの数を確
定する。データ転送を２つ以上のデータスライスに分割
できる場合には、チャネルインタリーブ制御構造３１０
は、第１のチャネルがそのチャネルインタリーブサイズ
まで転送し終わった後に、第２のチャネルに転送を実行
させることができる。チャネルインタリーブ制御構造
は、本発明の回路アーキテクチャがチャネルごとに転送
し終わったテータバイトの数と、転送し残しているデー
タバイトの数をチャネルインタリーブが発生して良い時
点と共に追跡するように、書込み方向と読取り方向の双
方で各チャネルの現在転送カウントをさらに監視する。
そのため、本発明の回路アーキテクチャは、様々なＤＭ
Ａ転送シーケンスが完了するまで、様々に異なるチャネ
ルからのデータスライス転送を実行することにより、転
送を進行させることができる。それは、データスライス
と関連するチャネルの順序付けがチャネルシーケンサ３
３０と、チャネルインタリーブ制御構造３１０とにより
維持されるからである。
【００２０】尚、チャネルインタリーブには様々な転送
サイズが関連しているので、チャネルシーケンサ３３０
の１つの記憶場所におけるチャネル転送が別の記憶場所
のチャネル転送の前に完了するという状況が起こる。こ
の状況によって、チャネルシーケンサ３３０は、当初、
そのソースポインタを介してチャネルを順次ロードして
いるにもかかわらず、無作為に分散するギャップを生じ
るようになる。転送ソースに指示するために、チャネル
シーケンサ３３０の無作為に分散する記憶場所に入力し
て来るチャネルを割付けるべきときには、入力チャネル
をソースポインタと宛先ポインタとの間（すなわち、ソ
ースポインタの後、宛先ポインタの前）にある記憶場所
には割付けないことは当業者には明白なはずである。従
って、新たなチャネルは宛先ポインタ３３５が第１にヒ
ットすることになる記憶場所にはなく、チャネルシーケ
ンサ３３０における記憶場所のシーケンスは維持され
る。
【００２１】さらに、チャネルインタリーブ制御構造３
１０は、チャネルインタリーブサイズを合計転送サイズ
と現在転送カウントとの差と比較することにより、１回
の転送の残る部分（「ｒｅｍｎａｎｔ」）のように、そ
のチャネルのチャネルインタリーブサイズより小さいサ
イズのデータを転送すべきか否かを判定する。１つのチ
ャネルを介してチャネルインタリーブサイズより小さい
サイズのデータを転送すべき場合には、チャネルインタ
リーブ制御構造３１０は、より有効にバスを利用できる
ように、第１のチャネルの転送が完了すると、直ちに別
のチャネルにその転送を実行させる。また、第１のチャ
ネルが転送を完了した後にデータ転送を要求するチャネ
ルが他に存在していないときには、チャネルインタリー
ブ制御構造３１０は第１のチャネルに転送を継続させる
か、又は別の要求に応答させるかいずれかの状況にな
る。論理上、チャネルインタリーブ制御構造３１０はチ
ャネルごとのチャネルインタリーブサイズ、現在転送カ
ウント及び合計転送サイズに関する情報を処理するプロ
セッサであっても良い。
【００２２】図４を参照して、転送動作の１例を挙げな
がら、チャネルインタリーブに際して独自の回路アーキ
テクチャの動作を説明する。まず、ＤＭＡ転送は、３２
バイトまでのバーストを支援するホストに５００バイト
のチャネルインタリーブサイズを有するように先にプロ
グラムされているチャネル１を介する１０００バイトの
データを要求する。尚、チャネルインタリーブサイズ
は、別のチャネルが同じバスを介して転送できるように
なる前に転送される最大量のデータを表す。転送はメモ
リ４００との間でＡバス４６０を介してデュアルポート
メモリ４２０に向かって始まり、デュアルポートメモリ
４２０からＢバス４７０を介してデータを要求した周辺
装置４５０に至る。チャネルインタリーブ制御構造４１
０は、チャネル１と関連するこの場合には５００バイト
であるチャネルインタリーブサイズと、１０００バイト
である合計転送カウントと、３２バイトであるバースト
サイズとを読取ることにより、転送をどのように「スラ
イス」するかを確定する。そこで、１５回の個別の３２
バイトバーストに１回の１６バイトバーストと、１回の
４バイト転送を加えた５００バイトのスライスをデュア
ルポートメモリ４２０に書込むことになり、チャネルシ
ーケンサ４３０は「チャネル１」をこのデータのスライ
スに対応するソースチャネルとして書込む。
【００２３】チャネル１がその５００バイトのチャネル
インタリーブサイズを侵害せずに最大可能（５００バイ
ト）なデータのスライスを書込んだ後、別のチャネルは
データを転送するためにＡバス４６０を使用できるよう
になる。たとえば、チャネル７を介するＤＭＡ転送がＡ
バス４６０の使用を許可された場合、この時点でチャネ
ル７を介する転送はインタリーブすることができる。
尚、別のＤＭＡチャネルが転送のために異なる緩衝アー
キテクチャを使用することを要求できるようにＤＭＡ転
送に対応するために、コンピュータシステムは複数の緩
衝アーキテクチャ（図４には示さず）を有していても良
い。ただし、本発明の動作を明確に説明するために、こ
こでは全てのチャネルはＤＭＡ転送を実行するために同
一の回路アーキテクチャ４０１を使用するものと仮定す
る。チャネル７にＡバス４６０が許可された後、その時
点でチャネル１のＡバス４６０に対する要求も許可され
るならば、チャネル７がその対応するチャネルインタリ
ーブサイズに達するまで、チャネル１に関わる転送は中
断する。チャネル１に関わる転送は中断するが、その後
にチャネル１がチャネル７のインタリーブによる影響を
受けずに転送を再開できるように、チャネルインタリー
ブ制御構造４１０はチャネル１の転送パラメータ、すな
わち、チャネルインタリーブサイズ，合計転送サイズ及
び現在転送カウントを維持し続ける。
【００２４】チャネル７を介するデータの転送は、チャ
ネル７に関わるデータ「スライス」のサイズがチャネル
１とは異なるようにチャネル７は異なるチャネルインタ
リーブサイズ，合計転送サイズ及びバーストサイズを有
するべくプログラムされていても良いという点を除い
て、チャネル１の場合と同様に進行する。チャネル７の
スライスがメモリ４００からデュアルポートメモリ４２
０に書込まれると、チャネルシーケンサ４３０は「チャ
ネル７」をデュアルポートメモリ４２０に書込まれたこ
のデータのスライスに対応するソースチャネルとして書
込む。転送の次のスライスもチャネル７からのものであ
れば、チャネル７を再びソースチャネルとしてチャネル
シーケンサ４３０に書込む。
【００２５】チャネル７がメモリ４００からデュアルポ
ートメモリ４２０への転送を完了するか、又はチャネル
インタリーブサイズの大きさで許容しているデータ転送
を少なくとも一部完了した後、Ａバス４６０は要求が許
可されたどのチャネルに対しても利用自在の状態にな
る。チャネル１がその要求を許可されたと仮定すると、
チャネル１はメモリ４００からデュアルポートメモリ４
２０へのデータ転送を再開することができる。デュアル
ポートメモリ４２０に別のデータのスライスを書込む一
方で、チャネルシーケンサ４３０は「チャネル１」をソ
ースチャネルとして書込む。図６は、デュアルポートメ
モリ６２０及びチャネルシーケンサ６３０の現在状態を
示す。尚、始動時には、書込みポインタ６２５と読取り
ポインタ６２１は、当初、デュアルポートメモリ６２０
の第１の記憶場所に整列し、また、ソースチャネルポイ
ンタ６３１と宛先チャネルポインタ６３５もチャネルシ
ーケンサ６３０の第１の記憶場所に整列することに注意
すべきである。
【００２６】図６を参照して説明する。チャネル１は、
５００バイトの第２のスライスをデュアルポートメモリ
６２０の記憶場所に、記憶場所６８９から始めて書込む
ことにより、要求された合計転送カウントを転送し続
け、チャネル１のチャネルインタリーブサイズに達した
後に別のチャネルがバスの使用を許可されたならば、転
送を中断する。インタリーブが起こらなければ、チャネ
ル１は残るデータをデュアルポートメモリ６２０に書込
み、一方、チャネルシーケンサ６３０はスライスごとに
「チャネル１」をソースチャネルとして並行して書込
む。
【００２７】図６に示すように、読取りポインタ６２１
はデュアルポートメモリ６２０に結合している。尚、デ
ュアルポートメモリ６２０がその二重書込み・読取りポ
インタメカニズムを介して同時に書込みと読取りを実行
していることができるように、読取りポインタ６２１と
書込みポインタ６２５は互いに独立して動作する。デュ
アルポートメモリ６２０のデータを読取るべきときに
は、読取りポインタ６２１がデュアルポートメモリ６２
０に沿って移動するにつれてデータを読取る。データの
宛先を指示するのは、チャネルシーケンサ６３０に結合
する宛先チャネルポインタ６３５である。そこで、その
チャネルのチャネルインタリーブサイズを侵害する前
に、データをその宛先チャネルを介してデュアルポート
メモリ６２０から読取る。宛先チャネルポインタ６３５
はチャネルシーケンサ６３０の次の記憶場所に増分し、
それはデュアルポートメモリ６２０から読取りポインタ
６２１を介して読取るべきデータの宛先チャネルサを指
示する。デュアルポートメモリ６２０の書込み動作につ
いて説明したように、複数のチャネルを支援するため
に、デュアルポートメモリ６２０の読取り動作もインタ
リーブすることができる。さらに、デュアルポートメモ
リ６２０からデータを読取るときに合計転送カウントに
達すれば、残っている転送がそのチャネルインタリーブ
サイズより小さくても別のチャネルはデュアルポートメ
モリ６２０からのデータを読取りを許可される。従っ
て、ｒｅｍｎａｎｔを転送した後に転送すべきデータが
それ以上存在していない場合には、他方のチャネルを強
いて待機させないことにより、バスをさらに効率良く利
用できる。現在、デュアルポートメモリ６２０は図５に
示すように２つのデュアルポートランダムアクセスメモ
リにより実現される。
【００２８】本発明の回路アーキテクチャをチャネルイ
ンタリーブＤＭＡ動作を支援するための好ましい実施例
として説明したが、他の複数装置転送動作にもこの回路
アーキテクチャを容易に適用できることは当業者には明
白なはずである。たとえば、ＣＰＵと複数の装置との間
の共通転送資源を介するデータ転送の場合、回路アーキ
テクチャは各装置の転送シーケンスを維持しつつ、個別
の読取り動作と書込み動作を連続して実行することがで
きる。このような回路アーキテクチャにすれば、転送資
源を効率良く利用できる。動作中、装置ごとのデータを
デュアルポートメモリに記憶する一方で、装置ＩＤをシ
ーケンサに記録する。チャネルインタリーブメカニズム
と同様に、装置ごとにデータの流れの状態を監視するた
めにデータ転送カウントを維持することができる。「装
置ごとに１バッファ」の方式と比較して、回路アーキテ
クチャは個々のバッファの全てが必要とするシリコン領
域を犠牲にせず、帯域幅を拡張できると共に、動作の連
続性を向上させることができる。
【図面の簡単な説明】
【図１】ＤＭＡ制御装置モジュールの概略図。
【図２】ＤＭＡ制御装置モジュールを伴うコンピュータ
システムのブロック線図。
【図３】本発明の教示を取入れた複数のインタリーブす
るＤＭＡチャネルを支援する回路アーキテクチャの概略
図。
【図４】本発明の教示を取入れた回路アーキテクチャの
概略図。
【図５】好ましい一実施例における回路アーキテクチャ
の概略図。
【図６】書込み動作の１例における回路アーキテクチャ
の概略図。
【図７】チャネルインタリーブプロセスを示すフローチ
ャート。
【符号の説明】
２００ システムバス ２１０ ＣＰＵ ２２０ ＤＭＡ制御装置モジュール ２３０ バッファ ２４０ メモリ ２５０ 周辺装置 ３００ 制御構造 ３１０ チャネルインタリーブ構造 ３２０ デュアルポートメモリ ３２１ 読取りポインタ ３２５ 書込みポインタ ３３０ チャネルシーケンサ ３３１ ソースポインタ ３３５ 宛先ポインタ ４００ メモリ ４０１ 回路アーキテクチャ ４１０ チャネルインタリーブ制御構造 ４２０ デュアルポートメモリ ４３０ チャネルシーケンサ ４５０ 周辺装置 ４６０ Ａバス ４７０ Ｂバス ６２０ デュアルポートメモリ ６２１ 読取りポインタ ６２５ 書込みポインタ ６３０ チャネルシーケンサ ６３１ ソースチャネルポインタ ６３５ 宛先チャネルポインタ ６８９ 記憶場所
フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 平６−236344（ＪＰ，Ａ) 特開 平６−266649（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/28 310

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のＤＭＡチャネルによって１つの転
    送資源を使用してデータを転送する方法において，前記
    転送資源を使用して第１の数のデータを転送するために
    第１のＤＭＡチャネルを提供する過程と；前記第１の数
    を前記第１のＤＭＡチャネルの第１の所定のチャネルイ
    ンタリーブサイズと比較する過程と；前記第１の数が前
    記第１の所定のチャネルインタリーブサイズ以下であれ
    ば、前記第１の数のデータを前記転送資源を使用して前
    記第１のチャネルを介して転送する過程と；前記第１の
    数のデータを、それぞれが第１の所定のチャネルインタ
    リーブサイズを越えない大きさを有する複数のスライス
    に分割する過程と；前記第１のＤＭＡチャネルによって
    それぞれのデータのスライスを前記転送資源を使用して
    転送する過程と；前記第１のＤＭＡチャネルにおけるそ
    れぞれのデータのスライスの後に、第２のＤＭＡチャネ
    ルが前記転送資源の制御を得たか否かを判定するために
    問合わせし、前記第２のＤＭＡチャネルが制御を得てい
    なければ、前記第１のＤＭＡチャネルによって前記転送
    資源を使用してデータのスライスを転送し続ける過程
    と；前記第２のＤＭＡチャネルがそのデータを前記転送
    資源を介して転送し、各スライスの後に問合わせするよ
    うに、前記転送資源の制御を前記第２のＤＭＡチャネル
    へ移行する過程とから成る方法。
  2. 【請求項２】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のＤＭＡチャネルによる１つの転送
    資源を使用するデータ転送をインタリーブする装置にお
    いて，前記転送資源に結合し、第１のチャネルについて
    転送すべきデータの総数である合計転送カウントを第１
    のチャネルから受信する受信手段と；前記受信手段に結
    合し、前記合計転送カウントが前記第１のチャネルの前
    記所定のチャネルインタリーブサイズより大きいか否か
    を判定する制御手段と；前記制御手段に結合し、前記合
    計転送カウントが前記所定のチャネルインタリーブサイ
    ズより大きい場合に、前記第１のチャネルからの前記デ
    ータを、それぞれが前記第１のチャネルについての前記
    所定のチャネルインタリーブサイズ以下である複数のス
    ライスに分割するデータスライス手段と；前記複数のス
    ライスを前記第１のチャネルによって転送する転送手段
    と；前記転送手段に結合し、前記ＤＭＡチャネルのそれ
    ぞれについて、前記ＤＭＡチャネルのそれぞれで前記転
    送資源を介して既に転送されたデータの数である現在転
    送カウントを維持する第１のカウンタ手段と；前記第１
    のカウンタ手段に結合し、前記第１のチャネルからの１
    つのスライスが転送された後、第２のチャネルが前記転
    送資源についての制御を得たか否かを判定し、制御を得
    ていれば、前記転送手段を前記第２のチャネルに結合す
    る問合せ手段と；前記転送手段に結合し、前記第１のチ
    ャネルに関する前記合計転送カウントが前記第１のチャ
    ネルに関する前記現在転送カウントと等しいか否かを判
    定し、等しいならば、全てのデータが既に転送されたと
    きに前記第２のチャネルがそのデータのチャネルインタ
    リーブサイズを終了するために前記第１のチャネルを待
    つ必要がないように、前記転送資源を前記第２のチャネ
    ルに結合する第２のカウンタ手段とを具備する装置。
  3. 【請求項３】 それぞれが所定のチャネルインタリーブ
    サイズを有する複数のＤＭＡチャネルであって、そのう
    ち第１のＤＭＡチャネルは転送資源を介して第１の数の
    データを転送するのを待つようなＤＭＡチャネルによっ
    て、転送資源を使用してデータを転送する装置におい
    て，前記第１の数を前記第１のＤＭＡチャネルの第１の
    所定のチャネルインタリーブサイズと比較して、前記第
    １の数が前記第１の所定のチャネルインタリーブサイズ
    以下であるか否かを判定し、前記第１の所定のチャネル
    インタリーブサイズ以下であれば、前記第１の数のデー
    タを前記転送資源を使用して前記第１のチャネルを介し
    て転送する比較手段と；前記第１の数のデータを、それ
    ぞれが前記第１の所定のチャネルインタリーブサイズを
    越えない複数のスライスに分割するデータ分割手段と；
    それぞれのデータのスライスを前記転送資源を使用して
    第１のＤＭＡチャネルによって転送するデータ転送手段
    と；前記第１のＤＭＡチャネルによってそれぞれのデー
    タのスライスを転送した後、第２のＤＭＡチャネルが前
    記転送資源の制御を得たか否かを判定するために問合せ
    し、得ていなければ、前記第１のＤＭＡチャネルによっ
    て前記転送資源を使用してデータのスライスを転送し続
    ける問合せ手段と；前記第２のＤＭＡチャネルがそのデ
    ータを前記転送資源を介して転送し且つ各スライスの後
    に問合せするように、前記転送資源の制御を前記第２の
    ＤＭＡチャネルへ解放する制御手段とを具備する装置。
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