JPH10124438A - 入出力処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 機能的にもコスト的にも無駄を生ずることな
く、高速チャネル装置の接続が可能な入出力処理装置を
提供する。 【解決手段】 バッファ管理回路５−１〜５−ｎのバッ
ファ構成情報格納部５４−１はブロックバッファ数Ｎと
割当てられたブロックバッファのデータバッファ４内の
相対位置ＢＬとを保持する。メモリリクエスト生成部５
５−１は主記憶装置１へのメモリリクエスト要求を生成
する。メモリリクエスト送出制御部５６−１はメモリリ
クエストポインタ５１−１の更新を、メモリリクエスト
リプライ受信制御部５７−１はメモリリプライポインタ
５２−１の更新を、データ転送要求受付制御部５８−１
はチャネルリクエストポインタ５３−１の更新を夫々制
御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入出力処理装置に関
し、特にチャネル装置配下に接続された各種入出力装置
と主記憶装置との間のデータ転送に関する。

【０００２】

【従来の技術】従来、この種のデータ転送を行うための
入出力処理装置においては、システムバス経由で主記憶
装置に接続され、チャネルバス経由で複数のチャネル装
置各々に接続されており、複数のチャネル装置各々から
のデータ転送要求に応じて複数のチャネル装置各々と主
記憶装置との間のデータ転送を行っている。

【０００３】また、入出力処理装置はデータ転送の指示
を起動するプロセッサ部と、主記憶装置と複数のチャネ
ル装置との間で行う転送データのバッファリングを行う
ためのデータバッファ（各チャネル装置対応に均一なサ
イズが割当てられている）と、そのデータバッファの管
理を行うバッファ管理部と、複数のチャネル装置からの
データ転送要求を調停するためのリクエスト調停部と、
主記憶装置へのインタフェースを制御するメモリインタ
フェース制御部とを備えている。バッファ管理部は各チ
ャネル装置毎に独立した回路で構成されており、データ
バッファの状態を管理する情報を保持している。

【０００４】入出力処理装置は各チャネル装置からのデ
ータ転送要求をリクエスト調停部にて調停し、そのデー
タ転送要求のデータ転送方向に応じてバッファ管理部を
制御してデータ転送を行う。また、入出力処理装置のデ
ータバッファはチャネル装置との間の転送速度と主記憶
装置間の転送速度との違いから生ずるロス（バッファビ
ジーやデータ待ち等で生ずる待ち時間）を低減させる目
的でデータ転送サイズ（ブロック）の２倍のバッファで
構成されている。

【０００５】そのため、入出力処理装置は各チャネル装
置対応に均一なサイズが割当てられた２個のブロックバ
ッファに対してそのデータを管理できるような情報を保
持している。この管理手段のための情報としては色々な
手段が存在するが、２個のブロックバッファを交互に用
いる制御方法はいずれも同一である。

【０００６】

【発明が解決しようとする課題】上述した従来の入出力
処理装置では、チャネル装置毎に割当てられているブロ
ックバッファ数がハードウェア的に２個と固定で設定さ
れている。これは、従来の入出力装置を接続するには十
分な容量である。

【０００７】しかしながら、最近の入出力装置の高速化
に伴ってチャネル装置の高速化が図られ、入出力処理装
置もそのチャネル装置に耐えうる転送能力が要求される
ようになってきているが、主記憶装置間のアクセスタイ
ムの著しい向上が望めない状況下でこの要求を満たすた
めには入出力処理装置に多くのデータをバッファリング
できるような大量のブロックバッファが各チャネル装置
毎に必要となる。

【０００８】そのため、複数のチャネル装置が接続され
る入出力処理装置においては全てのチャネル装置対応に
大量のブロックバッファを持つと、ハードウェア量が大
きくなりすぎてコスト的に高価なものになってしまう。
また、高速動作する必要のあるチャネル本数は限られて
おり、かつ高速動作のチャネル装置が接続される場合に
はチャネルの接続本数も制限（意図的に未接続とする）
されるようになっている。

【０００９】したがって、全てのチャネル装置対応に大
量のブロックバッファを持っても、低速チャネル装置が
接続されたり、チャネル装置が未接続の部分がある場合
にはその性能を発揮できないばかりでなく、機能的にも
コスト的にも無駄が大きい装置となってしまう。

【００１０】そこで、本発明の目的は上記の問題点を解
消し、機能的にもコスト的にも無駄を生ずることなく、
高速チャネル装置の接続が可能な入出力処理装置を提供
することにある。

【００１１】

【課題を解決するための手段】本発明による入出力処理
装置は、各々複数の入出力装置に接続された複数のチャ
ネル装置と主記憶装置との間のデータ転送に用いられる
データバッファを含む入出力処理装置であって、前記複
数のチャネル装置各々の接続情報及び転送レートを基に
前記データバッファにおいて前記複数のチャネル装置各
々の前記データ転送に必要な領域を割当てる割当て手段
と、前記複数のチャネル装置各々の前記割当て手段で割
当てられた割当て領域及び当該割当て領域の前記データ
バッファにおける相対位置を格納する格納手段と、前記
格納手段の格納内容を基に前記データ転送時に前記デー
タバッファの読出し書込みを制御する制御手段とを備え
ている。

【００１２】すなわち、本発明ではバッファ管理部に各
チャネル装置対応に割当てるブロックバッファ数とその
割当て領域のデータバッファにおける相対位置とを格納
するバッファ構成情報格納部を新たに設け、バッファ構
成情報格納部の内容をプロセッサ部からフレキシブルに
設定可能としている。これによって、各チャネル装置に
割当てるデータバッファ容量を可変とすることができる
ため、機能的にもコスト的にも無駄を生ずることなく、
より高速なチャネル装置の接続が容易になる。

【００１３】また、プロセッサ部は入出力処理装置に接
続された複数のチャネル装置の存在情報及び転送レート
を判断し、各チャネル装置に必要と想定されるブロック
バッファの構成を求め、新たに設けたバッファ構成情報
格納部へ設定する。この時、物理的に存在しないチャネ
ル装置にはブロックバッファを割当てないことで無駄な
ハードウェア資源の浪費を抑えると同時に、高速化が要
求されるチャネル装置に対しては大量のブロックバッフ
ァを割当てることで、限られたハードウェア資源の有効
活用とデータ転送の高速化とを実現する。

【００１４】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、入出力処理装
置２はシステムバス１００経由で主記憶装置１に接続さ
れ、チャネルバス１０１経由で複数のチャネル装置８−
１〜８−ｎに接続されている。

【００１５】入出力処理装置２は主にメモリインタフェ
ース制御部３と、データバッファ４と、バッファ管理部
５と、プロセッサ部６と、リクエスト調停部７とから構
成されている。

【００１６】入出力処理装置３におけるチャネル装置８
−１〜８−ｎと主記憶装置１との間のデータ転送はプロ
セッサ部６によって起動される。プロセッサ部６によっ
てデータ転送が起動されると、チャネル装置８−１〜８
−ｎからデータ転送要求が発生する。リクエスト調停部
７はチャネル装置８−１〜８−ｎから発生したデータ転
送要求を調停し、バッファ管理部５内の情報に基づいて
データ転送要求を受付ける。

【００１７】バッファ管理部５はチャネル装置８−１〜
８−ｎ各々に対応して割当てられたデータバッファ４の
状態（バッファビジーやデータ待ち）を管理しており、
主記憶装置１に対するメモリアクセスリクエストの発行
要求を生成する。データバッファ４は主記憶装置１とチ
ャネル装置８−１〜８−ｎとの間の転送速度の違いから
生ずるロスを低減させるためにデータを一時的にバッフ
ァリングする。

【００１８】メモリインタフェース制御部３はバッファ
管理部５からの要求に基づいて主記憶装置１へのメモリ
アクセスリクエストを発行し、そのリクエストに対する
主記憶装置１からの応答であるリプライデータの受信処
理を行う。

【００１９】図２は図１のバッファ管理部５の構成を示
すブロック図である。図において、バッファ管理部５は
各チャネル装置８−１〜８−ｎ対応に独立したバッファ
管理回路５−１〜５−ｎから構成されている。

【００２０】バッファ管理回路５−１〜５−ｎ各々はメ
モリリクエストポインタ（以下、ＭＲＱＰとする）５１
−１〜５１−ｎ（ＭＲＱＰ５１−２〜５１−ｎは図示せ
ず）と、メモリリプライポインタ（以下、ＭＲＰＰとす
る）５２−１〜５２−ｎ（ＭＲＰＰ５２−２〜５２−ｎ
は図示せず）と、チャネルリクエストポインタ（以下、
ＣＲＱＰとする）５３−１〜５３−ｎ（ＣＲＱＰ５３−
２〜５３−ｎは図示せず）と、バッファ構成情報格納部
５４−１〜５４−ｎ（バッファ構成情報格納部５４−２
〜５４−ｎは図示せず）と、メモリリクエスト生成部５
５−１〜５５−ｎ（メモリリクエスト生成部５５−２〜
５５−ｎは図示せず）と、メモリリクエスト送出制御部
５６−１〜５６−ｎ（メモリリクエスト送出制御部５６
−２〜５６−ｎは図示せず）と、メモリリクエストリプ
ライ受信制御部５７−１〜５７−ｎ（メモリリクエスト
リプライ受信制御部５７−２〜５７−ｎは図示せず）
と、データ転送要求受付制御部５８−１〜５８−ｎ（デ
ータ転送要求受付制御部５８−２〜５８−ｎは図示せ
ず）と、ＭＲＱＰ加算器５９−１〜５９−ｎ（ＭＲＱＰ
加算器５９−２〜５９−ｎは図示せず）と、ＭＲＰＰ加
算器６０−１〜６０−ｎ（ＭＲＰＰ加算器６０−２〜６
０−ｎは図示せず）と、ＣＲＱＰ加算器６１−１〜６１
−ｎ（ＣＲＱＰ加算器６１−２〜６１−ｎは図示せず）
とから構成されている。

【００２１】ＭＲＱＰ５１−１〜５１−ｎ、ＭＲＰＰ５
２−１〜５２−ｎ、ＣＲＱＰ５３−１〜５３−ｎ各々は
割り振られたＮ個のブロックバッファに対してデータ管
理を行うためのポインタである。バッファ構成情報格納
部５４−１〜５４−ｎはブロックバッファ数Ｎと割当て
られたブロックバッファのデータバッファ４内の相対位
置ＢＬとを保持する。

【００２２】メモリリクエスト生成部５５−１〜５５−
ｎは主記憶装置１へのメモリリクエスト要求を生成す
る。メモリリクエスト送出制御部５６−１〜５６−ｎは
ＭＲＱＰ５１−１〜５１−ｎの更新を制御し、メモリリ
クエストリプライ受信制御部５７−１〜５７−ｎはＭＲ
ＰＰ５２−１〜５２−ｎの更新を制御し、データ転送要
求受付制御部５８−１〜５８−ｎはＣＲＱＰ５３−１〜
５３−ｎの更新を制御する。

【００２３】ＭＲＱＰ加算器５９−１〜５９−ｎ、ＭＲ
ＰＰ加算器６０−１〜６０−ｎ、ＣＲＱＰ加算器６１−
１〜６１−ｎは夫々データバッファ４における読出し／
書込みアドレスを算出するための演算器である。

【００２４】図３は図２のバッファ構成情報格納部５４
−１〜５４−ｎと図１のデータバッファ４との関係を示
す図であり、図４は図２のバッファ構成情報格納部５４
−１〜５４−ｎへの設定例を示す図である。

【００２５】上記の入出力処理装置２の特徴はバッファ
管理部５の制御方式にある。以下、バッファ管理部５の
動作説明を図１〜図４を参照して説明する。

【００２６】図３において、バッファ構成情報格納部５
４−１〜５４−ｎに格納されたデータバッファ内相対位
置ＢＬは該チャネルのデータバッファとしてアサインさ
れているブロックの先頭アドレスを示し、ブロックバッ
ファ数Ｎは該チヤネルにアサインされているブロックサ
イズを示している。これらデータバッファ内相対位置Ｂ
Ｌ及びブロックバッファ数Ｎは入出力処理装置２のプロ
セッサ部６によって設定される。

【００２７】バッファ管理回路５−１〜５−ｎのＭＲＱ
Ｐ５１−１〜５１−ｎと、ＭＲＰＰ５２−１〜５２−ｎ
と、ＣＲＱＰ５３−１〜５３−ｎと、メモリリクエスト
送出制御部５６−１〜５６−ｎと、メモリリクエストリ
プライ受信制御部５７−１〜５７−ｎと、データ転送要
求受付制御部５８−１〜５８−ｎとは夫々以下のように
動作する。

【００２８】ＭＲＱＰ５１−１〜５１−ｎは主記憶装置
１に発行したメモリリクエストの回数をカウントするポ
インタで、主記憶装置１にメモリリクエストを送出した
際にインクリメントされる。ＭＲＱＰ５１−１〜５１−
ｎの更新条件はメモリリクエスト生成部５５−１〜５５
−ｎにて生じたリクエスト要求信号がメモリインタフェ
ース制御部３にて処理されたことによって生ずるリクエ
スト送出信号を受信した際にメモリリクエスト送出制御
部５６−１〜５６−ｎによって生成される。

【００２９】ＭＲＰＰ５２−１〜５２−ｎは主記憶装置
１にメモリリクエストを発行した際に、主記憶装置１か
ら受取ったリプライ（応答）の回数をカウントするポイ
ンタで、リプライ受信時にインクリメントされる。ＭＲ
ＰＰ５２−１〜５２−ｎの更新条件はメモリインタフェ
ース制御部３にてメモリリクエストに対するリプライデ
ータを受信したことによって生ずるリプライ受信信号を
受信した際にメモリリクエストリプライ受信制御部５７
−１〜５７−ｎによって生成される。

【００３０】ＣＲＱＰ５３−１〜５３−ｎはチャネル装
置８−１〜８−ｎから受付けたデータ転送要求の回数を
カウントするポインタで、データ転送要求受付制御部５
８−１〜５８−ｎがリクエスト調停部７からデータ転送
要求信号を受信し、それに対するデータ転送要求受付信
号を発行した際にインクリメントされる。

【００３１】これらＭＲＱＰ５１−１〜５１−ｎとＭＲ
ＰＰ５２−１〜５２−ｎとＣＲＱＰ５３−１〜５３−ｎ
とは夫々プロセッサ部６からのデータ転送開始指示によ
って０クリアされ、その後にメモリリクエスト送出制御
部５６−１〜５６−ｎとメモリリクエストリプライ受信
制御部５７−１〜５７−ｎとデータ転送要求受付制御部
５８−１〜５８−ｎとが夫々生成する更新条件に基づい
てインクリメントされるが、インクリメントした結果、
バッファ構成情報格納部５４−１〜５４−ｎに設定され
たブロックバッファ数Ｎに等しくなった時に０に戻るよ
う制御される。尚、これらＭＲＱＰ５１−１〜５１−ｎ
とＭＲＰＰ５２−１〜５２−ｎとＣＲＱＰ５３−１〜５
３−ｎとは夫々チャネル装置８−１〜８−ｎ各々に対応
して割当てられた領域内を循環するように、データバッ
ファ４のアドレスを生成する。

【００３２】データバッファ４の書込み／読出しに用い
るアドレスはＭＲＱＰ５１−１〜５１−ｎ、ＭＲＰＰ５
２−１〜５２−ｎ、ＣＲＱＰ５３−１〜５３−ｎ各々の
値とバッファ構成情報格納部５４−１〜５４−ｎ内のデ
ータバッファ内相対位置ＢＬとの加算によって求めら
れ、バッファ管理回路５−１〜５−ｎのＭＲＱＰ加算器
５９−１〜５９−ｎとＭＲＰＰ加算器６０−１〜６０−
ｎとＣＲＱＰ加算器６１−１〜６１−ｎとによって算出
される。

【００３３】次に、バッファ管理部５を中心とした動作
説明を行う。プロセツサ部６は入出力処理装置２を初期
化する際に、入出力処理装置２に接続されたチャネル装
置８−１〜８−ｎの実装情報を参照し、接続チャネルの
有無を確認するとともに、接続されたチヤネル装置８−
１〜８−ｎ各々の転送レートを読出し、各チャネル装置
８−１〜８−ｎ毎に割付けるブロックバッファ数を算出
する。

【００３４】このブロックバッファ数の算出にあたって
は、接続されたチヤネル装置８−１〜８−ｎ各々の転送
レートに対する必要なブロックバッファ数の関係が予め
プロセッサ部６のプログラムデータにテーブルとして与
えられているものとする。ここで得たチャネル装置８−
１〜８−ｎ毎に必要なブロックバッファ数Ｎとデータバ
ッファ４内の相対位置ＢＬ（チャネル装置８−１〜８−
ｎ毎に割当てるブロックバッファの先頭位置）とをバッ
ファ管理回路５−１〜５−ｎ内に設けたバッファ構成情
報格納部５４−１〜５４−ｎに設定する。その設定例を
図４に示す。但し、本発明の一実施例ではハードウェア
構成を簡略化するため、ブロックバッファ数は２^m （ｍ
＝１，２，３，４）とする。したがって、ブロックバッ
ファ数は最小２個で、最大１６個となる。

【００３５】図４において、低速チャネルのチャネル番
号＃００にはブロックバッファ数を２個割当てており、
その相対位置ＢＬは「０」である。また、低速チャネル
のチャネル番号＃０１にはブロックバッファ数を２個割
当てており、その相対位置ＢＬは「２」である。さら
に、高速チャネルのチャネル番号＃０３にはブロックバ
ッファ数を８個割当てており、その相対位置ＢＬは
「４」である。さらにまた、低速チャネルのチャネル番
号＃０４にはブロックバッファ数を２個割当てており、
その相対位置ＢＬは「１２」である。但し、未実装のチ
ャネル番号＃０２にはブロックバッファ数は割当てられ
ない。

【００３６】上記のように、プロセッサ部６はチャネル
番号の若い番号からブロックバッファ数を算出し、デー
タバッファ４の先頭から随時割当てていく。また、プロ
セッサ部６は高速なチャネルになればなるほど割当てる
バッファサイズを大きく設定する。これは高速なチャネ
ルになるほど、チヤネル装置８−１〜８−ｎからのデー
タ転送要求の発生間隔が短くなるため、割当てるブロッ
クバッファ数が少ないとチャネル装置８−１〜８−ｎと
の間の転送速度と主記憶装置１間の転送速度との違いか
ら生ずるロスが大きくなって性能の低下が生ずるからで
ある。

【００３７】図５は本発明の一実施例におけるチャネル
からのデータ転送要求間隔とブロックバッファ数との関
係を示す図であり、図６及び図７は従来例におけるチャ
ネルからのデータ転送要求間隔とブロックバッファ数と
の関係を示す図である。

【００３８】図５は本発明の一実施例において、高速の
チャネル装置に対して４つのブロックバッファを割当て
た場合の動作を示している。本発明の一実施例ではブロ
ックバッファ数を大きく割当てることで、高速のチャネ
ル装置による発行間隔の短いデータ転送要求に対しても
追従することができるので、性能低下が発生しない。

【００３９】図６は従来の低速のチャネル装置における
動作を示しており、２つのブロックバッファを交互に使
用することで、メモリリクエストによる転送速度の差を
吸収している。図７はデータ転送間隔の短い高速のチャ
ネル装置にて２つのブロックバッファを交互に使用した
場合の動作を示している。この場合、２つのブロックバ
ッファではメモリアクセスによる処理がチャネルからの
データ転送要求に追従することができず、データビジー
やデータ待ちのロスが生じて性能が低下してしまう。

【００４０】バッファ管理部５の動作はそのデータ転送
要求の転送方向（つまり、主記憶装置１からチャネル装
置８−１〜８−ｎにデータを転送する方向及びチャネル
装置８−１〜８−ｎから主記憶装置１にデータを転送す
る方向）によって多少異なるため、夫々の転送方向毎に
以下の通り示す。尚、以下の説明ではチャネル装置５及
び主記憶装置１において、１回のリクエストで処理され
るデータ転送サイズ（ブロック）は同一とする。

【００４１】入力転送（チャネル装置８−１〜８−ｎか
ら主記憶装置１への転送）の場合、バッファ管理回路５
−１〜５−ｎのデータ転送要求受付制御部５８−１〜５
８−ｎはリクエスト調停部７からのデータ転送要求信号
を受信すると、データバッファ４の空き情報をＣＲＰＰ
５３−１〜５３−ｎの値とＭＲＰＰ５２−１〜５２−ｎ
の値とから判断し、データバッファ４に空きがあるよう
ならばデータ転送要求信号を受付ける。データ転送要求
受付制御部５８−１〜５８−ｎはチャネル装置８−１〜
８−ｎから転送データを受信すると、その転送データを
データバッファ４に格納してデータ転送要求受付信号を
発行するとともに、ＣＲＱＰ５３−１〜５３−ｎをイン
クリメントする。

【００４２】また、バッファ管理回路５−１〜５−ｎの
メモリリクエスト生成部５５−１〜５５−ｎでは更新さ
れたＣＲＱＰ５３−１〜５３−ｎの値とＭＲＱＰ５１−
１〜５１−ｎの値との差分を判定し、差分が生じている
場合には主記憶装置１にメモリライトリクエストを発行
するためにリクエスト要求信号を生成する。

【００４３】メモリリクエスト送出制御部５６−１〜５
６−ｎは生成したリクエスト要求信号がメモリインタフ
ェース制御部３に受付けられたことを示すリクエスト送
出信号を受信したら、転送データをデータバッファ４か
ら読出し、ＭＲＱＰ５１−１〜５１−ｎをインクリメン
トする。その後、メモリリクエストリプライ受信制御部
５７−１〜５７−ｎは主記憶装置１に発行したメモリラ
イトリクエストに対するリプライデータを受信し、メモ
リインタフェース制御部３からリプライ受信信号を受信
したらＭＲＰＰ５２−１〜５２−ｎをインクリメントす
る。

【００４４】チャネル装置８−１〜８−ｎからデータ転
送要求を受付ける際に、以前のデータ転送要求のデータ
の主記憶装置１への書込みがまだ完了していない（空き
が無い）状態が発生することがある。この場合、バッフ
ァビジーと判断し、バッファが空くのを待ち合わせた後
にデータ転送を行う。バッファビジーにて転送待ちの間
はチャネル装置８−１〜８−ｎ間のデータ転送は停止す
る。

【００４５】入力転送におけるバッファ管理部５の動作
をまとめると、主記憶装置１へのリクエスト発行条件は
「ＣＲＱＰ５３−１〜５３−ｎの値＞ＭＲＱＰ５１−１
〜５１−ｎの値」となり、チャネル装置８−１〜８−ｎ
からのデータ転送要求の受付け可能条件は「（ＣＲＱＰ
５３−１〜５３−ｎの値）−（ＭＲＰＰ５２−１〜５２
−ｎの値）＜Ｎ（Ｎ＝ブロックバッファ数）」となる。

【００４６】また、データバッファ４のアドレス制御と
しては、読出しアドレスが「データバッファ内相対位置
ＢＬとＭＲＱＰ５１−１〜５１−ｎの値との加算値」
（ＭＲＱＰ加算器５９−１〜５９−ｎ）となり、書込み
アドレスが「データバッファ内相対位置ＢＬとＣＲＱＰ
５３−１〜５３−ｎの値との加算値」（ＣＲＱＰ加算器
６１−１〜６１−ｎの出力）となる。

【００４７】一方、出力転送（主記憶装置１からチャネ
ル装置８−１〜８−ｎへの転送）の場合、バッファ管理
回路５−１〜５−ｎのメモリリクエスト生成部５５−１
〜５５−ｎはチャネル装置８−１〜８−ｎからのデータ
転送要求に関わらずブロックバッファの空き状態をＭＲ
ＱＰ５１−１〜５１−ｎの値とＣＲＱＰ５３−１〜５３
−ｎの値とから判断し、空きが存在する場合には転送デ
ータの先取り処理（主記憶装置１からの先行データ読出
し）を行う。

【００４８】バッファ管理回路５−１〜５−ｎのメモリ
リクエスト生成部５５−１〜５５−ｎはデータの先取り
処理として主記憶装置１にメモリリードリクエストを発
行するためにリクエスト要求信号を生成する。メモリリ
クエスト送出制御部５６−１〜５６−ｎは生成したリク
エスト要求信号がメモリインタフェース制御部３に受付
けられたことを示すリクエスト送出信号を受信したら、
ＭＲＱＰ５１−１〜５１−ｎをインクリメントする。

【００４９】その後、メモリリクエストリプライ受信制
御部５７−１〜５７−ｎはメモリインタフェース制御部
３から主記憶装置１に発行したメモリリードリクエスト
に対するリプライデータを受信したことを示すリプライ
受信信号を受信したら、転送データをデータバッファ４
に格納し、ＭＲＰＰ５２−１〜５２−ｎをインクリメン
トする。

【００５０】バッファ管理回路５−１〜５−ｎのデータ
転送要求受付制御部５８−１〜５８−ｎではリクエスト
調停部７からのデータ転送要求を受付ける際に、先取り
処理において転送すべきデータがデータバッファ４に準
備されているかをＭＲＰＰ５２−１〜５２−ｎの値とＣ
ＲＱＰ５３−１〜５３−ｎの値とから判断し、データが
既に準備できている（先取り済み）場合にはリクエスト
調停部７からの転送要求信号を受付け、データバッファ
４からチャネル装置８−１〜８−ｎへの転送データを読
出して送出し、データ転送要求受付信号を発行するとと
もにＣＲＱＰ５３−１〜５３−ｎをインクリメントす
る。チャネル装置８−１〜８−ｎへ送出すべきデータが
準備できていない場合には先取り処理によって転送デー
タが準備されるのを待ち合わせた後、データ転送を行
う。

【００５１】尚、バッファ管理回路５−１〜５−ｎのメ
モリリクエスト生成部５５−１〜５５−ｎはチャネル装
置８−１〜８−ｎに有効なデータを転送した際に生じた
データバッファ４の空きブロックに対して直ぐに次の転
送データの先取り処理を実施する。

【００５２】出力転送でのバッファ管理部５の動作をま
とめると、主記憶装置１への先取りリクエスト発行条件
は「（ＭＲＱＰ５１−１〜５１−ｎの値）−（ＣＲＱＰ
５３−１〜５３−ｎの値）＜Ｎ（Ｎ＝ブロックバッファ
数）」となり、チャネル装置８−１〜８−ｎからのデー
タ転送要求の受付け可能条件は「ＭＲＰＰ５２−１〜５
２−ｎの値＞ＣＲＱＰ５３−１〜５３−ｎの値」とな
る。

【００５３】また、データバッファ４のアドレス制御と
しては、読出しアドレスが「データバッファ内相対位置
ＢＬとＣＲＱＰ５３−１〜５３−ｎの値との加算値」
（ＣＲＱＰ加算器６１−１〜６１−ｎの出力）となり、
書込みアドレスが「データバッファ内相対位置ＢＬとＭ
ＲＰＰ５２−１〜５２−ｎの値との加算値」（ＭＲＰＰ
加算器６０−１〜６０−ｎの出力）となる。

【００５４】以上のように、従来装置におけるバッファ
管理部の論理構成を変更することで合理的なバッファ拡
張を行うことができるため、コスト面でも優れた方法で
高速チャネル装置の接続を行うことができる。

【００５５】このように、複数のチャネル装置８−１〜
８−ｎ各々の接続情報及び転送レートを基にデータバッ
ファ４において複数のチャネル装置８−１〜８−ｎ各々
のデータ転送に必要な領域を割当て、この割当て領域
（ブロックバッファ数）及び当該割当て領域のデータバ
ッファ４における相対位置ＢＬをバッファ管理回路５−
１〜５−ｎのバッファ構成情報格納部５４−１〜５４−
ｎに格納しておき、その格納内容を基にデータ転送時に
データバッファ４の読出し書込みを制御することによっ
て、チャネル装置８−１〜８−ｎ対応にブロックバッフ
ァのサイズを可変することができ、ブロックバッファの
拡張が必要最小限となるので、少ないハードウェア量で
高速チャネルの接続が可能となり、コスト面でも優れた
システムを構築することができる。よって、機能的にも
コスト的にも無駄を生ずることなく、高速チャネル装置
の接続が可能な入出力処理装置２を提供することができ
る。

【００５６】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。

【００５７】（１）各々複数の入出力装置に接続された
複数のチャネル装置と主記憶装置との間のデータ転送に
用いられかつ各々予め設定された容量の複数のブロック
バッファからなるデータバッファを含む入出力処理装置
であって、前記複数のチャネル装置各々の接続情報及び
転送レートを基に前記複数のチャネル装置各々の前記デ
ータ転送に必要なブロックバッファ数を割当てる割当て
手段と、前記複数のチャネル装置各々の前記割当て手段
で割当てられたブロックバッファ数及びその割当てられ
た領域の相対位置を格納する格納手段と、前記格納手段
の格納内容を基に前記データ転送時に前記データバッフ
ァの読出し書込みを制御する制御手段と、を有すること
を特徴とする入出力処理装置。

【００５８】（２）前記割当て手段は、前記データ転送
の速度が速い高速なチャネル装置に多数のブロックバッ
ファ数を割当てるよう構成したことを特徴とする（１）
記載の入出力処理装置。

【００５９】（３）前記制御手段は、前記主記憶装置に
読出し書込み要求を送出した回数を計数する第１の計数
手段と、前記読出し書込み要求に対する前記主記憶装置
からの応答を受信した回数を計数する第２の計数手段
と、前記チャネル装置からのデータ転送要求を受付けた
回数を計数する第３の計数手段と、前記格納手段の格納
内容と前記第１の計数手段の計数値と前記第２の計数手
段の計数値と前記第３の計数手段の計数値とを基に前記
データバッファに対して読出しアドレス及び書込みアド
レスを生成する生成手段とを前記複数のチャネル装置各
々に対応して有することを特徴とする（１）または
（２）記載の入出力処理装置。

【００６０】

【発明の効果】以上説明したように本発明によれば、複
数のチャネル装置各々の接続情報及び転送レートを基に
データバッファにおいて複数のチャネル装置各々のデー
タ転送に必要な領域を割当て、この割当て領域及び当該
割当て領域のデータバッファにおける相対位置を格納し
ておき、その格納内容を基にデータ転送時にデータバッ
ファの読出し書込みを制御することによって、機能的に
もコスト的にも無駄を生ずることなく、高速チャネル装
置の接続を可能とすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のバッファ管理部の構成を示すブロック図
である。

【図３】図２のバッファ構成情報格納部と図１のデータ
バッファとの関係を示す図である。

【図４】図２のバッファ構成情報格納部への設定例を示
す図である。

【図５】本発明の一実施例におけるチャネルからのデー
タ転送要求間隔とブロックバッファ数との関係を示す図
である。

【図６】従来例におけるチャネルからのデータ転送要求
間隔とブロックバッファ数との関係を示す図である。

【図７】従来例におけるチャネルからのデータ転送要求
間隔とブロックバッファ数との関係を示す図である。

【符号の説明】

１ 主記憶装置 ２ 入出力処理装置 ３ メモリインタフェース制御部 ４ データバッファ ５ バッファ管理部 ６ プロセッサ部 ７ リクエスト調停部 ８−１〜８−ｎ チャネル装置 ５１−１ メモリリクエストポインタ ５２−１ メモリリプライポインタ ５３−１ チャネルリクエストポインタ ５４−１ バッファ構成情報格納部 ５５−１ メモリリクエスト生成部 ５６−１ メモリリクエスト送出制御部 ５７−１ メモリリクエストリプライ受信制御部 ５８−１ データ転送要求受付制御部 ５９−１ ＭＲＱＰ加算器 ６０−１ ＭＲＰＰ加算器 ６１−１ ＣＲＱＰ加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各々複数の入出力装置に接続された複数
   のチャネル装置と主記憶装置との間のデータ転送に用い
   られるデータバッファを含む入出力処理装置であって、 前記複数のチャネル装置各々の接続情報及び転送レート
   を基に前記データバッファにおいて前記複数のチャネル
   装置各々の前記データ転送に必要な領域を割当てる割当
   て手段と、 前記複数のチャネル装置各々の前記割当て手段で割当て
   られた割当て領域及び当該割当て領域の前記データバッ
   ファにおける相対位置を格納する格納手段と、前記格納
   手段の格納内容を基に前記データ転送時に前記データバ
   ッファの読出し書込みを制御する制御手段と、を有する
   ことを特徴とする入出力処理装置。
2. 【請求項２】 前記割当て手段は、前記データ転送の速
   度が速い高速なチャネル装置に大きな領域を割当てるよ
   う構成したことを特徴とする請求項１記載の入出力処理
   装置。
3. 【請求項３】 前記制御手段は、前記主記憶装置に読出
   し書込み要求を送出した回数を計数する第１の計数手段
   と、前記読出し書込み要求に対する前記主記憶装置から
   の応答を受信した回数を計数する第２の計数手段と、前
   記チャネル装置からのデータ転送要求を受付けた回数を
   計数する第３の計数手段と、前記格納手段の格納内容と
   前記第１の計数手段の計数値と前記第２の計数手段の計
   数値と前記第３の計数手段の計数値とを基に前記データ
   バッファに対して読出しアドレス及び書込みアドレスを
   生成する生成手段とを前記複数のチャネル装置各々に対
   応して有することを特徴とする請求項１または請求項２
   記載の入出力処理装置。