JP2002244995A

JP2002244995A - 入出力処理装置

Info

Publication number: JP2002244995A
Application number: JP2001044335A
Authority: JP
Inventors: Teruya Kobayashi; 輝也小林
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2001-02-20
Filing date: 2001-02-20
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】デバイス制御装置のデータ転送中断によるメ
モリへのパーシャルライト動作の発生を低減する。【解決手段】入出力処理装置500は、デバイス制御装
置100〜400とメインメモリとの間のデータ転送を制御す
る。メモリライト要求バッファ560はメモリライト要求
情報を格納し、データバッファ530はデバイス制御装置
から送られてきたメインメモリへ書き込むためのデータ
を一時的に保管する。デバイス制御装置と１対１対応の
メモリリクエスト制御部540は、メモリライト要求バッ
ファにメモリライト要求情報を書き込むための制御を行
なう。メモリリクエスト調停部550は複数のメモリリク
エスト制御部から発行されるメモリライト要求信号を受
けると、メモリライト要求バッファへ格納するメモリラ
イト要求情報を選択すると共に、メモリリクエスト制御
部から発行されるメモリライト要求バッファへの書込み
信号の論理和をとって出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置に関
し、特に複数のデバイス制御装置から１つのバスを共有
し時分割で各デバイス制御装置からシステムメモリへの
入力転送を行う入出力処理装置に関する。

【０００２】

【従来の技術】この種の従来技術の一例として、特開平
５−２８０８０号公報に記載されている「入出力制御装
置」を挙げることができる。この入出力制御装置は、チ
ャネル毎にデータ転送要求複数分の転送データを格納で
きる入力データバッファと、チャネル毎にデータ転送の
残転送データのバイト数をカウントする転送バイト数カ
ウント部と、複数のチャンネルからI/Oバスを介して入
力するデータ転送要求またはファームウェア割込み要求
の内から優先度に従ってそれぞれ一つのデータ転送要求
またはファームウェア割込み要求を選択するチャネル優
先判定回路と、チャネルと主記憶との間のデータ転送を
制御する入力転送制御部と、プロセッサ部とを有する。

【０００３】入力転送制御部は、チャネル優先判定回路
で選択されたデータ転送要求を受け付ける、入力データ
バッファが格納する転送データがフル状態になるか、ま
たはデータ転送の最後に転送バイト数カウント部が０の
カウント値を出力すると、当該入力データバッファが格
納している転送データをシステムバスを介して主記憶へ
書き込む。しかし、転送バイト数カウント部が０のカウ
ント値になる前に、チャネルがデータ転送を打ち切る
（下位終了という）ことがある。この場合に入力データ
バッファがフル状態でなっていないときには、入力転送
制御部は、上記主記憶への書込み条件を満たさないた
め、主記憶に転送データを書込むことができない。

【０００４】そこで、下位終了したチャネルは、ファー
ムウェア割込み要求を出力する。すると、チャネル優先
判定回路がこれを選択して、プロセッサ部に転送する。
プロセッサ部は入力転送制御部に最終転送命令（マクロ
命令）を出力する。入力転送制御部は最終転送命令に従
って、下位終了により書き込めていなかった入力データ
バッファ内の転送データを主記憶に書き込む。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の入出力処理装置では、入力データバッファをチ
ャネル毎に設けるため、チャネル配下の入出力装置が増
加すると容量を大きくする必要があり、またチャネルの
数を増やすことにより入出力装置間の競合を緩和してデ
ータ転送速度を向上させようとすると入力データバッフ
ァを増やす必要があるので、ハードウェア量が増加する
という第１の問題点がる。

【０００６】また、第１の問題点を解決するために、入
力データバッファを１つにして多数の入出力装置装置間
で共有すると、I/Oバスにおいてデータ転送途中に転送
を一時中断しその間に他の入出力装置がデータ転送を行
う場合、転送途中の転送データは全て主記憶に対し転送
する必要がある。このような制御の場合、転送の中断に
より主記憶のメモリブロック（キャッシュを使用する場
合はキャッシュラインサイズ）に満たないバイト数のメ
モリライトが発生することがある。そのような場合に
は、先ずメモリリードを行ない、その後にリードデータ
の一部を入力データバッファの転送データと書き換えて
主記憶に書き込むというパーシャルライト動作を発生さ
せることになる。パーシャルライトはメモリリードを伴
うため通常のメモリライトより動作が遅く、また本来主
記憶に書きこむ筈であったバイト部分は後に改めて本来
主記憶に書き込まれるため、システムのスループットを
悪化させるという第２の問題点がある。

【０００７】本発明の目的は、複数の入出力装置にデー
タバッファを共有することによりハードウェア量の増加
を抑えながら、さらにメモリブロックの書込み単位まで
データを溜めてからシステムバスに対し書込み動作を開
始するような制御を行なうことにより、パーシャルライ
ト動作の発生を低減し、ひいてはシステムバスを効率的
に使用してスループットの悪化を抑止したデータ転送を
行なうことができる入出力処理装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明の入出力処理装置
は、メモリリクエストの発行を制御するメモリリクエス
ト制御部（図１の540）を複数持ち、このメモリリクエ
スト制御部の中に、メモリリクエスト保留中を示すリク
エスト保留中フラグ（図２の54b），リクエストアドレ
スを保持するためのリクエストアドレスレジスタ（図２
の54a），リクエストバイト数を計算するバイト数カウ
ンタ（図２の54h），メモリブロック境界超え判定部
（図２の54g）、データバッファライトアドレスを管理
するライトアドレス上位カウンタ（図２の54e）を備え
る。この構成により、あるデバイス制御装置に関するI/
Oバスのデータ転送が転送終了する前にメモリブロック
境界に達せずに中断し、その間に別のデバイス制御装置
がデータ転送を行った場合においても、各メモリリクエ
スト制御部内に上記データ転送時の情報を保持すること
が可能となるため、メモリブロック境界以外でのメモリ
ライトリクエストの発生を最小限に抑えシステムバスの
効率的使用が可能となる。

【０００９】図１のデバイス制御装置100〜400のいずれ
かより、例えば、図６に示すシーケンスでデータ転送が
開始されると、アドレスフェーズにおいてデバイス制御
装置から図７に示す形式でスロット番号，リソース番
号，メモリアドレス変換キー等が送られる。これを受け
取ったI/Oバス制御部510はパス515にスロット番号、パ
ス512にリソース番号、パス581にアドレス変換キーを出
力し、アドレスフェーズ表示信号516をアサートする。

【００１０】入出力制御装置500内に複数具備される図
２のメモリリクエスト制御部540では、パス515のスロッ
ト番号を自ユニット判定部54kが参照し、全メモリリク
エスト制御部のうちの一つのメモリリクエスト制御部が
自ユニットの制御すべき転送と判断すると、リクエスト
保留中フラグ54bがインアクティブでリクエストを保留
していない場合、I/Oバス制御部510からのアドレスフェ
ーズ表示信号516のアサートによりリクエストアドレス
レジスタ54aに転送開始アドレスが格納され、同時にリ
ソース番号レジスタ54cにパス512のリソース番号が格納
される。

【００１１】次に，I/Oバス10がデータフェーズに移行
すると，I/Oバス制御部510からデータバッファに対する
書込み信号514がアサートされ、これによりリクエスト
保留中フラグ54bをセットし、転送したバイト数に応じ
てバイト数カウンタ54hおよびライトアドレス下位カウ
ンタ54fを更新する。また、この時同時にライトアドレ
ス下位カウンタ54fも更新し、データバッファ530への書
き込みが行われる。

【００１２】そしてメモリブロック境界超え判定部54g
によりメモリブロック境界であることが検出されると、
メモリライト要求バッファ560への書込みを発行しメモ
リリクエスト保留中フラグ54bをリセットし、ライトア
ドレス上位カウンタ54eをカウントアップする。

【００１３】一方、メモリブロック境界に達せずにI/O
バス10上のデータ転送が中断された場合、リクエストア
ドレスは図２のリクエストアドレスレジスタ54aに保存
され、これまで転送されたバイト数がバイト数カウンタ
54hに保持され、データバッファ530のライトアドレスが
ライトアドレス上位カウンタ54eおよびライトアドレス
下位カウンタ54fに保持される。この後に、別のデバイ
ス制御装置によるデータ転送が起動された場合も、上記
のデバイス制御装置で転送していたこれらの情報は保持
される。そして、別デバイス制御装置によるデータ転送
終了後に、再び以前に中断していたデバイス制御装置に
関するデータ転送が再開された場合には、バイト数カウ
ンタ54fを引き続きカウントアップし、ライトアドレス
上位カウンタ54eおよびライトアドレス下位カウンタ54f
に従って前回転送されたアドレスの続きにデータが格納
される。

【００１４】このような動作により、I/Oバス10上でデ
ータ転送が一時中断されても、転送の情報が保持されデ
ータ転送の中断に影響されずにメモリブロック境界まで
メモリリクエスト発行を待たせることができる。これに
より、不要なメモリブロック境界未満のデータ転送を削
減し、パーシャルライト動作によるシステムのスループ
ット低下を避けることができる。

【００１５】また、データ転送開始時にI/Oバス制御部5
10からアドレスフェーズ表示信号516がアサートされ、
メモリリクエスト制御部540において自ユニット判定部5
4kが自ユニットの転送であると判定した際にリクエスト
保留中フラグ54bがアクティブであった場合、リソース
番号レジスタ54cに格納されている保留中リクエストに
対応するリソース番号と、パス512のI/Oバス10上のデー
タ転送要求に伴うリソース番号とをフラッシュ制御部54
dで比較し、一致していた場合はそのまま前回の転送情
報を使用して続きのデータ転送を行うが、不一致を検出
した場合は現在保留中のリクエストをフラッシュさせ、
パス512の新たなリソース番号に対応するデータ転送を
実行できるようにする。

【００１６】このために、フラッシュ制御部54dはリク
エスト保留中フラグ54bがアクティブでリソース番号レ
ジスタ54cのリソース番号とパス512のリソース番号が不
一致であった場合、パス54qのメモリリクエスト信号を
アサートしフラッシュ動作を行った後にデータフェーズ
に移行する。このような制御を持つことにより、複数の
リソース番号に対応するデータ転送が同時に実行された
場合には、１つのデータバッファを複数のデータ転送で
切り替えて使えるので、ハードウェア量の増加を低減で
きる。

【００１７】すなわち、本発明の入出力処理装置は、同
時に動作するI/O数の少ない通常環境においては複数の
データバッファでメモリブロック境界に最適化されたメ
モリリクエストを発行し、また、一時的に複数のデータ
転送が競合してしまう特殊ケースにおいてはデータバッ
ファをフラッシュさせて共有バッファとすることにより
ハードウェア量の増加を抑えながらパーシャルライト動
作を低減させシステムのスループットを向上させるので
ある。

【００１８】

【発明の実施の形態】本発明の入出力処理装置は、それ
ぞれに入出力装置が接続されたデバイス制御装置とメイ
ンメモリとの間のデータ転送を入出力バスとシステムバ
スを介して制御する入出力処理装置において、メインメ
モリへのメモリライト要求情報を格納するためのメモリ
ライト要求バッファと、デバイス制御装置から送られて
きたメインメモリへ書き込むためのデータを一時的に保
管するデータバッファと、入出力バスからの情報に基づ
き、メモリライト要求バッファにメモリライト要求情報
を書き込むための制御を行うデバイス制御装置と１対１
対応のメモリリクエスト制御部と、複数のメモリリクエ
スト制御部から発行されるメモリライト要求信号を受け
ると、メモリライト要求バッファへ格納するメモリライ
ト要求情報を選択すると共に、メモリリクエスト制御部
から発行されるメモリライト要求バッファへの書込み信
号の論理和をとって出力するメモリリクエスト調停部と
を備える。

【００１９】各メモリリクエスト制御部は、データバッ
ファに書き込んだデータの先頭アドレスを格納する先頭
アドレス保持手段と、データバッファに書き込んだデー
タ量を順次カウントするカウント手段と、カウント手段
の計算結果と先頭アドレスを加算し、メインメモリの書
込み単位であるメモリブロックの境界超えを判定する判
定手段と、判定手段の結果がメモリブロック境界を超え
ていた場合にはメモリライト要求バッファへの書込み信
号を発行するメモリライト要求信号作成手段と、判定手
段の結果がメモリブロック境界に達せず、かつ入出力バ
ス上のデータ転送が終了した場合には、メモリライト要
求を記憶するためのリクエスト保留フラグを含むもので
ある。

【００２０】

【第１実施例】次に、本発明の第１実施例について図面
を参照して詳細に説明する。

【００２１】図１は、本発明の一実施としての入出力処
理装置500の詳細を関連する周辺の装置と共に示してい
る。図１を参照すると、２つの入出力装置1,2を制御す
るデバイス制御装置100，２つの入出力装置3,4を制御す
るデバイス制御装置200，２つの入出力装置5,6を制御す
るデバイス制御装置300および２つの入出力装置7,8を制
御するデバイス制御装置400がI/Oバス10を介して入出力
処理装置500に接続されている。また、システムメモリ
（図示省略）を制御するシステムメモリ制御装置600が
システムバス20を介して入出力処理装置500に接続され
ている。

【００２２】入出力処理装置500は、デバイス制御装置1
00〜400およびシステムメモリ制御装置600を制御する。
本発明が適用されるのは、入出力処理装置500による制
御の下に、入出力装置1,2等からデバイス制御装置100
等，I/Oバス10およびシステムバス20，システムメモリ
制御装置600を経由して、システムメモリにデータを書
き込む場合である。なお、図１においては上向きの信号
ないしはデータのパスが示されている部分もあるが、そ
れはシステムメモリから入出力装置1,2等にデータを書
き込む場合の方向を示すものである。

【００２３】入出力処理装置500は、I/Oバス102の制御
を行なうI/Oバス制御部510と、システムバス20の制御を
行なうシステムバス制御部590との間に、データアライ
ン制御部520，データバッファ530，４つのメモリリクエ
スト制御部540，メモリリクエスト調停部550，メモリラ
イト要求バッファ560，メモリアドレス変換バッファ57
0，アドレス変換演算器575およびアドレスカウンタ580
が存在する。

【００２４】I/Oバス制御部510は、入出力装置1,2等か
ら入力するデータをパス511経由でデータアライン制御
部520に出力し、リソース番号をパス512経由でメモリリ
クエスト制御部540およびメモリアドレス変換バッファ5
70に送出する。リソース番号とは、各データ転送毎にＯ
Ｓによって割り付けられるユニークな番号をいう。I/O
バス制御部510は、またデータ転送先の主記憶のアドレ
スを演算するためのメモリアドレス変換キーをパス513
経由でアドレス変換演算器575に出力する。

【００２５】更に、I/Oバス制御部510は、書込み信号を
パス514経由でデータバッファ530，４つのメモリリクエ
スト制御部540およびアドレスカウンタ580に、スロット
番号をパス515経由でメモリリクエスト制御部540に、ア
ドレスフェーズ表示信号をパス516経由でアドレスカウ
ンタ580にそれぞれ出力する。スロット番号とは、デバ
イス制御装置100〜400のいずれかを一意に特定するため
に付番された番号をいい、アドレスフェーズ表示信号と
は、I/Oバス10がアドレスとデータの搬送に共用される
ことから、現にアドレスフェーズとデータフェーズのい
ずれで使用されているかを表示するものである。以上の
パス511〜516およびこれ以降に言及される各パスは、適
時それらが搬送する信号やデータの意味で使用されるこ
とがある。

【００２６】メモリアドレス変換バッファ570は、I/Oバ
ス制御部510からリソース番号512を受け取ると、これに
対応するシステムメモリの上位メモリアドレスに変換し
てパス571に出力する。アドレス変換演算器575は受け取
った上位メモリアドレス571と、メモリアドレス変換キ
ー513を用いてメモリアドレスを計算しパス576でアドレ
スカウンタ580へ送る。アドレスカウンタ580は、I/Oバ
ス制御部510から発行されるアドレスフェーズ表示信号5
16がアクティブ（“１”）になったときには、アドレス
変換演算器575の出力であるメモリアドレス576を取り込
む。一方、アドレスフェーズ表示信号516がノン・アク
ティブ（“０”）になってI/Oバス10がデータフェーズ
に移行するとデータバッファ書込み信号514がアサート
されるので、現在保持しているメモリアドレスをカウン
トアップして、パス581にてデータアライン制御部520お
よびメモリリクエスト制御部540に転送メモリアドレス
として出力する。

【００２７】データアライン制御部520は、アドレスカ
ウンタ580によって計算された転送メモリアドレス581に
従って、データ511の並びを整列する制御を行う。すな
わち、入出力装置1〜8からアトランダムに送られてくる
データ511を、図３に示されるように、スロット番号毎
に論理的に分割された４つのメモリブロックサイズ分の
エントリに順に並び替える。整列されたアライン後ライ
トデータは、書込み信号514に応答してパス521経由でデ
ータバッファ530に書き込まれる。

【００２８】図３を参照すると、データバッファ530
は、デバイス制御装置100〜400対応のスロット番号#0〜
#3毎の領域に分割され、更に各スロット番号対応の領域
は４つのメモリブロックサイズ（32バイト）から成る。
メモリブロックサイズがシステムメモリへの書込み単位
である。また、図４はデータバッファ530のアドレス形
式を示す。このアドレス形式中のメモリブロック番号が
図３のメモリブロックサイズ分の領域を指定する。

【００２９】メモリリクエスト制御部540はメモリライ
トリクエストの発行を制御するためのユニットであっ
て、本発明の中核となる制御を司るユニットである。そ
の詳細は、メモリリクエスト調停部550と共に図２に基
づく後の説明に委ねることとし、ここでは概説するに留
める。メモリリクエスト制御部540は、デバイス制御装
置100,200,300,400と１対１対応に設けられ、メモリリ
クエスト調停部550は４つのメモリリクエスト制御部540
とインタフェースを有する。

【００３０】メモリリクエスト制御部540は、アドレス
フェーズ表示信号516が“１”である間の転送メモリア
ドレス581を保存してメモリリクエスト調停部550にメモ
リリクエストアドレス（図２の541）として出力する。
また、スロット番号515と自メモリリクエスト制御部番
号との比較によって、現在のデータ転送は自メモリリク
エスト制御部が制御すべきものか否かを判定する。判定
の結果が肯定されると、リソース番号512を書込み信号5
14に応答して保存し、また、データバッファ書込みアド
レス（図２の545）とリクエストバイト数（図２の542）
をメモリリクエスト調停部550に出力する。更に、上記
保存したリソース番号とリソース番号512との比較によ
ってリソース番号切替を検出するか、またはデータ転送
の結果によりメモリブロック境界超えを検出すると、メ
モリリクエスト調停部550に対して新たにメモリリクエ
スト信号（図２の543）をメモリリクエスト調停部550に
発行する。

【００３１】メモリリクエスト調停部550は、４つのメ
モリリクエスト制御部540から発行されるメモリリクエ
スト信号（図２の543）の内のいずれか一つを受け付け
るように調停する。調停の結果、選択されたメモリリク
エスト制御部にはメモリリクエスト受付信号をパス544
にアサートする。また、メモリライト要求バッファ書込
み信号をパス551に、メモリライト要求バッファ書込み
アドレスをパス552に、リクエストアドレスをパス553
に、リクエストバイト数をパス554に、リクエストスロ
ット番号をパス555にそれぞれ出力する。更に、データ
バッファ書込みアドレスをパス557に出力する。

【００３２】メモリライト要求バッファ560は、図５で
示す形式のメモリライト要求エントリを格納するための
バッファであって、システムバス制御部590により読み
出される。図５を参照すると、メモリライト要求エント
リは、メモリリクエスト調停部550から入力されたリク
エストアドレス553，リクエストバイト数554およびリク
エストスロット番号555から成ることが分かる。

【００３３】システムバス制御部590は、メモリリクエ
スト調停部550から出力されるメモリライト要求バッフ
ァライトアドレス552を監視しており、メモリライト要
求バッファ560にメモリリクエストが格納されるとメモ
リライト要求バッファ560からデータバッファ読出しデ
ータをパス531に読み出し、システムバス20に出力して
システムメモリ制御装置600にシステムメモリのメモリ
ライト動作を開始させる。

【００３４】次に、図１におけるメモリリクエスト制御
部540およびメモリリクエスト調停部550の詳細を図２に
示す。

【００３５】図２を参照すると、メモリリクエスト制御
部540は、リクエストアドレスレジスタ54a，リクエスト
保留中フラグ54b，リソース番号レジスタ54c，フラッシ
ュ制御部54d，ライトアドレス上位カウンタ54e，ライト
アドレス下位カウンタ54f，メモリブロック境界超え判
定部54g，バイト数カウンタ54h，ORゲート54i，ANDゲー
ト54j，自ユニット判定部54kおよびANDケ゛ート54lを備えて
いる。

【００３６】自ユニット判定手段54kは、現在I/Oバス10
を使用してデータ転送の対象となっているスロット番号
515と自メモリリクエスト制御部540の番号を比較するこ
とによって、そのデータ転送は自メモリリクエスト制御
部540が制御すべきデータ転送であるかどうかを判定す
る。その結果、自ユニットのデータ転送であれば、自ユ
ニット表示信号をパス54mにアサートする。

【００３７】ANDゲート54lは、自ユニット表示信号54m
と書込み信号514との論理積演算を行ない、その結果を
ライトアドレス下位カウンタ54fおよびバイト数カウン
タ54hのカウントアップタイミングとしてパス54nに与え
る。

【００３８】ライトアドレス下位カウンタ54fは、メモ
リリクエスト調停部550に出力するデータバッファ書込
みアドレス545の下位アドレスを供給し、カウントアッ
プタイミング54nに応答して８づつカウントアップす
る。

【００３９】バイト数カウンタ54hはメモリリクエスト
発行の際に有効なデータのバイト数を計算するカウンタ
であって、カウントアップタイミング54nにより８づつ
カウントアップしメモリリクエスト発行により“０”に
リセットされる。

【００４０】リソース番号レジスタ54cは、自ユニット
表示信号54mによって、デバイス制御装置100〜400からI
/Oバス10を経由して通知されるリソース番号512を自ユ
ニット表示信号54mに応答して格納する。

【００４１】リクエスト保留中フラグ54bは、カウント
アップタイミング54nによって“１”にセットされ、ま
たメモリリクエストが発行されると“０”にリセットさ
れる。このことは、自メモリリクエスト制御部内で保留
中のメモリリクエストが存在する場合に“１”を表示す
ることを意味する。

【００４２】フラッシュ制御部54dは、リクエスト保留
中フラグ54bが“１”であった場合、リソース番号レジ
スタ54cとI/Oバス上のリソース番号512を比較し、不一
致であればリソース番号切替時の保留リクエストフラッ
シュのためにメモリリクエスト信号をパス54qにアサー
トする。

【００４３】リクエストアドレスレジスタ54aは、アド
レスフェーズ表示信号516がアサートされているときに
は図１のアドレスカウンタ580から出力される転送メモ
リアドレス581を保持し、リクエストメモリアドレス541
を出力する。

【００４４】ライトアドレス上位カウンタ54eは、図４
に示すI/Oバス10上のアドレス形式（データバッファ530
のライトアドレス形式となる）の中でメモリブロック番
号を計算する。一方、ライトアドレス下位カウンタ54f
は図４のブロック内アドレスを計算する。

【００４５】メモリブロック境界超え判定部54gは、リ
クエストアドレスレジスタ54aの出力とバイト数カウン
タ54hの出力を加算し、加算結果がシステムメモリの書
込み単位であるメモリブロックの境界を超えた時に、メ
モリブロック境界越えによるメモリリクエスト信号54p
をアサートする。

【００４６】ORゲート54iはメモリブロック境界超えに
よるメモリリクエスト信号54pと、リソース番号切替時
のメモリリクエスト信号54qの論理和演算を行ない、い
ずれかの信号が“１”の場合にメモリリクエスト信号を
パス54rにアサートする。

【００４７】ANDゲート54jは、メモリリクエスト信号54
rとメモリリクエスト調停部550からのメモリリクエスト
に対する要求受付信号54sの論理積演算を行ない、これ
によりメモリリクエスト発行済み信号をパス54tにアサ
ートする。メモリリクエスト発行済み信号54tは、リク
エスト保留中フラグ54bおよびバイト数カウンタ54hのリ
セットと、ライトアドレス上位カウンタ54eのカウント
アップを行なわせる。

【００４８】次に、図２に示したメモリリクエスト調停
部550内について説明する。メモリリクエスト調停部550
は、３つのセレクタ55a，55b，55eと、リクエスト調停
部55cと、ORゲート55dと、ライトアドレスレジスタ55f
とで構成される。

【００４９】セレクタ55aは、メモリリクエスト制御540
のリクエストアドレスレジスタ54aから送られてくるリ
クエストメモリアドレス541を、メモリリクエストを調
停した結果の調停スロット番号555に従ってセレクトし
リクエストアドレス553として出力する。セレクタ55b
は、メモリリクエスト制御部540からのリクエストバイ
ト数542をリクエストスロット番号555でセレクトし、リ
クエストバイト数554としてメモリライト要求バッファ5
60に出力する。ライトアドレスカウンタ55fは、メモリ
ライト要求バッファ書込み信号551をタイミングとして
カウントアップし、メモリライト要求バッファ書込みア
ドレス552をメモリライト要求バッファ560に出力する。

【００５０】リクエスト調停部55cは、４つのメモリリ
クエスト制御部540からのメモリリクエスト信号543（メ
モリリクエスト信号54rの集合）を調停し、調停の結果
に基づき選択した１つのメモリリクエスト制御部540に
メモリリクエスト受付信号544を返却する。また、メモ
リリクエスト調停部55cは、調停した結果に基づき選択
したメモリリクエスト制御部の番号対応のリクエストス
ロット番号555にメモリライト要求バッファ560に出力す
る。

【００５１】ORゲート55dは各メモリリクエスト制御部
からのリクエスト信号543の論理和演算を行ない、メモ
リライト要求バッファ書込み信号551を生成する。セレ
クタ55eは、各メモリリクエスト制御部540からのデータ
バッファ書込みアドレス545をリクエストスロット番号5
55に従って選択しパス55hに出力する。データバッファ
書込みアドレス557は、図３に示した形式に従って、リ
クエストスロット番号555とセレクタ55eからのリクエス
トスロット番号55hを連結されて形成される。

【００５２】次に、本実施例の動作について、図６のタ
イムチャートおよび図７のデータバッファアドレス形式
をも参照しながら詳細に説明する。

【００５３】図１および図２は、本発明の一実施例とし
ての入出力処理装置500の構成、図３は本実施例におけ
るデータバッファ530の内部形式、図４はデータバッフ
ァ530のアドレス形式、図５はメモリライト要求バッフ
ァ560に格納されるメモリライト要求エントリ形式を示
している。図６はデバイス制御装置100〜400と入出力処
理装置500間を接続するI/Oバス10の一例としてPCIバス
を採用した場合の動作例をタイムチャートで示してお
り、図７はI/Oバス10上でのアドレスフェーズにおいて
デバイス制御装置100〜400から入出力処理装置500に送
られるアドレスの形式を示している。

【００５４】先ず、デバイス制御装置100から図６のタ
イムチャートに示すようにPCIバスプロトコルに従ってR
EQ信号をアサート（本例ではREQ/GNT/FRAME/IRDY/TRDY
は”０”でアクティブとする）し、GNT信号がアクティ
ブになるとデバイス制御装置100はFRAME信号をアサート
しアドレスフェーズを開始する。アドレスフェーズにて
デバイス制御装置100より図７に示す形式のアドレスを
入出力処理装置500に対し転送し、同時にC/BEパスでメ
モリライトコマンドを転送する。ここで、図７で示され
るスロット番号とは、デバイス制御装置100〜400毎に保
持されるI/Oバス10内でユニークな番号である。また、
リソース番号とは、ＯＳからの要求に従って入出力処理
装置500からデバイス制御装置100に対しデータ転送起動
を行う際に入出力装置100内で各データ転送毎に割り付
けられるユニークな番号をいい、これをデバイス制御装
置100に対してデータ転送起動指示と同時に転送する。
デバイス制御装置100は転送起動時のアドレスフェーズ
において図７に示す形式に従ってリソース番号を入出力
制御装置500に対して転送する。

【００５５】これらの情報を入出力処理装置500内のI/O
バス制御部510が受信すると、I/Oバス制御部510はメモ
リアドレス変換キー513，リソース番号512およびスロッ
ト番号515を出力し、アドレスフェーズ表示信号516をア
サートする。メモリアドレス変換バッファ570は、デバ
イス制御装置100から送られるリソース番号512毎にメモ
リアドレスに変換するためのベースアドレスを格納する
ためのバッファであり、その変換表はデータ転送を開始
する前に予め入出力制御用のファームウェア等により設
定されている。このメモリアドレス変換バッファ570を
リソース番号512を読出しアドレスとして読み出し、メ
モリアドレスに変換するためのベースアドレスを取得し
上位アドレス571としてアドレス変換演算器575に出力す
る。

【００５６】ベースアドレスとしての上位アドレス571
を受け取ったアドレス変換演算器575は、同時にメモリ
アドレス変換キー513を用いてメモリアドレスを計算
し、メモリアドレス576をアドレスカウンタ580に出力す
る。アドレスカウンタ580はアドレスフェーズ表示信号5
16がアクティブであれば、アドレス576を取り込み転送
メモリアドレス581として出力する。

【００５７】図２の自ユニット判定手部4kは、スロット
番号515によって自メモリリクエスト制御部が制御すべ
き点かどうかの判定を行う。自メモリリクエスト制御部
が制御すべきデータ転送である場合、自ユニット判定手
部4kは自ユニット表示信号54mをアサートし、これによ
りフラッシュ制御部54dは、リソース番号512とリソース
番号レジスタ54cの保持内容とを比較する。この比較結
果が一致していた場合もしくはリクエスト保留中フラグ
54bが”０”であった場合は、リソース番号512をリソー
ス番号レジスタ54cに格納しデータフェーズに移行す
る。

【００５８】一方、リソース番号レジスタ54cでのリソ
ース番号比較結果が不一致であり、かつリクエスト保留
中フラグ54bが“１”であった場合、フラッシュ制御部5
4dは保留中リクエストをフラッシュし、新たに要求され
たリソース番号512でデータ転送を開始するために、メ
モリリクエスト信号54qをアサートし、ORゲート54iはメ
モリリクエスト信号54rをアクティブにする。これに対
して、メモリリクエスト調停部550からメモリリクエス
ト受付信号544がアサートされリクエストが受け付けら
れると、メモリリクエスト発行済み信号54tがアクティ
ブとなり、リクエスト保留中フラグ54bがリセットさ
れ、リソース番号レジスタ54cにリソース番号512を格納
しデータフェーズに移行する。

【００５９】再び図６を参照すると、アドレスフェーズ
が完了後はI/Oバス10上においてデバイス制御装置100は
IRDYをアサートしデータフェーズに移行する。上述のよ
うに入出力制御装置500においてデータフェーズに移行
できる準備が整うと、IRDYに応答してTRDYをアサート
し、アドレスフェーズ表示信号516をディアサートしデ
ータフェーズが開始される。データフェーズが開始され
デバイス制御装置100からメモリライトデータが転送さ
れるてくると、入出力処理装置500内のI/Oバス制御部51
0は書込み信号514をアサートし、/Oバス10から送られて
きたデータ511を出力する。データアライン制御部520は
アドレスカウンタ580の出力である転送メモリアドレス5
81に従ってデータの整列を行いアライン後ライトデータ
521を出力する。

【００６０】書込み信号514がアサートされると、図２
のANDゲート54lは自ユニット表示信号54m＝“１”なら
ばカウントアップタイミング54nをアサートし、バイト
数カウンタ54hとライトアドレス下位カウンタ54fをカウ
ントアップして転送データの格納アドレスを更新する。
また同時に、カウントアップタイミング54n＝“１”な
らばリクエスト保留中フラグ54bがセットされリクエス
トを保留していることを表示する。また書込み信号514
がアサートされると、アドレスカウンタ580がカウント
アップして転送メモリアドレス581を更新し、データバ
ッファ530のデータバッファ書込みアドレス557にデータ
521が書き込まれる。

【００６１】また、この時にデータバッファ530に書き
込むアドレスの一部分（図４のメモリブロック番号とブ
ロック内アドレスの部分）は、メモリリクエスト調停部
550のセレクタ55eにおいて、メモリリクエスト制御部54
0からのデータバッファ書込みアドレス545がメモリリク
エスト調停部550からのリクエストスロット番号555で選
択され、リクエストスロット番号555と連結されたライ
トアドレス55hとして出力されている。

【００６２】データフェーズが開始されると、デバイス
制御装置100からI/Oバス10を経由して逐次に転送データ
がデータバッファ530に書き込まれ、この間メモリリク
エスト制御部540のバイト数カウンタ54hは１ワード転送
毎に８づつカウントアップしている。メモリブロック境
界超え判定部54gはシステムメモリの書込み単位を32バ
イトとした場合、リクエストアドレスレジスタ54aの出
力とバイト数カウンタ54hの出力を加算し、これがメモ
リブロックの書込み単位である32バイト境界の最終ワー
ドの転送であった場合には、メモリリクエスト信号54p
をアサートし、これに従ってORゲート54iはメモリリク
エスト信号54rをアサートする。メモリリクエスト信号5
4rがアサートされると、メモリリクエスト調停部550の
リクエスト調停部55cは各メモリリクエスト制御部540の
リクエストを調停し、その結果によってメモリリクエス
ト受付信号544をアサートすると同時に選択したメモリ
リクエスト制御部の番号（リクエストスロット番号55
5）を出力する。

【００６３】セレクタ55aは、リクエストスロット番号5
55に従ってリクエストメモリアドレス541を選択しリク
エストアドレス541としてメモリライト要求バッファ560
へ出力する。同様にセレクタ55bもリクエストバイト数5
42を選択し出力する。そして、ORゲート55dは、各メモ
リリクエスト制御部540からのメモリリクエスト信号543
の論理和をメモリライト要求バッファ書込み信号551と
してメモリライト要求バッファ560へ出力する。この結
果、メモリライト要求バッファ560のメモリライト要求
バッファ書込みアドレス55fに、図５に示したリクエス
トアドレス553，リクエストバイト数554およびリクエス
トスロット番号555から成るメモリライト要求エントリ
が書き込まれる。

【００６４】メモリライト要求エントリをメモリライト
要求バッファ560書き込んだ次のクロックで、ライトア
ドレスカウンタ55fおよびライトアドレス上位カウンタ5
4eはカウントアップされる。この時にリクエスト保留中
フラグ54bはリセットされる。引き続き転送すべき転送
データがある場合は、書込み信号514が引き続きアサー
トされリクエスト保留中フラグ54bは次クロックで再度
セットされる。また、書込み信号514は引き続きアサー
トされ続けることにより、データバッファ530への書込
みも引き続いて行われデータ転送は続行される。

【００６５】次に、メモリブロック境界以外でデータ転
送を終了するケースにおいては、図６のPCIを用いたI/O
バスの例では、バスマスタであるデバイス制御装置100
がFRAME信号をディアサートすることにより、次の転送
が最終ワードの転送であることを表示する。最終転送で
あることをI/Oバス制御部510が認識すると、最終ワード
をデータバッファ530に書き込んだあとに、書込み信号5
14をディアサートする。これにより、メモリリクエスト
制御部540のバイト数カウンタ54hやライトアドレスカウ
ンタ54fの更新も停止しデータ転送は中断された状態の
ままとなる。メモリリクエスト境界に達せずに終了した
場合には、リクエスト保留中フラグ54bはセットされた
ままとなる。このように、本発明の入出力処理装置500
においては、データ転送終了時においても転送途中のデ
ータはフラッシュすることなく、データバッファ530に
保持したままリクエスト保留中フラグ54bをセットした
状態で終了する。

【００６６】この状態で次に別のデバイス制御装置200
がI/Oバス10を用いてデータ転送を起動した場合、アド
レスフェーズにおいて図７の形式で送られるアドレスの
中のスロット番号512が前回のデータ転送時のものと異
なり、これによりデータ転送を制御するメモリリクエス
ト制御部540は前回とは異なるものが使用される。この
ため、デバイス制御装置200が転送を行なっている際に
は別のメモリリクエスト制御部540のリクエストアドレ
スレジスタ54aや、バイト数カウンタ54hが用いられてデ
ータ転送が行われる。

【００６７】その後、再度デバイス制御装置100が中断
したデータ転送を再開した場合には、リクエストアドレ
スレジスタ54aやバイト数カウンタ54b，ライトアドレス
カウンタ54f，ライトアドレス上位カウンタ54e等は前回
のデータ転送状態のまま値が保持されている。このた
め、I/Oバス10がデバイス制御装置100のデータフェーズ
に移行すると、書込み信号514のアサートにより保持さ
れているバイト数カウンタ54h，ライトアドレスカウン
タ54f，ライトアドレス上位カウンタ54e等の値の更新を
開始し、データバッファ530内の前回にデータ転送した
アドレスに引き続いてデータを格納する。

【００６８】本実施例では、以上に説明したような動作
により、I/Oバス10の上のデータ転送はシステムのメモ
リブロックサイズ境界以外のアドレスで中断されても、
メモリブロックサイズに満たないデータはデータバッフ
ァ530に保持されたままリクエストが保留され、リクエ
ストが保留されていることをリクエスト保留中フラグ54
bにて表示し、再度同一のデバイス制御装置がI/Oバスの
転送を起動した場合には直前までバッファに格納されて
いるデータに後続の転送データをマージすることによ
り、メモリブロックサイズまでデータを揃えてからメモ
リリクエストを発行することが可能となる。

【００６９】

【第２実施例】次に、本発明の第２実施例について図
８，図９および図１０を用いて説明する。

【００７０】図８は本発明の第２の実施例としての入出
力処理装置500-1の詳細を関連する周辺の装置と共に示
している。図８の示す構成は、図１の構成にユニット割
付制御部5a0を加えた構成となっている。

【００７１】図１の構成では、データ転送を制御するメ
モリリクエスト制御部540の選択はI/Oバス10から送られ
てくるスロット番号515によって一意に決めて選択して
いた。このような構成では、１つのデバイス制御装置配
下で複数の入出力装置が同時に動作し転送する場合、１
つのメモリリクエスト制御部540を共有し転送する。こ
の場合、各入出力装置の転送に対しリソース番号512を
割り付けて、I/Oバス10でのアドレスフェーズにおいて
図４に示した形式でリソース番号512を入出力処理装置5
00-1に送り、入出力処理装置500-1では同一のスロット
番号515ならば同一のメモリリクエスト制御部540を使用
し、該当メモリリクエスト制御部においてリクエスト保
留中フラグ54bが“１”であった場合、現在保留中のリ
クエストをメモリブロック境界でなくても強制的に発行
し保留リクエストをフラッシュする。しかし、このよう
なフラッシュ動作が頻繁に行われると、メモリブロック
境界でないメモリリクエストが多数発行されてしまうの
で、本発明の優位性を活かせない場合がある。

【００７２】図８で示す第２の実施例では、このような
問題点に鑑み、ユニット割付制御部5a0を新たに設け、
このユニット割付制御部5a0はデータ転送開始時に現在
使用されていないメモリリクエスト制御部540をサーチ
して使用するメモリリクエスト制御部540を決定する。
以下、この動作の詳細について説明する。

【００７３】本実施例においても、I/Oバス10は図６に
示したPCIバス動作に準拠し、FRAMEをアサートしたクロ
ックにおいてアドレスフェーズを開始し、図４に示す形
式のアドレスをデバイス制御装置からI/Oバス制御部510
が受け取る。I/Oバス制御部510は、第１実施例と同様
に、メモリアドレス変換キー513，リソース番号512およ
びスロット番号515を出力し、アドレスフェーズ表示信
号516をアサートする。

【００７４】図９は、ユニット割付制御部5a0と、I/Oバ
ス制御部510およびメモリリクエスト制御部540との間の
インタフェースを示す。図９では、メモリリクエスト制
御部540をスロットに対応して４つのメモリリクエスト
制御部540-1,540-2,540-3,540-4として示している。ユ
ニット割付制御部5a0は、メモリリクエスト制御部540-
1,540-2,540-3,540-4から、それぞれリクエスト保留中
フラグ情報5f1,5g1,5h1,5i1と保留リソース番号5f2,5g
2,5h2,5i2を受け、保留リソース番号5f2,5g2,5h2,5i2を
I/Oバス制御部510からのリソース番号512と比較する。
そして、その比較結果とリクエスト保留中フラグ信号5f
1,5g1,5h1,5i1とによって、適切なデータ転送対象のユ
ニット番号を選択しパス5a1に出力する。

【００７５】図１０はユニット割付制御部5a0の詳細を
示し、図１１はユニット割付制御部5a0内の調停ユニッ
ト番号セレクタ5amにおける選択真理値表を示す。以
下、図１０を参照しながらアドレスフェーズ表示信号51
6がアサートされ、使用すべきメモリリクエスト制御部5
40の番号（以下、「ユニット番号」と記す）を決定する
ための動作について詳細に説明する。

【００７６】先ず、ユニット割付制御部5a0は、各メモ
リリクエスト制御部540-1,540-2,540-3,540-4から送ら
れている保留リソース番号5f2,5g2,5h2,5i2と、I/Oバス
制御部510から送られてきたリソース番号512を比較器5a
a,5ab,5ac,5adによって比較し、一致していて、かつ対
応するリクエスト保留中信号が“１”であるメモリリク
エスト制御部が存在した場合は、対応するANDゲート5a
e,5af,5ag,5ahのいずれかの出力が“１”になる。

【００７７】これは同一リソース番号の保留リクエスト
を所有しているメモリリクエスト制御部があったことを
意味するため、このメモリリクエスト制御部を使用して
前回のデータ転送の継続動作を行なう。このために、4-
2エンコーダ5alで転送すべきユニット番号を作成し、ま
たORゲート5akの出力も“１”になるため、調停ユニッ
ト番号セレクタ5amは図１１の真理値表に従って4-2エン
コーダ5alの出力5aqを選択しパス5atに出力する。調停
ユニット番号レジスタ5auはアドレスフェーズ表示信号5
16が“１”のタイミングでパス5atの値を取り込み、パ
ス5a1に転送すべきユニット番号として出力する。

【００７８】ANDゲート5ae,5af,5ag,5ahの出力が全て
“０”の場合、すなわちリクエスト保留中フラグ＝
“１”で、かつ一致するリソース番号を保有しているメ
モリ制御部が存在しないという場合はデータ転送を続行
すべきメモリリクエスト制御部が存在しないため、ユニ
ット割付制御部5a0はリクエスト保留中フラグが“０”
のユニットを検索する。これは具体的にはリクエスト保
留中フラグ信号5f1,5g1,5h1,5i1の論理反転をエンコー
ドしているエンコーダ5aiによりリクエスト保留中フラ
グ＝“０”のユニット番号をパス5arに出力し、このケ
ースではANDゲート5ajの出力は“０”であり、ORゲート
5akの出力も“０”であるためパス5atにはパス5arの値
が出力され、これが調停ユニット番号レジスタ5auに取
り込まれる。

【００７９】もしも、全てのメモリリクエスト制御部に
おいてリクエスト保留中フラグ信号5f1,5g1,5h1,5i1が
“１”でリソース番号の一致するリクエスト制御部が存
在しない場合、データ転送を行うためにはいずれかのメ
モリリクエスト制御部でフラッシュ動作を起動させざる
を得ない。この場合には本実施例ではラウンドロビン動
作として、カウンタ5an出力で直前の（直前に選択され
たメモリリクエスト制御部の番号＋１）の番号を持つメ
モリリクエスト制御部に転送動作を指示する。この場
合、ANDゲート5ajの出力は“１”でORゲート5akの出力
は“０”であるため、調停ユニット番号セレクタ5amは
図１１の真理値表に従ってカウンタ5anの出力である5as
を選択しパス5atに出力する。この値をレジスタ5auが取
り込みパス5a1にデータ転送対象のユニット番号として
出力する。

【００８０】なお、上述のラウンドロビン動作として、
カウンタ5an出力で直前の（直前に選択されたメモリリ
クエスト制御部の番号−１）の番号を持つメモリリクエ
スト制御部に転送動作を指示するようにしてもよい。ま
た、ラウンドロビン動作ではなく、直前に選択されたメ
モリリクエスト制御部の番号にランダムな値を加算また
は減算した番号を持つメモリリクエスト制御部に転送動
作を指示するようにしてもよい。

【００８１】このような動作により、データ転送対象の
ユニット番号がパス5a1に出力されると、第１実施例に
おけるのと同様に各メモリリクエスト制御部は自ユニッ
トが制御すべき転送かどうかを判定し、転送すべきメモ
リリクエスト制御が動作を開始する。この後の動作は第
１実施例と同様である。

【００８２】

【第３実施例】次に、図１２に本発明の第３実施例を示
し、図１２におけるメモリリクエスト制御部540および
メモリリクエスト調停部550の詳細を図１３に示す。第
３実施例は入出力制御プロセッサ5c0とプロセッサイン
タフェース部5b0を具備している入出力処理装置500-2に
おいて、プロセッサインタフェース部5b0からメモリリ
クエスト制御部540に保留中リクエストのフラッシュ指
示信号5b1を設け、これにより入出力制御プロセッサ5c0
から任意のタイミングで保留中のリクエストをフラッシ
ュさせる機能を第１実施例に追加したものである。

【００８３】第３実施例におけるメモリリクエスト制御
部540-2は、図１３に詳細を示すように、図２に示した
第１実施例におけるメモリリクエスト制御部540に対し
て、入出力プロセッサフラッシュ指示信号5b1と、フラ
ッシュ指示フラグ54uと、リクエスト保留中フラグ54bと
フラッシュ指示フラグ54uとの論理積を取るANDゲート54
vと、このANDゲート54vの出力によるメモリリクエスト
信号54wと、ANDゲート54jからのメモリリクエスト受付
済み信号54tとリクエスト保留中フラグ54bの論理反転と
の論理和を取るORゲート54xとを追加している。

【００８４】第１実施例では、データ転送がメモリブロ
ック境界でないアドレスで終了した場合にリクエストが
保留されたままになってしまうが、このような機能を追
加することにより、入出力プロセッサ5c0がＯＳに対し
転送終了を通知する前にバッファフラッシュ指示を発行
することが可能となり、これによって保留中のリクエス
トは発行させることができるようになる。以下のこの詳
細な動作を説明する。

【００８５】通常転送時の動作は図１に示した第１実施
例と全く同じであるため省略する。図１２において、入
出力制御プロセッサ5c0が保留中リクエストのフラッシ
ュ指示をプロセッサバス5c1に発行すると、プロセッサ
インタフェース部5b0はこの指示を解読しフラッシュ指
示信号5b1をアサートする。フラッシュ指示信号5b1がア
サートされ、かつリクエスト保留中フラグ54bが“１”
であった場合、メモリリクエスト制御部540内のフラッ
シュ指示フラグ54uがセットされる。

【００８６】フラッシュ指示フラグ54uがセットされ、
かつリクエスト保留中フラグ54bが“１”である場合、A
NDゲート54vの出力54wが“１”になり、ORゲート54iの
出力であるメモリリクエスト信54rが“１”になって、
メモリリクエスト調停部550に対しメモリリクエストが
発行される。メモリリクエスト調停部550のリクエスト
調停部55cでこのメモリリクエストを受け付けると、リ
クエスト受付信号544をアサートし、これによりANDゲー
ト54jの出力が“１”になり、パス54tが“１”になるこ
とによってリクエスト保留中フラグ54bとフラッシュ指
示フラグ54uがリセットされフラッシュ動作が完了す
る。

【００８７】本実施例では、フラッシュ指示フラグ54u
はリセット優先のレジスタとすることにより、リクエス
ト保留中フラグ54bが“０”のメモリリクエスト制御部
に対しフラッシュ指示を発行してもリクエスト保留中フ
ラグ54bの論理反転でフラッシュ指示フラグ54uをリセッ
ト条件としており、リセット条件とセット条件の双方が
“１”の場合、リセットをしたままであるためフラッシ
ュ指示フラグ54uはセットされない。これにより、メモ
リリクエスト制御部はフラッシュ動作を実行しない。

【００８８】

【発明の効果】本発明の第１の効果は、メモリブロック
境界やキャッシュラインサイズに満たないメモリライト
動作を軽減することによって、システムバスの使用効率
を高めシステムのスループットを向上させるということ
にある。その理由は、メモリブロック境界やキャッシュ
ラインサイズに満たない転送データは、入出力制御装置
のバッファ内に保留したままデータバッファのライトア
ドレスやメモリアドレスを保持し、他のデバイス制御装
置の転送を可能とする機能を設けたことによる。

【００８９】本発明の第２の効果は、デバイス制御装置
配下に複数のディスク装置等の入出力装置を接続して
も、データバッファはI/Oバスに接続されるデバイス制
御装置の数と同等もしくはそれ以下のバッファ数でよ
く、ハードウェア量を軽減できるということにある。そ
の理由は、同一デバイス制御装置の入出力装置間でデー
タ転送が競合した時には、フラッシュ動作を行う機構を
設けたため、入出力装置間でデータバッファを共有する
ことが可能になるので、データバッファを効率的に使用
することができるからである。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図

【図２】第１実施例におけるメモリリクエスト制御部と
メモリリクエスト調停部の詳細図

【図３】図１におけるデータバッファの内部構成図

【図４】図１におけるデータバッファのアドレス形式を
示す図

【図５】図１におけるメモリライト要求バッファに格納
されるメモリライト要求エントリの形式を示す図

【図６】第１実施例の動作例を示すタイムチャート

【図７】第１実施例におけるI/Oバス上でのアドレスフ
ェーズでのアドレスの形式を示す図

【図８】本発明の第２実施例のブロック図

【図９】第２実施例におけるユニット割付制御部のイン
タフェース

【図１０】第２実施例におけるユニット割付制御部の詳
細

【図１１】図１０に示したユニット割付制御部における
調停ユニット番号セレクタの選択真理値表

【図１２】本発明の第３実施例のブロック図

【図１３】第３実施例におけるメモリリクエスト制御部
の詳細図

【符号の説明】

1〜8 入出力装置 10 Ｉ／Ｏバス 20 システムバス 100,200,300,400 デバイス制御装置 500,500-1,500-2 入出力処理装置 510 I/Oバス制御部 520 データアライン制御部 530 データバッファ 540,540-1,540-2,540-3,540-4 メモリリクエスト
制御部 550 メモリリクエスト調停部 560 メモリライト要求バッファ 570 メモリアドレス変換バッファ 575 アドレス変換演算器 580 アドレスカウンタ 590 システムバス制御部 600 システムメモリ制御装置 54a リクエストアドレスレジスタ 54b リクエスト保留中フラグ 54c リソース番号レジスタ 54d フラッシュ制御部 54e ライトアドレス上位カウンタ 54f ライトアドレス下位カウンタ 54g メモリブロック境界超え判定部 54h バイト数カウンタ 54i,54x,55d,5ak ORゲート 54j,54l,54v,5ae,5af,5ag,5ah,5aj ANDゲート 54k 自ユニット判定部 54u フラッシュ指示フラグ 55a,55b,55e セレクタ 55c リクエスト調停部 55f ライトアドレスカウンタ 5a0 ユニット割付制御部 5aa,5ab,5ac,5ad 比較器 5ai,5al 4-2エンコーダ 5am 調停ユニット番号セレクタ 5an カウンタ 5au 調停ユニット番号レジスタ 5b0 プロセッサインタフェース部 5c0 入出力制御プロセッサ

Claims

【特許請求の範囲】

【請求項１】それぞれに入出力装置が接続されたデバ
イス制御装置とメインメモリとの間のデータ転送を入出
力バスとシステムバスを介して制御する入出力処理装置
において、前記メインメモリへのメモリライト要求情報を格納する
ためのメモリライト要求バッファと、前記デバイス制御装置から送られてきた前記メインメモ
リへ書き込むためのデータを一時的に保管するデータバ
ッファと、前記入出力バスからの情報に基づき、前記メモリライト
要求バッファに前記メモリライト要求情報を書き込むた
めの制御を行う前記デバイス制御装置と１対１対応のメ
モリリクエスト制御部と、前記複数のメモリリクエスト制御部から発行されるメモ
リライト要求信号を受けると、前記メモリライト要求バ
ッファへ格納するメモリライト要求情報を選択すると共
に、前記メモリリクエスト制御部から発行されるメモリ
ライト要求バッファへの書込み信号の論理和をとって出
力するメモリリクエスト調停部とを備え、前記各メモリリクエスト制御部は、前記データバッファに書き込んだデータの先頭アドレス
を格納する先頭アドレス保持手段と、前記データバッファに書き込んだデータ量を順次カウン
トするカウント手段と、前記カウント手段の計算結果と前記先頭アドレスを加算
し、前記メインメモリの書込み単位であるメモリブロッ
クの境界超えを判定する判定手段と、前記判定手段の結果がメモリブロック境界を超えていた
場合には前記メモリライト要求バッファへの書込み信号
を発行するメモリライト要求信号作成手段と、前記判定手段の結果がメモリブロック境界に達せず、か
つ前記入出力バス上のデータ転送が終了した場合には、
前記メモリライト要求を記憶するためのリクエスト保留
フラグを含むことを特徴とする入出力処理装置。
【請求項２】前記メモリリクエスト制御部は、前記デ
バイス制御装置から前記入出力バス経由で送られてくる
スロット番号を用いて、自らが制御を行なうべきデータ
転送か否かを判定する自ユニット判定部を備えた請求項
１に記載の入出力処理装置。
【請求項３】データ転送を行なう際に前記デバイス制
御装置から前記入出力バス経由で送られてくるスロット
番号を保持するスロット番号保持手段を前記メモリリク
エスト制御部に設け、前記リクエスト保留中フラグが真であるメモリリクエス
ト制御部が存在する場合には、該メモリリクエスト制御
部の前記スロット番号保持手段の内容と前記データ転送
を行なう際に送られてくるスロット番号とを比較して、
一致したメモリリクエスト制御部を選択し、一方前記比
較の結果一致するメモリリクエスト制御部が存在しない
ときには、前記リクエスト保留中フラグが偽であるメモ
リリクエスト制御部の中から選択して、それぞれ選択し
たメモリリクエスト制御部に前記データ転送を制御させ
るユニット割付制御部を設けたことを特徴とする請求項
１に記載の入出力処理装置。
【請求項４】前記メモリリクエスト制御部は、前記メ
モリライト要求が保留されている当該入出力装置対応の
リソース番号を格納するリソース番号レジスタを備え、
前記フラッシュ制御部は前記データ転送開始時に前記デ
バイス制御装置から送られてくるリソース番号を前記リ
ソース番号レジスタと比較し、比較の結果が不一致の場
合には前記メモリライト要求バッファへの書込み信号を
アクティブにする請求項３に記載の入出力処理装置。
【請求項５】前記フラッシュ制御部は、前記データ転
送開始時に前記デバイス制御装置から送られてくるリソ
ース番号を前記リソース番号レジスタと比較し、比較の
結果が一致であり、かつ前記リクエスト保留中フラグが
真の場合に前記メモリライト要求バッファへの書込み信
号をアクティブにする請求項４に記載の入出力処理装
置。
【請求項６】前記メモリリクエスト調停部により直前
に選択されたメモリリクエスト制御部の番号を保持する
調停ユニット番号レジスタと、前記調停ユニット番号レ
ジスタの出力に予め定められた値を加算するカウンタ
と、全ての前記メモリリクエスト制御部の前記リクエス
ト保留中フラグが真である場合、前記カウンタの出力し
た番号に対応するメモリリクエスト制御部を選択する調
停ユニット番号セレクタとを備えたユニット割付制御部
を有する請求項１ないし請求項５のいずれかに記載の入
出力処理装置。
【請求項７】前記メモリリクエスト調停部により直前
に選択されたメモリリクエスト制御部の番号を保持する
調停ユニット番号レジスタと、前記調停ユニット番号レ
ジスタの出力に予め定められた値を減算するカウンタ
と、全ての前記メモリリクエスト制御部の前記リクエス
ト保留中フラグが真である場合、前記カウンタの出力し
た番号に対応するメモリリクエスト制御部を選択する調
停ユニット番号セレクタとを備えたユニット割付制御部
を有する請求項１ないし請求項５のいずれかに記載の入
出力処理装置。
【請求項８】前記メモリリクエスト調停部により直前
に選択されたメモリリクエスト制御部の番号を保持する
調停ユニット番号レジスタと、前記調停ユニット番号レ
ジスタの出力にランダムな値を加算するカウンタと、全
ての前記メモリリクエスト制御部の前記リクエスト保留
中フラグが真である場合、前記カウンタの出力した番号
に対応するメモリリクエスト制御部を選択する調停ユニ
ット番号セレクタとを備えたユニット割付制御部を有す
る請求項１ないし請求項５のいずれかに記載の入出力処
理装置。
【請求項９】前記メモリリクエスト調停部により直前
に選択されたメモリリクエスト制御部の番号を保持する
調停ユニット番号レジスタと、前記調停ユニット番号レ
ジスタの出力にランダムな値を減算するカウンタと、全
ての前記メモリリクエスト制御部の前記リクエスト保留
中フラグが真である場合、前記カウンタの出力した番号
に対応するメモリリクエスト制御部を選択する調停ユニ
ット番号セレクタとを備えたユニット割付制御部を有す
る請求項１ないし請求項５のいずれかに記載の入出力処
理装置。
【請求項１０】前記メモリリクエスト制御部内のリク
エスト保留フラグが真である場合に、マイクロプログラ
ムにより前記メモリライト要求バッファへの書込み信号
をアクティブにする入出力制御プロセッサを設けた請求
項１ないし請求項９のいずれかに記載の入出力処理装
置。