JPH10232849A - ディスク制御装置 - Google Patents
ディスク制御装置Info
- Publication number
- JPH10232849A JPH10232849A JP9034959A JP3495997A JPH10232849A JP H10232849 A JPH10232849 A JP H10232849A JP 9034959 A JP9034959 A JP 9034959A JP 3495997 A JP3495997 A JP 3495997A JP H10232849 A JPH10232849 A JP H10232849A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- data
- circuit
- disk
- buffer area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0635—Configuration or reconfiguration of storage systems by changing the path, e.g. traffic rerouting, path reconfiguration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0689—Disk arrays, e.g. RAID, JBOD
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bus Control (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 内部バスに接続されたデバイスアダプターを
有するディスク制御装置に関し、複数のディスクデバイ
スからの並列転送を可能とする。 【解決手段】 デバイスアダプター８５は、データを内
部バス８６に転送するためのインタフェース回路１と、
ディスクデバイス１０−０〜１５−３と第１の転送レー
トで、データを転送するための複数の第１の転送回路６
−０〜６−５と、第１の転送回路毎に設けられたバッフ
ァ領域を有するバッファメモリ５と、指定されたディス
クデバイスのデータを、対応するバッファ領域に格納す
る第２の転送回路２と、複数の第１の転送回路と第２の
転送回路とを接続し、第１の転送レートより速い第２の
転送レートで、データを転送するためのデータ転送バス
７と、ディスクデバイスのアクセスを指示した後、バッ
ファ領域へのデータの転送を指示し、且つバッファ領域
のデータ量が所定量に達したことに応じて、バッファ領
域のデータの転送を指示する制御回路３とを有する。
有するディスク制御装置に関し、複数のディスクデバイ
スからの並列転送を可能とする。 【解決手段】 デバイスアダプター８５は、データを内
部バス８６に転送するためのインタフェース回路１と、
ディスクデバイス１０−０〜１５−３と第１の転送レー
トで、データを転送するための複数の第１の転送回路６
−０〜６−５と、第１の転送回路毎に設けられたバッフ
ァ領域を有するバッファメモリ５と、指定されたディス
クデバイスのデータを、対応するバッファ領域に格納す
る第２の転送回路２と、複数の第１の転送回路と第２の
転送回路とを接続し、第１の転送レートより速い第２の
転送レートで、データを転送するためのデータ転送バス
７と、ディスクデバイスのアクセスを指示した後、バッ
ファ領域へのデータの転送を指示し、且つバッファ領域
のデータ量が所定量に達したことに応じて、バッファ領
域のデータの転送を指示する制御回路３とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部バスに接続さ
れたデバイスアダプターを有するディスク制御装置に関
し、特に、複数のディスクデバイスからの並列転送を可
能とするためのディスク制御装置に関する。
れたデバイスアダプターを有するディスク制御装置に関
し、特に、複数のディスクデバイスからの並列転送を可
能とするためのディスク制御装置に関する。
【０００２】コンピュータシステムにおける外部記憶シ
ステムとして、磁気ディスクシステム等のディスク記憶
システムが採用されている。ディスク記憶システムは、
複数の磁気ディスクデバイスと、これを制御するディス
ク制御装置を有する。ディスク制御装置は、上位装置か
らのアクセス要求に応じて、指定された磁気ディスクデ
バイスをアクセスする。
ステムとして、磁気ディスクシステム等のディスク記憶
システムが採用されている。ディスク記憶システムは、
複数の磁気ディスクデバイスと、これを制御するディス
ク制御装置を有する。ディスク制御装置は、上位装置か
らのアクセス要求に応じて、指定された磁気ディスクデ
バイスをアクセスする。
【０００３】磁気ディスクデバイスは、アクセスの準備
ができると、ディスク制御装置に通知し、ディスク制御
装置に、データ転送を開始する。ディスク制御装置は、
そのデータを上位装置に転送する。
ができると、ディスク制御装置に通知し、ディスク制御
装置に、データ転送を開始する。ディスク制御装置は、
そのデータを上位装置に転送する。
【０００４】このようなディスク制御装置において、デ
ータの転送を効率良く制御することが望まれる。
ータの転送を効率良く制御することが望まれる。
【０００５】
【従来の技術】図１０は、従来技術のブロック図であ
る。
る。
【０００６】図１０に示すように、磁気ディスク制御装
置８０は、複数の磁気ディスクデバイス９０−１〜９０
−４を接続する。磁気ディスク制御装置８０は、チャネ
ルアダプター回路８１と、リソースマネージャ−回路８
２と、テーブルストレッジ８３と、メインストレッジ８
４と、デバイスアダプター回路８５と、内部バス８６と
を有する。
置８０は、複数の磁気ディスクデバイス９０−１〜９０
−４を接続する。磁気ディスク制御装置８０は、チャネ
ルアダプター回路８１と、リソースマネージャ−回路８
２と、テーブルストレッジ８３と、メインストレッジ８
４と、デバイスアダプター回路８５と、内部バス８６と
を有する。
【０００７】チャネルアダプター回路８１は、上位装置
との間のインターフェース制御を行う。リソースマネー
ジャー回路８２は、資源の管理を行うものである。テー
ブルストレッジ８３は、リソースマネージャー回路８２
の資源の管理のための各種のテーブルを記憶するもので
ある。
との間のインターフェース制御を行う。リソースマネー
ジャー回路８２は、資源の管理を行うものである。テー
ブルストレッジ８３は、リソースマネージャー回路８２
の資源の管理のための各種のテーブルを記憶するもので
ある。
【０００８】メインストレッジ８４は、磁気ディスクデ
バイスからのリードデータを一時記憶するものである。
デバイスアダプター回路８５は、指定された磁気ディス
クデバイス９０−１〜９０−４をアクセスして、データ
をメインストレッジ８４に転送する。
バイスからのリードデータを一時記憶するものである。
デバイスアダプター回路８５は、指定された磁気ディス
クデバイス９０−１〜９０−４をアクセスして、データ
をメインストレッジ８４に転送する。
【０００９】この磁気ディスク制御装置８０の動作を説
明する。上位装置からアクセス要求がチャネルアダプタ
ー回路８１に到来すると、チャネルアダプター回路８１
は、そのアクセス要求を、リソースマネージャー回路８
２に通知する。リソースマネージャー回路８２は、メイ
ンストレッジ８４の領域を割り当た後、デバイスアダプ
ター回路８５に、指定された磁気ディスクデバイス９０
−１〜９０−４のアクセスを依頼する。
明する。上位装置からアクセス要求がチャネルアダプタ
ー回路８１に到来すると、チャネルアダプター回路８１
は、そのアクセス要求を、リソースマネージャー回路８
２に通知する。リソースマネージャー回路８２は、メイ
ンストレッジ８４の領域を割り当た後、デバイスアダプ
ター回路８５に、指定された磁気ディスクデバイス９０
−１〜９０−４のアクセスを依頼する。
【００１０】デバイスアダプター回路８５は、指定され
た磁気ディスクデバイス９０−１〜９０−４をアクセス
する。磁気ディスクデバイス９０−１〜９０−４は、指
定されたデータの転送が可能となると、デバイスアダプ
ター回路８５に通知する。そして、磁気ディスクデバイ
ス９０−１〜９０−４は、デバイスアダプター回路８５
にデータを転送する。
た磁気ディスクデバイス９０−１〜９０−４をアクセス
する。磁気ディスクデバイス９０−１〜９０−４は、指
定されたデータの転送が可能となると、デバイスアダプ
ター回路８５に通知する。そして、磁気ディスクデバイ
ス９０−１〜９０−４は、デバイスアダプター回路８５
にデータを転送する。
【００１１】デバイスアダプター回路８５は、内部バス
８６の使用権を獲得した後、データを、メインストレッ
ジ８４に転送する。リソースマネージャー回路８２は、
デバイスアダプター回路８５から転送終了が通知される
と、チャネルアダプター回路８１に転送開始を指示す
る。チャネルアダプター回路８１は、内部バス８６の使
用権を獲得した後、メインストレッジ８４のデータを読
み出す。そして、チャネルアダプター回路８１は、その
データを上位装置に転送する。
８６の使用権を獲得した後、データを、メインストレッ
ジ８４に転送する。リソースマネージャー回路８２は、
デバイスアダプター回路８５から転送終了が通知される
と、チャネルアダプター回路８１に転送開始を指示す
る。チャネルアダプター回路８１は、内部バス８６の使
用権を獲得した後、メインストレッジ８４のデータを読
み出す。そして、チャネルアダプター回路８１は、その
データを上位装置に転送する。
【００１２】図１１は、従来技術の構成図、図１２は、
従来技術の説明図である。図１１は、デバイスアダプタ
ー回路８５の内部を示している。
従来技術の説明図である。図１１は、デバイスアダプタ
ー回路８５の内部を示している。
【００１３】図１１に示すように、デバイスアダプター
回路８５は、バスインターフェース回路８７と、自動転
送回路８８と、データ転送回路８９とを有する。
回路８５は、バスインターフェース回路８７と、自動転
送回路８８と、データ転送回路８９とを有する。
【００１４】バスインターフェース回路（ＢＩＬ）８７
は、内部バス８６に接続され、内部バス８６のインター
フェース制御を行うものである。自動転送回路（ＡＤ
Ｔ）８８は、インターフェース回路８７からのアクセス
要求に応じて、データ転送回路（ＳＣＳＩ）８９を介し
て磁気ディスクデバイス９０−１〜９０−４をアクセス
する。
は、内部バス８６に接続され、内部バス８６のインター
フェース制御を行うものである。自動転送回路（ＡＤ
Ｔ）８８は、インターフェース回路８７からのアクセス
要求に応じて、データ転送回路（ＳＣＳＩ）８９を介し
て磁気ディスクデバイス９０−１〜９０−４をアクセス
する。
【００１５】磁気ディスクデバイス９０−１〜９０−４
は、指定されたデータの転送が可能となると、自動転送
回路８８に通知する。自動転送回路８８は、インターフ
ェース回路８７に、内部バス８６の使用権の獲得を指示
する。そして、自動転送回路８８は、磁気ディスクデバ
イス９０−１〜９０−４からのデータを受信した後、イ
ンターフェース回路８７に転送する。そして、インター
フェース回路８７は、内部バス８６にそのデータを転送
する。
は、指定されたデータの転送が可能となると、自動転送
回路８８に通知する。自動転送回路８８は、インターフ
ェース回路８７に、内部バス８６の使用権の獲得を指示
する。そして、自動転送回路８８は、磁気ディスクデバ
イス９０−１〜９０−４からのデータを受信した後、イ
ンターフェース回路８７に転送する。そして、インター
フェース回路８７は、内部バス８６にそのデータを転送
する。
【００１６】図１２に示すように、磁気ディスクデバイ
ス９０−１〜９０−４は、磁気ディスクデバイスの転送
レートに応じて、データを転送する。インターフェース
回路８７のその転送レートに応じて、内部バス８６にデ
ータを転送する。従って、従来のデバイスアダプター回
路８５は、１つの磁気ディスクデバイスの転送が終了し
た後、次の磁気ディスクデバイスの転送を開始するもの
であった。
ス９０−１〜９０−４は、磁気ディスクデバイスの転送
レートに応じて、データを転送する。インターフェース
回路８７のその転送レートに応じて、内部バス８６にデ
ータを転送する。従って、従来のデバイスアダプター回
路８５は、１つの磁気ディスクデバイスの転送が終了し
た後、次の磁気ディスクデバイスの転送を開始するもの
であった。
【００１７】
【発明が解決しようとする課題】しかしながら、磁気デ
ィスクデバイスの転送レートは、磁気ディスクデバイス
のデータのリード速度に依存する。このため、磁気ディ
スクデバイスの転送レートは、比較的遅い。これに対
し、内部バスの転送レートは、電気的な制御のみのた
め、比較的速い。内部バスの転送レートは、磁気ディス
クデバイスの転送レートの２倍以上である。
ィスクデバイスの転送レートは、磁気ディスクデバイス
のデータのリード速度に依存する。このため、磁気ディ
スクデバイスの転送レートは、比較的遅い。これに対
し、内部バスの転送レートは、電気的な制御のみのた
め、比較的速い。内部バスの転送レートは、磁気ディス
クデバイスの転送レートの２倍以上である。
【００１８】従来の構成では、内部バスの転送レート
も、磁気ディスクデバイスの転送レートに合わせてい
た。このため、内部バスの転送レートを有効に利用でき
なかった。
も、磁気ディスクデバイスの転送レートに合わせてい
た。このため、内部バスの転送レートを有効に利用でき
なかった。
【００１９】本発明の目的は、内部バスの転送レートを
有効に利用するためのディスク制御装置を提供すること
にある。
有効に利用するためのディスク制御装置を提供すること
にある。
【００２０】本発明の他の目的は、複数のディスクデバ
イスが、並列転送を行うためのディスク制御装置を提供
することにある。
イスが、並列転送を行うためのディスク制御装置を提供
することにある。
【００２１】本発明の更に他の目的は、データの転送速
度を向上するためのディスク制御装置を提供することに
ある。
度を向上するためのディスク制御装置を提供することに
ある。
【００２２】
【課題を解決するための手段】本発明のディスク制御装
置は、複数のディスクデバイスが接続され、上位装置か
らの要求に応じて、指定されたディスクデバイスをアク
セスして、ディスクデバイスのデータを上位装置に転送
するためのものである。
置は、複数のディスクデバイスが接続され、上位装置か
らの要求に応じて、指定されたディスクデバイスをアク
セスして、ディスクデバイスのデータを上位装置に転送
するためのものである。
【００２３】そして、ディスク制御装置は、上位装置と
のインタフェース制御を行い、且つ上位装置にデータを
転送するためのチャネルアダプターと、データを記憶す
るためのメモリと、指定されたディスクデバイスのアク
セスを行い、ディスクデバイスのデータをメモリに転送
するデバイスアダプターと、チャネルアダプターからの
要求に応じて、デバイスアダプターに、ディスクデバイ
スのアクセスを指示するリソースマネージャと、チャネ
ルアダプターと、メモリと、デバイスアダプターと、リ
ソースマネージャとを接続するための内部バスとを有す
る。
のインタフェース制御を行い、且つ上位装置にデータを
転送するためのチャネルアダプターと、データを記憶す
るためのメモリと、指定されたディスクデバイスのアク
セスを行い、ディスクデバイスのデータをメモリに転送
するデバイスアダプターと、チャネルアダプターからの
要求に応じて、デバイスアダプターに、ディスクデバイ
スのアクセスを指示するリソースマネージャと、チャネ
ルアダプターと、メモリと、デバイスアダプターと、リ
ソースマネージャとを接続するための内部バスとを有す
る。
【００２４】このデバイスアダプターは、内部バスに接
続され、データを内部バスに転送するためのインタフェ
ース回路と、各々ディスクデバイスに接続され、ディス
クデバイスと第１の転送レートで、データを転送するた
めの複数の第１の転送回路と、第１の転送回路毎に設け
られたバッファ領域を有するバッファメモリと、第１の
転送回路からの前記指定されたディスクデバイスのデー
タを、第１の転送回路に対応するバッファ領域に格納す
る第２の転送回路と、複数の第１の転送回路と、第２の
転送回路とを接続し、第１の転送レートより速い第２の
転送レートで、データを転送するためのデータ転送バス
と、指定されたディスクデバイスに接続された第１の転
送回路に、アクセスを指示した後、ディスクデバイスか
らの割り込み要求に応じて、第２の転送回路に、第１の
転送回路に対応するバッファ領域へのデータの転送を指
示し、且つバッファ領域のデータ量が所定量に達したこ
とに応じて、インタフェース回路に、バッファ領域のデ
ータの転送を指示する制御回路とを有する。
続され、データを内部バスに転送するためのインタフェ
ース回路と、各々ディスクデバイスに接続され、ディス
クデバイスと第１の転送レートで、データを転送するた
めの複数の第１の転送回路と、第１の転送回路毎に設け
られたバッファ領域を有するバッファメモリと、第１の
転送回路からの前記指定されたディスクデバイスのデー
タを、第１の転送回路に対応するバッファ領域に格納す
る第２の転送回路と、複数の第１の転送回路と、第２の
転送回路とを接続し、第１の転送レートより速い第２の
転送レートで、データを転送するためのデータ転送バス
と、指定されたディスクデバイスに接続された第１の転
送回路に、アクセスを指示した後、ディスクデバイスか
らの割り込み要求に応じて、第２の転送回路に、第１の
転送回路に対応するバッファ領域へのデータの転送を指
示し、且つバッファ領域のデータ量が所定量に達したこ
とに応じて、インタフェース回路に、バッファ領域のデ
ータの転送を指示する制御回路とを有する。
【００２５】本発明は、ディスクデバイスの転送レート
より速い第２の転送レートで、データを転送するための
データ転送バスが、複数の第１の転送回路と第２の転送
回路とを接続している。このため、複数のディスクデバ
イスが、並列に動作しても、高速のデータ転送バスを時
分割使用することにより、第２の転送回路にデータを転
送することができる。
より速い第２の転送レートで、データを転送するための
データ転送バスが、複数の第１の転送回路と第２の転送
回路とを接続している。このため、複数のディスクデバ
イスが、並列に動作しても、高速のデータ転送バスを時
分割使用することにより、第２の転送回路にデータを転
送することができる。
【００２６】一方、内部バスは、デバイスアダプター以
外のチャネルアダプター、リソースマネージャーも使用
する。このため、内部バスを使用するには、バス使用権
を得る必要がある。このため、第２の転送回路が受けた
データを直接内部バスに、送出できない。又、ディスク
デバイスのアクセスからディスクデバイスがデータを転
送するまでの時間は、一定ではないため、予めバスの使
用権を得ておくこともできない。
外のチャネルアダプター、リソースマネージャーも使用
する。このため、内部バスを使用するには、バス使用権
を得る必要がある。このため、第２の転送回路が受けた
データを直接内部バスに、送出できない。又、ディスク
デバイスのアクセスからディスクデバイスがデータを転
送するまでの時間は、一定ではないため、予めバスの使
用権を得ておくこともできない。
【００２７】このため、各第１の転送回路毎に設けられ
たバッファ領域を有するバッファメモリを設け、各第１
の転送回路からのデータを対応するバッファ領域に蓄積
するようにした。そして、バッファ領域のデータ量が所
定量に達したことに応じて、インタフェース回路が、バ
ッファ領域のデータを転送するようにした。
たバッファ領域を有するバッファメモリを設け、各第１
の転送回路からのデータを対応するバッファ領域に蓄積
するようにした。そして、バッファ領域のデータ量が所
定量に達したことに応じて、インタフェース回路が、バ
ッファ領域のデータを転送するようにした。
【００２８】このようにすると、複数のディスクデバイ
スの転送動作が、各バッファ領域への転送動作であるた
め、複数のディスクデバイスの転送動作を、内部バスへ
の転送動作と独立に実行できる。又、内部バスへの転送
動作が、バッファ領域のデータ量が所定量に達したこと
に応じて行われるため、内部バスへの転送動作が、複数
のディスクデバイスの転送動作と独立に実行できる。こ
のため、複数のディスクデバイスが並列動作しても、内
部バスに、順序良くディスクデバイスのデータを転送す
ることができる。
スの転送動作が、各バッファ領域への転送動作であるた
め、複数のディスクデバイスの転送動作を、内部バスへ
の転送動作と独立に実行できる。又、内部バスへの転送
動作が、バッファ領域のデータ量が所定量に達したこと
に応じて行われるため、内部バスへの転送動作が、複数
のディスクデバイスの転送動作と独立に実行できる。こ
のため、複数のディスクデバイスが並列動作しても、内
部バスに、順序良くディスクデバイスのデータを転送す
ることができる。
【００２９】これにより、内部バスの転送レートが、デ
ィスクデバイスの転送レートに依存することがなく、内
部バスの速い転送レートを有効に利用できる。このた
め、ディスクデバイスの並列動作が可能となる。
ィスクデバイスの転送レートに依存することがなく、内
部バスの速い転送レートを有効に利用できる。このた
め、ディスクデバイスの並列動作が可能となる。
【００３０】
【発明の実施の形態】図１は本発明の一実施の形態のブ
ロック図、図２は、図１におけるバスインタフェース回
路のブロック図、図３は図２におけるデータ転送ロジッ
ク回路のブロック図、図４は図２におけるテーブルの構
成図である。
ロック図、図２は、図１におけるバスインタフェース回
路のブロック図、図３は図２におけるデータ転送ロジッ
ク回路のブロック図、図４は図２におけるテーブルの構
成図である。
【００３１】図１において、デバイスアダプター回路８
５の構成のみを示している。尚、ディスク制御装置の構
成は、図１０で示したものと同一であるため、図示しな
い。
５の構成のみを示している。尚、ディスク制御装置の構
成は、図１０で示したものと同一であるため、図示しな
い。
【００３２】バスインタフェース回路（ＢＩＬ）１は、
内部バス８６に接続し、内部バス８６とのインタフェー
ス制御を行う。バスインタフェース回路１は、内部バス
８６からアクセスの要求を受けると、プロセッサ（ＭＰ
Ｕ）３にそれを通知する。そして、バスインタフェース
回路１は、プロセッサ３から転送指示を受けると、内部
バス８６の使用権を獲得し、バッファメモリ５のデータ
を内部バス８６に転送する。
内部バス８６に接続し、内部バス８６とのインタフェー
ス制御を行う。バスインタフェース回路１は、内部バス
８６からアクセスの要求を受けると、プロセッサ（ＭＰ
Ｕ）３にそれを通知する。そして、バスインタフェース
回路１は、プロセッサ３から転送指示を受けると、内部
バス８６の使用権を獲得し、バッファメモリ５のデータ
を内部バス８６に転送する。
【００３３】図２に示すように、バスインタフェース回
路１は、バス制御回路２１と、ＭＰＵ制御回路２２と、
ＡＤＴインタフェース回路２３とを有する。バス制御回
路２１は、内部バス８６に接続され、内部バス８６との
インタフェース制御を行うものである。バス制御回路２
１は、データ転送モードにセットアップされると、内部
バス８６のバス使用権を獲得して、指定量のデータを転
送する。
路１は、バス制御回路２１と、ＭＰＵ制御回路２２と、
ＡＤＴインタフェース回路２３とを有する。バス制御回
路２１は、内部バス８６に接続され、内部バス８６との
インタフェース制御を行うものである。バス制御回路２
１は、データ転送モードにセットアップされると、内部
バス８６のバス使用権を獲得して、指定量のデータを転
送する。
【００３４】ＭＰＵ制御回路２２は、プロセッサ（ＭＰ
Ｕ）３にＭＰＵバス９ｂを介して接続される。ＭＰＵ制
御回路２２は、プロセッサ３のコマンド／データのやり
とりをするためのものである。ＡＤＴインタフェース回
路２３は、後述するデータ転送回路２の自動転送制御回
路（ＡＤＴ）とのインターフェース制御を行うものであ
る。
Ｕ）３にＭＰＵバス９ｂを介して接続される。ＭＰＵ制
御回路２２は、プロセッサ３のコマンド／データのやり
とりをするためのものである。ＡＤＴインタフェース回
路２３は、後述するデータ転送回路２の自動転送制御回
路（ＡＤＴ）とのインターフェース制御を行うものであ
る。
【００３５】図１に示すように、データ転送回路（第２
の転送回路）２は、プロセッサ３からの選択指示に応じ
て、ディスクデバイスを選択する。そして、データ転送
回路（ＤＴＬ）２は、プロセッサ３からの転送の起動指
示に応じて、ディスクデバイスからのデータをバッファ
メモリ５に格納する。そして、データ転送回路２は、バ
スインタフェース回路１からの転送依頼に応じて、バッ
ファメモリ５のデータをバスインタフェース回路１に転
送する。
の転送回路）２は、プロセッサ３からの選択指示に応じ
て、ディスクデバイスを選択する。そして、データ転送
回路（ＤＴＬ）２は、プロセッサ３からの転送の起動指
示に応じて、ディスクデバイスからのデータをバッファ
メモリ５に格納する。そして、データ転送回路２は、バ
スインタフェース回路１からの転送依頼に応じて、バッ
ファメモリ５のデータをバスインタフェース回路１に転
送する。
【００３６】図３に示すように、データ転送回路（ＢＩ
Ｌ）２は、自動転送制御回路（ＡＤＴ ＣＯＮＴ）２４
と、ＭＰＵインタフェース回路２５と、メモリ制御回路
２６と、ＰＣＩ制御回路（ＰＣＩ ＣＯＮＴ）２７と、
バス使用権制御回路２８とを有する。
Ｌ）２は、自動転送制御回路（ＡＤＴ ＣＯＮＴ）２４
と、ＭＰＵインタフェース回路２５と、メモリ制御回路
２６と、ＰＣＩ制御回路（ＰＣＩ ＣＯＮＴ）２７と、
バス使用権制御回路２８とを有する。
【００３７】自動転送制御回路２４は、バスインタフェ
ース回路１からの要求に応じて、バッファメモリ５の指
定されたバッファ領域のデータを自動転送する。ＭＰＵ
インタフェース回路２５は、ＭＰＵバス９ａを介してプ
ロセッサ３と接続され、プロセッサ３とのインタフェー
ス制御を行う。
ース回路１からの要求に応じて、バッファメモリ５の指
定されたバッファ領域のデータを自動転送する。ＭＰＵ
インタフェース回路２５は、ＭＰＵバス９ａを介してプ
ロセッサ３と接続され、プロセッサ３とのインタフェー
ス制御を行う。
【００３８】メモリ制御回路２６は、メモリバス８を介
してバッファメモリ５に接続され、バッファメモリ５を
リード／ライト制御する。ＰＣＩ制御回路２７は、ＰＣ
Ｉ（Peripheral Component Interconnect 、以下PCI と
言う) バス７に接続されている。ＰＣＩ制御回路２７
は、プロセッサ３からの転送の起動指示に応じて、ＰＣ
Ｉバス７を介して対応するＳＣＳＩ転送回路６−０〜６
−５を起動する。
してバッファメモリ５に接続され、バッファメモリ５を
リード／ライト制御する。ＰＣＩ制御回路２７は、ＰＣ
Ｉ（Peripheral Component Interconnect 、以下PCI と
言う) バス７に接続されている。ＰＣＩ制御回路２７
は、プロセッサ３からの転送の起動指示に応じて、ＰＣ
Ｉバス７を介して対応するＳＣＳＩ転送回路６−０〜６
−５を起動する。
【００３９】尚、ＰＣＩバスの詳細については、ＰＣＩ
Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐによ
り発行された「ＰＣＩ ＬＯＣＡＬ ＢＵＳ ＳＰＥＣ
ＩＦＩＣＡＴＩＯＮ ＲＥＶＩＳＩＯＮ ２１」 （１
９９５年６月１日発行）を参照されたい。
Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐによ
り発行された「ＰＣＩ ＬＯＣＡＬ ＢＵＳ ＳＰＥＣ
ＩＦＩＣＡＴＩＯＮ ＲＥＶＩＳＩＯＮ ２１」 （１
９９５年６月１日発行）を参照されたい。
【００４０】そして、ＰＣＩ制御回路２７は、ＰＣＩバ
ス７を介するＳＣＳＩ転送回路６−０〜６−５からのデ
ータを、バッファメモリ５の転送元のＳＣＳＩ転送回路
に対応するバッファ領域に格納する。バス使用権制御回
路２８は、ＰＣＩバス７でのバスの使用権を制御する。
ス７を介するＳＣＳＩ転送回路６−０〜６−５からのデ
ータを、バッファメモリ５の転送元のＳＣＳＩ転送回路
に対応するバッファ領域に格納する。バス使用権制御回
路２８は、ＰＣＩバス７でのバスの使用権を制御する。
【００４１】図１に示すように、各々ＳＣＳＩ（Small
Computer System Interface 、以下SCSIと言う) 制御回
路（第１の転送回路）６−０〜６−５は、ＳＣＳＩ（Sm
allComputer System Interface)バス２０−０〜２０−
５により、磁気ディスクデバイス１０−０〜１５−３を
接続する。ここでは、各ＳＣＳＩ制御回路６−０〜６−
５は、各々４台の磁気ディスクデバイス１０−０〜１５
−３を接続する。
Computer System Interface 、以下SCSIと言う) 制御回
路（第１の転送回路）６−０〜６−５は、ＳＣＳＩ（Sm
allComputer System Interface)バス２０−０〜２０−
５により、磁気ディスクデバイス１０−０〜１５−３を
接続する。ここでは、各ＳＣＳＩ制御回路６−０〜６−
５は、各々４台の磁気ディスクデバイス１０−０〜１５
−３を接続する。
【００４２】ＳＣＳＩ制御回路６−０〜６−５は、ＳＣ
ＳＩプロトコルにより、磁気ディスクデバイス１０−０
〜１５−３とデータをやりとりする。ＳＣＳＩ制御回路
６−０〜６−５は、起動指示に応じて、指定された磁気
ディスクデバイス１０−０〜１５−３を起動する。
ＳＩプロトコルにより、磁気ディスクデバイス１０−０
〜１５−３とデータをやりとりする。ＳＣＳＩ制御回路
６−０〜６−５は、起動指示に応じて、指定された磁気
ディスクデバイス１０−０〜１５−３を起動する。
【００４３】磁気ディスクデバイス１０−０〜１５−３
は、データ転送が可能となると、ＳＣＳＩ制御回路６−
０〜６−５に通知して、データ転送を開始する。ＳＣＳ
Ｉ制御回路６−０〜６−５は、これに応じて、ＰＣＩバ
ス７を介してＰＣＩ制御回路２７に通知する。ＰＣＩ制
御回路２７は、プロセッサ３に、割り込みを通知する。
は、データ転送が可能となると、ＳＣＳＩ制御回路６−
０〜６−５に通知して、データ転送を開始する。ＳＣＳ
Ｉ制御回路６−０〜６−５は、これに応じて、ＰＣＩバ
ス７を介してＰＣＩ制御回路２７に通知する。ＰＣＩ制
御回路２７は、プロセッサ３に、割り込みを通知する。
【００４４】このＳＣＳＩバス２０−０〜２０−５の転
送レートは、磁気ディスクデバイス１０−０〜１５−３
の動作速度に依存し、２０メガヘルツ程度である。尚、
内部バス８６の転送レートは、ＳＣＳＩバスの転送レー
トの２倍である４０メガヘルツ程度である。
送レートは、磁気ディスクデバイス１０−０〜１５−３
の動作速度に依存し、２０メガヘルツ程度である。尚、
内部バス８６の転送レートは、ＳＣＳＩバスの転送レー
トの２倍である４０メガヘルツ程度である。
【００４５】ＰＣＩバス７は、データ転送回路２と６つ
のＳＣＳＩ制御回路６−０〜６−５とを接続する。従っ
て、６つの転送パスが形成されている。このＰＣＩバス
７は、高速のバスであり、転送レートは、１３３メガヘ
ルツ程度である。このデータ転送回路２と６つのＳＣＳ
Ｉ制御回路６−０〜６−５は、ＰＣＩバス７を時分割使
用する。
のＳＣＳＩ制御回路６−０〜６−５とを接続する。従っ
て、６つの転送パスが形成されている。このＰＣＩバス
７は、高速のバスであり、転送レートは、１３３メガヘ
ルツ程度である。このデータ転送回路２と６つのＳＣＳ
Ｉ制御回路６−０〜６−５は、ＰＣＩバス７を時分割使
用する。
【００４６】バッファメモリ５は、６つの転送パス（Ｓ
ＣＳＩ転送回路）に応じた６つのバッファ領域「０」〜
「５」を有する。各転送パスのデータは、転送パスに対
応するバッファ領域に格納される。
ＣＳＩ転送回路）に応じた６つのバッファ領域「０」〜
「５」を有する。各転送パスのデータは、転送パスに対
応するバッファ領域に格納される。
【００４７】プロセッサ（制御回路）３は、マイクロプ
ロセッサで構成されている。プロセッサ３は、ＭＰＵバ
ス９ａ、９ｂを介してバスインタフェース回路１、デー
タ転送回路２に接続されている。
ロセッサで構成されている。プロセッサ３は、ＭＰＵバ
ス９ａ、９ｂを介してバスインタフェース回路１、デー
タ転送回路２に接続されている。
【００４８】プロセッサ３は、バスインタフェース回路
１から割り込みが発生すると、内部バス８６のデータを
解析し、データ転送回路２に指定された磁気ディスクデ
バイスの選択を指示する。そして、プロセッサ３は、デ
ータ転送回路２から割り込みが発生すると、データ転送
回路２を介してＳＣＳＩ制御回路に転送の起動を指示す
る。
１から割り込みが発生すると、内部バス８６のデータを
解析し、データ転送回路２に指定された磁気ディスクデ
バイスの選択を指示する。そして、プロセッサ３は、デ
ータ転送回路２から割り込みが発生すると、データ転送
回路２を介してＳＣＳＩ制御回路に転送の起動を指示す
る。
【００４９】メモリ４は、プロセッサ３の処理に必要な
データを格納するものである。図４に示すように、メモ
リ４には、内部バス使用フラグ４０と、６つのデータ転
送制御テーブル４１−０〜４１−５とが設けられる。
データを格納するものである。図４に示すように、メモ
リ４には、内部バス使用フラグ４０と、６つのデータ転
送制御テーブル４１−０〜４１−５とが設けられる。
【００５０】内部バス使用フラグ４０は、内部バス８６
が使用中であるか否かを示すものである。６つのデータ
転送制御テーブル４１−０〜４１−５は、６つの転送パ
ス及び６つのバッファ領域の状態を示すものである。各
データ転送制御テーブル４１−０〜４１−５には、その
バッファ領域が使用中か否かを示すバッファ使用フラグ
と、内部バス８６にデータを転送を開始する蓄積量を示
すための転送量チェックポインタと、転送パスに要求さ
れた転送数を示す要求転送数とを格納する。
が使用中であるか否かを示すものである。６つのデータ
転送制御テーブル４１−０〜４１−５は、６つの転送パ
ス及び６つのバッファ領域の状態を示すものである。各
データ転送制御テーブル４１−０〜４１−５には、その
バッファ領域が使用中か否かを示すバッファ使用フラグ
と、内部バス８６にデータを転送を開始する蓄積量を示
すための転送量チェックポインタと、転送パスに要求さ
れた転送数を示す要求転送数とを格納する。
【００５１】図５は、プロセッサ３が実行するメイン処
理フロー図、図６は、プロセッサ３が実行するバスイン
タフェース回路（ＢＩＬ）からの割り込み処理フロー
図、図７は、プロセッサ３が実行するデータ転送回路
（ＤＴＬ）からの割り込み処理フロー図、図８は、図５
におけるデータ転送処理フロー図、図９は、本発明の一
実施の形態における動作説明図である。
理フロー図、図６は、プロセッサ３が実行するバスイン
タフェース回路（ＢＩＬ）からの割り込み処理フロー
図、図７は、プロセッサ３が実行するデータ転送回路
（ＤＴＬ）からの割り込み処理フロー図、図８は、図５
におけるデータ転送処理フロー図、図９は、本発明の一
実施の形態における動作説明図である。
【００５２】図５に示すように、プロセッサ３は、図８
に示すデータ転送処理を実行する。そして、プロセッサ
３は、バスインタフェース回路（ＢＩＬ）から割り込み
があると、図６の割り込み処理を実行する。又、プロセ
ッサ３は、データ転送回路（ＤＴＬ）から割り込みがあ
ると、図７の割り込み処理を実行する。
に示すデータ転送処理を実行する。そして、プロセッサ
３は、バスインタフェース回路（ＢＩＬ）から割り込み
があると、図６の割り込み処理を実行する。又、プロセ
ッサ３は、データ転送回路（ＤＴＬ）から割り込みがあ
ると、図７の割り込み処理を実行する。
【００５３】バスインタフェース回路１は、内部バス８
６からアクセス要求を受けると、プロセッサ３に割り込
みを通知する。プロセッサ３は、バスインタフェース回
路１から割り込みが通知されると、図６に示す処理を実
行する。
６からアクセス要求を受けると、プロセッサ３に割り込
みを通知する。プロセッサ３は、バスインタフェース回
路１から割り込みが通知されると、図６に示す処理を実
行する。
【００５４】（Ｓ１）プロセッサ３は、バスインタフェ
ース回路１が受信した内部バス８６のデータを解析す
る。このデータは、指定されたディスクデバイス、開始
アドレス、要求転送量等である。
ース回路１が受信した内部バス８６のデータを解析す
る。このデータは、指定されたディスクデバイス、開始
アドレス、要求転送量等である。
【００５５】（Ｓ２）プロセッサ３は、データ転送回路
２にディスクデバイスの選択を指示する。そして、処理
を終了する。データ転送回路２は、指定されたディスク
デバイスの転送パス（ＳＣＳＩ制御回路）に、指定され
たディスクデバイスの選択を指示する。これにより、Ｓ
ＣＳＩ制御回路は、指定されたディスクデバイスをアク
セスする。
２にディスクデバイスの選択を指示する。そして、処理
を終了する。データ転送回路２は、指定されたディスク
デバイスの転送パス（ＳＣＳＩ制御回路）に、指定され
たディスクデバイスの選択を指示する。これにより、Ｓ
ＣＳＩ制御回路は、指定されたディスクデバイスをアク
セスする。
【００５６】次に、指定されたディスクデバイスが、指
定されたデータ開始アドレスからデータ転送が可能とな
ると、ＳＣＳＩ制御回路にデータ転送開始を通知する。
この通知は、ＳＣＳＩ制御回路を介してデータ転送回路
２に通知される。データ転送回路２は、この通知を受け
ると、プロセッサ３に割り込みを通知する。プロセッサ
３は、データ転送回路２から割り込みを通知されると、
図７の割り込み処理を実行する。
定されたデータ開始アドレスからデータ転送が可能とな
ると、ＳＣＳＩ制御回路にデータ転送開始を通知する。
この通知は、ＳＣＳＩ制御回路を介してデータ転送回路
２に通知される。データ転送回路２は、この通知を受け
ると、プロセッサ３に割り込みを通知する。プロセッサ
３は、データ転送回路２から割り込みを通知されると、
図７の割り込み処理を実行する。
【００５７】（Ｓ３）プロセッサ３は、データ転送回路
２から割り込みの通知を受けると、割り込みの内容に応
じて、使用するバッファ領域を選択する。
２から割り込みの通知を受けると、割り込みの内容に応
じて、使用するバッファ領域を選択する。
【００５８】（Ｓ４）そして、プロセッサ３は、メモリ
４の選択されたバッファ領域に対応するデータ転送制御
テーブル４１−０〜４１−５のバッファ使用フラグをセ
ット（「１」）にする。更に、プロセッサ３は、そのデ
ータ転送テーブル４１−０〜４１−５の転送量チェック
ポインタに、転送を開始する転送量（Ｎバイト）をセッ
トする。
４の選択されたバッファ領域に対応するデータ転送制御
テーブル４１−０〜４１−５のバッファ使用フラグをセ
ット（「１」）にする。更に、プロセッサ３は、そのデ
ータ転送テーブル４１−０〜４１−５の転送量チェック
ポインタに、転送を開始する転送量（Ｎバイト）をセッ
トする。
【００５９】（Ｓ５）プロセッサ３は、そのデータ転送
制御テーブル４１−０〜４１−５の要求転送数に、その
アクセスの要求転送数をセットする。
制御テーブル４１−０〜４１−５の要求転送数に、その
アクセスの要求転送数をセットする。
【００６０】（Ｓ６）プロセッサ３は、データ転送回路
２に、選択されたバッファ領域とその磁気ディスクデバ
イスとの間の転送を指示し、且つ転送を起動する。そし
て、終了する。
２に、選択されたバッファ領域とその磁気ディスクデバ
イスとの間の転送を指示し、且つ転送を起動する。そし
て、終了する。
【００６１】これにより、データ転送回路２は、そのＳ
ＣＳＩ制御回路に、転送スタートを通知する。このた
め、割り込みを生じた磁気ディスクデバイスは、デバイ
スの転送レートで、転送を開始する。転送データは、Ｓ
ＣＳＩ制御回路のバッファに格納された後、ＰＣＩバス
７、データ転送回路２を介して、バッファメモリ５に転
送される。
ＣＳＩ制御回路に、転送スタートを通知する。このた
め、割り込みを生じた磁気ディスクデバイスは、デバイ
スの転送レートで、転送を開始する。転送データは、Ｓ
ＣＳＩ制御回路のバッファに格納された後、ＰＣＩバス
７、データ転送回路２を介して、バッファメモリ５に転
送される。
【００６２】この時、データ転送回路２は、その磁気デ
ィスクデバイスから転送されたデータを、その転送パス
に対応したバッファ領域に格納する。データ転送回路２
は、各転送パス毎に、カウンタでデータ転送量を監視す
る。
ィスクデバイスから転送されたデータを、その転送パス
に対応したバッファ領域に格納する。データ転送回路２
は、各転送パス毎に、カウンタでデータ転送量を監視す
る。
【００６３】次に、図５で示したプロセッサ３のデータ
転送処理について、図８により説明する。
転送処理について、図８により説明する。
【００６４】（Ｓ１０）先ず、プロセッサ３は、内部バ
ス８６を使用しているかを調べる。このため、プロセッ
サ３は、メモリ４のバス使用フラグＢＵＳがセットされ
ている（「１」）か否かを調べる。バス使用フラグＢＵ
Ｓは、プロセッサ３が、バスインターフェース回路（Ｂ
ＩＬ）１に、内部バスによるデータ転送を要求した時
に、セットされる。プロセッサ３は、バス使用フラグＢ
ＵＳがセットされていないと、ステップＳ１２に進む。
ス８６を使用しているかを調べる。このため、プロセッ
サ３は、メモリ４のバス使用フラグＢＵＳがセットされ
ている（「１」）か否かを調べる。バス使用フラグＢＵ
Ｓは、プロセッサ３が、バスインターフェース回路（Ｂ
ＩＬ）１に、内部バスによるデータ転送を要求した時
に、セットされる。プロセッサ３は、バス使用フラグＢ
ＵＳがセットされていないと、ステップＳ１２に進む。
【００６５】（Ｓ１１）プロセッサ３は、バス使用フラ
グＢＵＳがセットされていると判定すると、プロセッサ
３は、バスインターフェース回路１のデータ転送状態を
調べる。バスインターフェース回路１は、プロセッサ３
からデータ転送要求を受けると、内部バス８６のバス使
用権を獲得した後、バッファメモリ５の指定されたバッ
ファ領域のデータを自動転送する。そして、バスインタ
ーフェース回路１は、指定量のデータの転送の終了によ
り、転送終了フラグを立てる。
グＢＵＳがセットされていると判定すると、プロセッサ
３は、バスインターフェース回路１のデータ転送状態を
調べる。バスインターフェース回路１は、プロセッサ３
からデータ転送要求を受けると、内部バス８６のバス使
用権を獲得した後、バッファメモリ５の指定されたバッ
ファ領域のデータを自動転送する。そして、バスインタ
ーフェース回路１は、指定量のデータの転送の終了によ
り、転送終了フラグを立てる。
【００６６】プロセッサ３は、この転送終了フラグを解
析して、バスインタフェース回路１が、データ転送を終
了したか否かを判断する。バスインタフェース回路１の
データ転送が終了していない時には、一のバッファ領域
の内部バスへのデータ転送が行われており、他のバッフ
ァ領域の内部バスへのデータ転送ができない。このた
め、プロセッサ３は、処理を終了する。
析して、バスインタフェース回路１が、データ転送を終
了したか否かを判断する。バスインタフェース回路１の
データ転送が終了していない時には、一のバッファ領域
の内部バスへのデータ転送が行われており、他のバッフ
ァ領域の内部バスへのデータ転送ができない。このた
め、プロセッサ３は、処理を終了する。
【００６７】一方、バスインタフェース回路１のデータ
転送が終了している時には、一のバッファ領域の内部バ
スへのデータ転送が終了しており、他のバッファ領域の
内部バスへのデータ転送ができる。このため、プロセッ
サ３は、メモリ４のバス使用フラグＢＵＳをリセットす
る（「０」にする）。
転送が終了している時には、一のバッファ領域の内部バ
スへのデータ転送が終了しており、他のバッファ領域の
内部バスへのデータ転送ができる。このため、プロセッ
サ３は、メモリ４のバス使用フラグＢＵＳをリセットす
る（「０」にする）。
【００６８】（Ｓ１２）次に、プロセッサ３は、メモリ
４の転送パス毎の各データ転送制御テーブル４１−０〜
４１−５を調べる。先ず、プロセッサ３は、転送パスの
識別子ｉを「０」にセットする。
４の転送パス毎の各データ転送制御テーブル４１−０〜
４１−５を調べる。先ず、プロセッサ３は、転送パスの
識別子ｉを「０」にセットする。
【００６９】（Ｓ１３）プロセッサ３は、識別子ｉが
「６」かを調べる。識別子ｉが「６」なら、全てのデー
タ転送制御テーブルの処理を終了したため、プロセッサ
３は、処理を終了する。
「６」かを調べる。識別子ｉが「６」なら、全てのデー
タ転送制御テーブルの処理を終了したため、プロセッサ
３は、処理を終了する。
【００７０】（Ｓ１４）プロセッサ３は、識別子ｉのデ
ータ転送制御テーブルのバッファ使用フラグＴ−ＵＳＥ
（ｉ）がセットされている否か（「１」であるか否か）
を調べる。プロセッサ３は、バッファ使用フラグＴ−Ｕ
ＳＥ（ｉ）がセットされていない時には、そのデータ転
送制御テーブルは、使用されていないと判断する。即
ち、そのデータ転送制御テーブルの示すバッファ領域は
使用されていないと判断する。これにより、プロセッサ
３は、次のデータ転送制御テーブルを調べるため、識別
子ｉを「ｉ＋１」に変更して、ステップＳ１３に戻る。
ータ転送制御テーブルのバッファ使用フラグＴ−ＵＳＥ
（ｉ）がセットされている否か（「１」であるか否か）
を調べる。プロセッサ３は、バッファ使用フラグＴ−Ｕ
ＳＥ（ｉ）がセットされていない時には、そのデータ転
送制御テーブルは、使用されていないと判断する。即
ち、そのデータ転送制御テーブルの示すバッファ領域は
使用されていないと判断する。これにより、プロセッサ
３は、次のデータ転送制御テーブルを調べるため、識別
子ｉを「ｉ＋１」に変更して、ステップＳ１３に戻る。
【００７１】（Ｓ１５）プロセッサ３は、識別子ｉのデ
ータ転送制御テーブルの転送量チェックポインタｃｈｋ
（ｉ）が、識別子ｉのデータ転送制御テーブルの要求転
送量ｃｎｔ（ｉ）に到達したかを調べる。転送量チェッ
クポインタｃｈｋ（ｉ）が、要求転送量ｃｎｔ（ｉ）に
到達した場合には、要求転送量の転送が終了したことに
なる。
ータ転送制御テーブルの転送量チェックポインタｃｈｋ
（ｉ）が、識別子ｉのデータ転送制御テーブルの要求転
送量ｃｎｔ（ｉ）に到達したかを調べる。転送量チェッ
クポインタｃｈｋ（ｉ）が、要求転送量ｃｎｔ（ｉ）に
到達した場合には、要求転送量の転送が終了したことに
なる。
【００７２】このため、プロセッサ３は、識別子ｉのデ
ータ転送制御テーブルのバッファ使用フラグＴ−ＵＳＥ
（ｉ）をリセット（「０」）にする。そして、プロセッ
サ３は、次のデータ転送制御テーブルを調べるため、識
別子ｉを「ｉ＋１」に変更して、ステップＳ１３に戻
る。
ータ転送制御テーブルのバッファ使用フラグＴ−ＵＳＥ
（ｉ）をリセット（「０」）にする。そして、プロセッ
サ３は、次のデータ転送制御テーブルを調べるため、識
別子ｉを「ｉ＋１」に変更して、ステップＳ１３に戻
る。
【００７３】（Ｓ１６）転送量チェックポインタｃｈｋ
（ｉ）が、要求転送量ｃｎｔ（ｉ）に到達していない場
合には、要求転送量の転送が終了していない。このた
め、プロセッサ３は、データ転送回路（ＤＴＬ）２の転
送数を示す転送ポインタＤＴＬｐｏｉｎｔｅｒを読み込
む。データ転送回路２の転送ポインタＤＴＬ ｐｏｉｎ
ｔｅｒは、その転送パスのデータ転送量を示す。
（ｉ）が、要求転送量ｃｎｔ（ｉ）に到達していない場
合には、要求転送量の転送が終了していない。このた
め、プロセッサ３は、データ転送回路（ＤＴＬ）２の転
送数を示す転送ポインタＤＴＬｐｏｉｎｔｅｒを読み込
む。データ転送回路２の転送ポインタＤＴＬ ｐｏｉｎ
ｔｅｒは、その転送パスのデータ転送量を示す。
【００７４】そして、プロセッサ３は、転送ポインタＤ
ＴＬ ｐｏｉｎｔｅｒが、識別子ｉのデータ転送制御テ
ーブルの転送量チェックポインタｃｈｋ（ｉ）に到達し
たか否かを判定する。転送ポインタＤＴＬ ｐｏｉｎｔ
ｅｒが、識別子ｉのデータ転送制御テーブルの転送量チ
ェックポインタｃｈｋ（ｉ）に到達していない場合に
は、転送量が、未だ転送開始転送量に到達していない。
このため、プロセッサ３は、次のデータ転送制御テーブ
ルを調べるため、識別子ｉを「ｉ＋１」に変更して、ス
テップＳ１３に戻る。
ＴＬ ｐｏｉｎｔｅｒが、識別子ｉのデータ転送制御テ
ーブルの転送量チェックポインタｃｈｋ（ｉ）に到達し
たか否かを判定する。転送ポインタＤＴＬ ｐｏｉｎｔ
ｅｒが、識別子ｉのデータ転送制御テーブルの転送量チ
ェックポインタｃｈｋ（ｉ）に到達していない場合に
は、転送量が、未だ転送開始転送量に到達していない。
このため、プロセッサ３は、次のデータ転送制御テーブ
ルを調べるため、識別子ｉを「ｉ＋１」に変更して、ス
テップＳ１３に戻る。
【００７５】（Ｓ１７）プロセッサ３が、転送ポインタ
ＤＴＬ ｐｏｉｎｔｅｒが、識別子ｉのデータ転送制御
テーブルの転送量チェックポインタｃｈｋ（ｉ）に到達
したと判定した場合には、内部バスへの転送を開始す
る。
ＤＴＬ ｐｏｉｎｔｅｒが、識別子ｉのデータ転送制御
テーブルの転送量チェックポインタｃｈｋ（ｉ）に到達
したと判定した場合には、内部バスへの転送を開始す
る。
【００７６】このため、プロセッサ３は、転送量チェッ
クポインタｃｈｋ（ｉ）を「ｃｈｋ（ｉ）＋Ｎ」に変更
する。
クポインタｃｈｋ（ｉ）を「ｃｈｋ（ｉ）＋Ｎ」に変更
する。
【００７７】（Ｓ１８）次に、プロセッサ３は、バスイ
ンタフェース回路１に転送要求を出力する。この時、プ
ロセッサ３は、バスインタフェース回路１に、転送すべ
きバッファ領域を指示する。
ンタフェース回路１に転送要求を出力する。この時、プ
ロセッサ３は、バスインタフェース回路１に、転送すべ
きバッファ領域を指示する。
【００７８】これにより、バスインタフェース回路１
は、内部バス８６のバス使用権を獲得した後、データ転
送回路２を介してバッファメモリ５の指定されたバッフ
ァ領域のデータを読みだす。そして、バスインタフェー
ス回路１は、内部バス８６にこのデータを転送する。こ
の転送レートは、内部バス８６の転送レートである。
は、内部バス８６のバス使用権を獲得した後、データ転
送回路２を介してバッファメモリ５の指定されたバッフ
ァ領域のデータを読みだす。そして、バスインタフェー
ス回路１は、内部バス８６にこのデータを転送する。こ
の転送レートは、内部バス８６の転送レートである。
【００７９】プロセッサ３は、メモリ４のバス使用フラ
グをセット（「１」）して、終了する。
グをセット（「１」）して、終了する。
【００８０】このように、ディスクデバイスの転送レー
トより速い第２の転送レートで、データを転送するため
のＰＣＩバス７が、複数のＳＣＳＩ制御回路（第１の転
送回路）６−０〜６−５とデータ転送回路（第２の転送
回路）２とを接続している。このため、図９に示すよう
に、遅い転送レートの複数のディスクデバイスが、並列
に動作しても、速い転送レートのＰＣＩバス７を時分割
使用することにより、データ転送回路２にデータを転送
することができる。
トより速い第２の転送レートで、データを転送するため
のＰＣＩバス７が、複数のＳＣＳＩ制御回路（第１の転
送回路）６−０〜６−５とデータ転送回路（第２の転送
回路）２とを接続している。このため、図９に示すよう
に、遅い転送レートの複数のディスクデバイスが、並列
に動作しても、速い転送レートのＰＣＩバス７を時分割
使用することにより、データ転送回路２にデータを転送
することができる。
【００８１】又、各ＳＣＳＩ転送回路毎に設けられたバ
ッファ領域を有するバッファメモリ５を設け、各ＳＣＳ
Ｉ転送回路からのデータを対応するバッファ領域に蓄積
するようにした。そして、バッファ領域のデータ量が所
定量に達したことに応じて、インタフェース回路が、バ
ッファ領域のデータを転送するようにした。
ッファ領域を有するバッファメモリ５を設け、各ＳＣＳ
Ｉ転送回路からのデータを対応するバッファ領域に蓄積
するようにした。そして、バッファ領域のデータ量が所
定量に達したことに応じて、インタフェース回路が、バ
ッファ領域のデータを転送するようにした。
【００８２】このようにすると、図９に示すように、複
数のディスクデバイスの転送動作が、各バッファ領域へ
の転送動作であるため、複数のディスクデバイスの転送
動作を、内部バスへの転送動作と独立に実行できる。
又、内部バスへの転送動作も、バッファ領域のデータ量
が所定量に達したことに応じて行われるため、内部バス
への転送動作が、複数のディスクデバイスの転送動作と
独立に実行できる。このため、複数のディスクデバイス
が並列動作しても、内部バスに、順序良くディスクデバ
イスのデータを転送することができる。
数のディスクデバイスの転送動作が、各バッファ領域へ
の転送動作であるため、複数のディスクデバイスの転送
動作を、内部バスへの転送動作と独立に実行できる。
又、内部バスへの転送動作も、バッファ領域のデータ量
が所定量に達したことに応じて行われるため、内部バス
への転送動作が、複数のディスクデバイスの転送動作と
独立に実行できる。このため、複数のディスクデバイス
が並列動作しても、内部バスに、順序良くディスクデバ
イスのデータを転送することができる。
【００８３】更に、バス使用フラグＢＵＳを設け、内部
バスをバスインタフェース回路が使用しているか否かを
監視しているため、一のバッファ領域からのデータ転送
中は、他のバッファ領域からのデータ転送を禁止でき
る。そして、一のバッファ領域からのデータ転送終了
後、他のバッファ領域からのデータ転送が可能となる。
このため、バッファ領域のデータを順序良く内部バスに
転送することができる。
バスをバスインタフェース回路が使用しているか否かを
監視しているため、一のバッファ領域からのデータ転送
中は、他のバッファ領域からのデータ転送を禁止でき
る。そして、一のバッファ領域からのデータ転送終了
後、他のバッファ領域からのデータ転送が可能となる。
このため、バッファ領域のデータを順序良く内部バスに
転送することができる。
【００８４】しかも、バッファメモリの各バッファ領域
のデータ転送制御テーブルを設け、各バッファ領域の状
態を監視するため、ディスクデバイスからバッファ領域
へのデータ転送と、バッファ領域から内部バスのデータ
転送を効率良く行うことができる。
のデータ転送制御テーブルを設け、各バッファ領域の状
態を監視するため、ディスクデバイスからバッファ領域
へのデータ転送と、バッファ領域から内部バスのデータ
転送を効率良く行うことができる。
【００８５】上述の実施の態様の他に、本発明は、次の
ような変形が可能である。
ような変形が可能である。
【００８６】前述の実施の態様では、６つの転送パス
の例で説明したが、６つに限らず、複数の転送パスのも
のにも適用できる。
の例で説明したが、６つに限らず、複数の転送パスのも
のにも適用できる。
【００８７】ディスクデバイスを、磁気ディスクデバ
イスで説明したが、光ディスクデバイス、光磁気ディス
クデバイス等を用いることもできる。
イスで説明したが、光ディスクデバイス、光磁気ディス
クデバイス等を用いることもできる。
【００８８】以上、本発明を実施の形態により説明した
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。
次の効果を奏する。
【００９０】ディスクデバイスの転送パス毎に、バッ
ファ領域を設け、且つ転送パスを高速バスで構成したた
め、複数のディスクデバイスの並列動作が可能となる。
ファ領域を設け、且つ転送パスを高速バスで構成したた
め、複数のディスクデバイスの並列動作が可能となる。
【００９１】バッファ領域のデータ量が所定量に達し
たことに応じて、バッファ領域のデータを転送するよう
にしたため、内部バスの速度を有効に利用して、ディス
クデバイスの並列動作が可能となる。
たことに応じて、バッファ領域のデータを転送するよう
にしたため、内部バスの速度を有効に利用して、ディス
クデバイスの並列動作が可能となる。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１の実施の形態のバスインタフェース回路の
ブロック図である。
ブロック図である。
【図３】図１の実施の形態のデータ転送ロジック回路の
ブロック図である。
ブロック図である。
【図４】図１の実施の形態のメモリの説明図である。
【図５】図１の実施の形態のメイン処理フロー図であ
る。
る。
【図６】図５の実施の形態のＢＩＬからの割り込み処理
フロー図である。
フロー図である。
【図７】図５の実施の形態のＤＴＬからの割り込み処理
フロー図である。
フロー図である。
【図８】図５の実施の形態のデータ転送処理フロー図で
ある。
ある。
【図９】本発明の一実施の形態の動作説明図である。
【図１０】従来技術のブロック図である。
【図１１】従来技術の構成図である。
【図１２】従来技術の説明図である。
１ バスインタフェース回路 ２ データ転送回路（第２の転送回路） ３ プロセッサ（制御回路） ４ メモリ ５ バッファメモリ ６−０〜６−５ ＳＣＳＩ制御回路（第１の転送回路） ７ ＰＣＩバス（高速バス） １０−０〜１５−３ 磁気ディスクデバイス ８０ ディスク制御装置 ８１ チャネルアダプター回路 ８２ リソースマネージャー回路 ８３ テーブルストレッジ ８４ メインストレッジ ８５ デバイスアダプター回路 ８６ 内部バス
Claims (9)
- 【請求項１】 複数のディスクデバイスが接続され、上
位装置からの要求に応じて、指定されたディスクデバイ
スをアクセスして、前記ディスクデバイスのデータを前
記上位装置に転送するためのディスク制御装置におい
て、 前記上位装置とのインタフェース制御を行い、且つ前記
上位装置にデータを転送するためのチャネルアダプター
と、 前記データを記憶するためのメモリと、 前記指定されたディスクデバイスのアクセスを行い、前
記ディスクデバイスのデータを前記メモリに転送するデ
バイスアダプターと、 前記チャネルアダプターからの要求に応じて、前記デバ
イスアダプターに、前記ディスクデバイスのアクセスを
指示するリソースマネージャと、 前記チャネルアダプターと、前記メモリと、前記デバイ
スアダプターと、前記リソースマネージャとを接続する
ための内部バスとを有し、 前記デバイスアダプターは、 前記内部バスに接続され、前記データを前記内部バスに
転送するためのインタフェース回路と、 各々前記ディスクデバイスに接続され、前記ディスクデ
バイスと第１の転送レートで、データをやりとりするた
めの複数の第１の転送回路と、 前記第１の転送回路毎に設けられたバッファ領域を有す
るバッファメモリと、 前記第１の転送回路からの前記指定されたディスクデバ
イスのデータを、前記第１の転送回路に対応するバッフ
ァ領域に格納する第２の転送回路と、 前記複数の第１の転送回路と、前記第２の転送回路とを
接続し、前記第１の転送レートより速い第２の転送レー
トで、データをやりとりするためのデータ転送バスと、 前記指定されたディスクデバイスに接続された前記第１
の転送回路に、アクセスを指示した後、前記ディスクデ
バイスからの割り込み要求に応じて、前記第２の転送回
路に、前記第１の転送回路に対応するバッファ領域への
データの転送を指示し、且つ前記バッファ領域のデータ
量が所定量に達したことに応じて、前記インタフェース
回路に、前記バッファ領域のデータの転送を指示する制
御回路とを有することを特徴とするディスク制御装置。 - 【請求項２】 請求項１のディスク制御装置において、 前記複数の第１の転送回路は、前記データ転送バスを時
分割に使用することを特徴とするディスク制御装置。 - 【請求項３】 請求項１又は２のディスク制御装置にお
いて、 前記制御回路は、 前記割り込み要求に応じて、前記第２の転送回路が使用
するバッファ領域を選択し、且つそのバッファ領域のデ
ータ転送テーブルをセットすることを特徴とするディス
ク制御装置。 - 【請求項４】 請求項３のディスク制御装置において、 前記制御回路は、 前記データ転送テーブルに、使用フラグをセットし、且
つ前記バッファ領域にデータが所定量格納されたことを
検出するための転送量をセットすることを特徴とするデ
ィスク制御装置。 - 【請求項５】 請求項４のディスク制御装置において、 前記制御回路は、 前記第２の転送回路のデータ転送量と、前記データ転送
テーブルにセットされた転送量とを比較して、前記バッ
ファ領域のデータ転送量が所定量に達したことを検出す
ることを特徴とするディスク制御装置。 - 【請求項６】 請求項７のディスク制御装置において、 前記制御回路は、 前記バッファ領域のデータ転送量が所定量に達したこと
に応じて、前記データ転送テーブルの転送量を更新する
ことを特徴とするディスク制御装置。 - 【請求項７】 請求項１又は２又は３又は４又は５のデ
ィスク制御装置において、 前記制御回路は、 前記内部バスを前記インタフェース回路が使用している
ことを示す使用フラグを有し、且つ前記使用フラグを前
記インターフェース回路への転送の指示に応じて、セッ
トすることを特徴とするディスク制御装置。 - 【請求項８】 請求項７のディスク制御装置において、 前記制御回路は、 前記使用フラグがセットされていない時に、前記バッフ
ァ領域のデータの転送量が所定量に達したかをチェック
することを特徴とするディスク制御装置。 - 【請求項９】 請求項８のディスク制御装置において、 前記制御回路は、 前記使用フラグがセットされている時は、他のバッファ
領域からのデータの転送を禁止することを特徴とするデ
ィスク制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034959A JPH10232849A (ja) | 1997-02-19 | 1997-02-19 | ディスク制御装置 |
| US08/932,360 US6029227A (en) | 1997-02-19 | 1997-09-17 | Disk control apparatus to perform parallel data transfer from a plurality of disk devices |
| EP97116586A EP0860767B1 (en) | 1997-02-19 | 1997-09-24 | Disk control apparatus |
| DE69727205T DE69727205T2 (de) | 1997-02-19 | 1997-09-24 | Plattensteuergerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034959A JPH10232849A (ja) | 1997-02-19 | 1997-02-19 | ディスク制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232849A true JPH10232849A (ja) | 1998-09-02 |
Family
ID=12428695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034959A Pending JPH10232849A (ja) | 1997-02-19 | 1997-02-19 | ディスク制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6029227A (ja) |
| EP (1) | EP0860767B1 (ja) |
| JP (1) | JPH10232849A (ja) |
| DE (1) | DE69727205T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244995A (ja) * | 2001-02-20 | 2002-08-30 | Nec Eng Ltd | 入出力処理装置 |
| JP2009223636A (ja) * | 2008-03-17 | 2009-10-01 | Fujitsu Ltd | 情報処理システム、機能拡張装置及び制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2427486B (en) * | 2005-06-23 | 2010-09-29 | Giga Byte Tech Co Ltd | Interface system for SATA having fast data access function and method thereof |
| US8904105B2 (en) * | 2011-03-15 | 2014-12-02 | Dell Products L.P. | System and method for performing raid I/O operations in PCIE-based storage resources |
| JP6322592B2 (ja) * | 2015-02-17 | 2018-05-09 | アラクサラネットワークス株式会社 | 転送装置および復旧制御装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467421A (en) * | 1979-10-18 | 1984-08-21 | Storage Technology Corporation | Virtual storage system and method |
| US4864532A (en) * | 1987-09-21 | 1989-09-05 | Unisys Corporation | Small computer systems interface--data link processor |
| US5218689A (en) * | 1988-08-16 | 1993-06-08 | Cray Research, Inc. | Single disk emulation interface for an array of asynchronously operating disk drives |
| JPH0357057A (ja) * | 1989-07-26 | 1991-03-12 | Hitachi Medical Corp | Ｓｃｓｉ利用のデータ転送装置 |
| US5537566A (en) * | 1991-12-17 | 1996-07-16 | Fujitsu Limited | Apparatus and method for controlling background processing in disk array device |
| US5526507A (en) * | 1992-01-06 | 1996-06-11 | Hill; Andrew J. W. | Computer memory array control for accessing different memory banks simullaneously |
| US5539915A (en) * | 1992-09-17 | 1996-07-23 | International Business Machines Corporation | System for completely transferring data from disk having low rate to buffer and transferring data from buffer to computer through channel having higher rate concurrently |
| JP2905373B2 (ja) * | 1993-10-01 | 1999-06-14 | 富士通株式会社 | ディスク制御装置及びその制御方法 |
-
1997
- 1997-02-19 JP JP9034959A patent/JPH10232849A/ja active Pending
- 1997-09-17 US US08/932,360 patent/US6029227A/en not_active Expired - Fee Related
- 1997-09-24 EP EP97116586A patent/EP0860767B1/en not_active Expired - Lifetime
- 1997-09-24 DE DE69727205T patent/DE69727205T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244995A (ja) * | 2001-02-20 | 2002-08-30 | Nec Eng Ltd | 入出力処理装置 |
| JP2009223636A (ja) * | 2008-03-17 | 2009-10-01 | Fujitsu Ltd | 情報処理システム、機能拡張装置及び制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69727205T2 (de) | 2004-06-17 |
| US6029227A (en) | 2000-02-22 |
| DE69727205D1 (de) | 2004-02-19 |
| EP0860767A2 (en) | 1998-08-26 |
| EP0860767A3 (en) | 1999-06-23 |
| EP0860767B1 (en) | 2004-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5640603A (en) | Logical path scheduler for disconnecting currently connected paths to enable logical paths awaiting connection to connect based on path control tables thereof | |
| JPS61109164A (ja) | バス制御方法 | |
| JPH071495B2 (ja) | データ処理システム | |
| KR100708096B1 (ko) | 버스 시스템 및 그 실행 순서 조정방법 | |
| US5708784A (en) | Dual bus computer architecture utilizing distributed arbitrators and method of using same | |
| JPH10232849A (ja) | ディスク制御装置 | |
| KR100333584B1 (ko) | 데이터 전송 시스템 | |
| JP3110024B2 (ja) | メモリ制御システム | |
| JP2000244585A (ja) | バスインタフェース回路 | |
| JP2002175287A (ja) | 排他制御装置及び排他制御方法 | |
| JP2001014266A (ja) | Ｄｍａ転送回路およびｄｍａ転送方法 | |
| JPS6155704B2 (ja) | ||
| KR100678249B1 (ko) | 아이피시 타스크 및 메모리의 관리 장치 및 방법 | |
| JPH03127157A (ja) | 記憶装置の負荷バランス制御方式 | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JP2018081346A (ja) | ストレージ装置、ストレージシステム、ストレージ制御方法、および、ストレージ制御プログラム | |
| JPS58182737A (ja) | 情報処理装置 | |
| JP2929967B2 (ja) | ファイルシステム | |
| JP2001184305A (ja) | 外部バス制御装置 | |
| JPH06161951A (ja) | バス制御方式 | |
| JP3278793B2 (ja) | 二重化システムのバス調停方法及び二重化システム | |
| JP2003280980A (ja) | 共有メモリ排他制御装置及び共有メモリ排他制御方法 | |
| JP2576934B2 (ja) | メモリ−マップド割込み方式 | |
| CN111090509A (zh) | 一种mdio资源的访问方法、存储介质及智能终端 | |
| JPH01206446A (ja) | 共通バス制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040713 |