JPS61109164A - バス制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はバスを制御する方法に係わる。本発明は特にマ
ルチマイクロプロセッサシステムに適合する。

Ｂ、開示の概要 バス本位のコンピュータシステムでは、どの装置がバス
にアクセスするかの決定は、バスシステムの現在の状態
ならびにバスで実行すべきそれぞ、れの動作を考慮して
行う。そのため、接続された装置のステータス情報、実
行すべきバスコマンド、および要求された装置のアドレ
スは、個別または共通に使用する線の割当ロジック（ア
ービタ）に供給され、バス使用中における遊休時間を避
ける。

バスコマンドを評価することにより、割当優先順位を動
的に変更して、バスアクセスを最初から失敗しないよう
に抑制することができる。

Ｃ１従来の技術 バスは、プロセッサのようないくつかの電子的構成装置
を電気的に接続し、これらの装置が所定のパターンによ
シ信号を交換できるようにする。

最近の電子システムでは、バスは特定の装置内で使用し
たり、比較的近距離または遠距離にあるいくつかの装置
を相互接続するのに使用したシすることがしばしばある
。可能なバス使用の概要は、ＲＴＰ第１巻（１９８２年
）から続いているぺ一・ヴイーマン（Ｂ、Ｗｉｅｍａｎ
ｎ　）の連載６バスシステム”　（Ｂｕｓｓｙｓｔｅｍ
ｅ　）に含まれている。コンピュータシステムにおける
バスは、例えば、１９７２年秋季合同コンピュータ会議
議事録７１９頁以降のサーバー外の論文゛ディジタルバ
ス構成設計の組織的アプローチ’　（Ｋ、Ｊ、Ｔｈｕｒ
ｂｅｒ　ｅｔａｌ、”　Ａ　ｓｅｊｓｔｅｍａｔｉｅ　
　ａｐｐｒｏａｃｂ　　ｔ。

ｔｈｅ　　ｄｅｓｉｇｎ　　ｏｆ　　ｄｉｇｉｔａｌ　
　ｂｕｓａｉｎｇｓｔｒｕｃｔｕｒｅｓ’）、およびゴ
ートン−ベル外の著書”コンピュータエンジニアリング
＃（Ｃ１Ｇｏｒｄｏｎ　　Ｂｅ１ｌ　　ｅ、ｔ　　ａｌ
、”ＣｏｍｐｕｔｅｒＥｎｇｉｎｅｅｒｉｎｇ″）の２
６９頁以降のバスの章に記載されている。

Ｄ０発明が解決しようとする問題点 バスシステム設計の主要な課題は、接続されている複数
の装置の中の１つにだけ共通バスを割当てる都度、可能
な最高速度で容易に情報を交換できるようＫすることで
ある。プロセッサ、記憶装置および入出力装置のような
構成要素を相互接続するのにバスが１つしか使用できな
い場合、バスを割当て、情報を転送するのに時間を空費
することは特に避けなければならない。これらの構成装
置は内部処理速度が極めて高く、高速情報交換を可能に
する独立したチップとして実現されるものが増加しつつ
ある。このようなシステムでは、更にシステム全体の処
理速度を高めようとする場合、バスによシ制約されるこ
とが多い。

バスによる転送プロセスを詳細に分析すると、従来の制
御方法では一般に、接続された装置Ｋ、実際にデータ転
送に必要とするよシもかなシ長い時間忙わたってバスを
割当てているので、バス転送速度が効率的に利用されて
いないことが分かる。

更に、バスはしばしば、バスを要求しているけれども、
他の理由により一時的に情報転送が阻止されている装置
に割当てられることがある。

ＩＢＭ技術開示会報（ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏ
ｓｕｒｅ　　Ｂｕｌｌｅｔｉｕ　）第２２巻第４号（１
９７９年９月）の１５２７頁に、いくつかの記憶装置ア
クセス動作をインタリープすることＫより、バスを時間
的に一層効率よく利用する方法が記載されているが、こ
の方法は、適切なタイプの記憶装置をバスに接続する必
要がある。欧州特許第８６　６０１号は、要求された装
置が同時に他の要求を処理しているために、最初から失
敗するようなバスアクセス要求を抑制する特別な回路を
有するマルチプロセッサシステムを開示している。しか
しながら、゛このような回路を取付ける場合、バスに接
続される装置の構造を変更することが必要となり、その
だめの費用の増加は必ずしも許容できるものではない。

本発明の目的は、バスを割当てて情報を転送する際にバ
スが遊休するのを避け、バスの転送能力を高める、従来
のすべてのバスシステムに適合する方法を提供すること
である。

Ｅ０問題点を解決するための手段 本提案の方法により、バスを割当てるのに先立って、バ
スを要求する装置（要求装装置）が実行する予定の動作
、ならびに、この予定のバス使用に必要とされる他の装
置が決定される。アドレス指定された装置のステータス
情報、ならびにバスの現在のステータス情報もアクセス
要求を許可するかしないかを決定するのに使用される。

本提案の方法により、現在のすべての状態に基づいて割
当てを行うことができるので、従来のあまり精巧ではな
い割当て方法では保留されるようなアクセス〉 要求にも応することが可能である。異なったバスコマン
ドを認識する特徴により、要求装置に別のコマンドを供
給し、それぞれの装置のバスアクセス動作の優先順位を
動的に変更することができる。

本提案の方法は、中央制御装置（アービタ）によるバス
の割当てだけでなく非集中割邑てにも適合する。この方
法は同期および非同期のバス動作に使用することができ
る。

Ｆ、実施例（第１図〜第５図） 第１図はバス本位のプロセッサシステムの概要ブロック
図で、少なくとも１つのプロセッサ（ＰＵ６および７）
、共用記憶装置（Ｓｒ１）ならびに複数の入出力装置（
Ｅ／Ａ　９　）が少なくとも１つのバスに接続されてい
る。第１図には、このようなバスが３本示されている。

バス１０は制御情報を交換し、バス１１は接続された装
置のアドレスを交換し、バス１２はデータ（および、必
要なら記憶アドレス）を交換する。バス１０〜１２に接
続された装置６〜９はすべて、関連する線３の各々を介
して、バス要求信号を中央アービタ（ＡｌＢ２）に送！
５、ＡｌＢ２は線２の各々を介してバス割当信号を装置
の１つに送る。若し、バス要求信号が同時に線３のいく
つかに送られれば（バス競合）、ＡｌＢ２によるバス割
当ては従来の優先順位決定方法の１つによシ行われる。

第１図に示すような、中央アービスを有するバス本位コ
／ピユータのほかに、アービタの機能を、接続されたそ
れぞれの装置に分散しているシステムがある。本発明は
後者のタイプのシステムにも使用できるが、下記の詳細
な説明は中央アービタに関連するものである。

本発明では、ＡｌＢ２の割当てロジックが拡張され、従
来のシステムでは考慮されなかった別個の情報が評価さ
れ、バス割当てに利用される。そのため、第１図に示す
ように、更に線１が付加される。線１のいくつかはＡｌ
Ｂ２と、接続された装置との間にそれぞれ接続され、そ
の他はいくつかの接続を有する共用線である。本発明の
もう１つの実施例では、線１で交換される情報は、若し
ＡｌＢ２に適切な接続線１３が設けられているなら、バ
ス１０〜１２でも交換される。これらの２つの実施例の
組合わせも考えられる。

本発明では、最適バス割当てのため、ＡｌＢ２は、バス
要求および要求装置のアドレス（これらは従来と変わら
ない）に加えて、下記の信号な受取る。

（、）　　要求装置がバスで実行しようとする動作のパ
スコマスンド。

伽）要求装置が要求を予定している装置のアドレス。

（Ｃ）バスに接続された各装置からの装置使用中信号。

（ｄ）　　バスに接続された各装置からのバス使用中信
号。

（、）　　バスに接続された各装置からの装置応答可能
信号。

（ｆ）　　バスに接続された各装置からのアクセス終了
予想信号。

最も一般的には、高速バス割当ての場合、それぞれの装
置とアービタの間に、（バス使用中信号を除く）これら
の信号のすべてについて別々の線を設けることになる。

これらの付加信号の詳細を説明する前に、第２Ａ図のタ
イミング図により、従来のシステムに訃ける非効率的な
バス利用について説明する。バスは、いったん要求装置
に割当てられると、たとえバスの実際の転送プロセスが
時間Ｔ２（アドレス転送）およびＴ３（実際のデータ転
送）しか必要としなくても、全時間Ｔ１の間その装置に
使用される。

これらの転送プロセスの間の時間ΔＴは、要求された装
置（被要求装置）が、例えば、アドレスバスでアドレス
を取出して検査したり、要求されたデータを供給したシ
するのに必要である。望ましくないのは、アドレス指定
された装置が一時的に使用不可能になり、所望のデータ
を転送できなくなる場合である。従来のシステムでは、
このような状況は、例えば、被要求装置から肯定応答信
号を受取らなかった時のように、ある時間が経過した後
でしか検出されない。

第２Ｂ図は、第２Ａ図に示した、公知の初期接続手順で
動作する非同期バスシステムのタイミング図の詳細を示
す。個々の信号および信号端の時間的順序は通常の方法
により矢印で示されている。

図示の例では、バスに接続されたプロセッサの１つが記
憶装置からデータを読み取ろうとしている。

そのため、プロセッサは、線２で前のバス割当て許可信
号がリセット底れている場合、線３（第１図）を介して
バス要求信号を出す。バスが割当てられた場合、許可信
号は高いレベルになり、要求信号をリセットする。デー
タを取り出すことになっている記憶アドレスはバス１２
に送られ、次いでバス１０のアドレスＶＡＬ　（有効）
信号はデータが有効であることを表わす。次に、通常の
初期接続手順により、記憶装置はバス１０にアドレスＡ
ＣＫ（肯定応答）信号を出し、アドレス信号をうまく受
取ったことを表わす。このように１実際のアドレス交換
は時間Ｔ２Ｌか必要としないが、実際には、バスは許可
信号の立下りの端が現われた時点からずっと使用中であ
る。

読み取るべきデータが、要求された記憶装置から得られ
た場合、それらのデータはバス１２に送られ、しばらく
して、バス１０にデータＶＡＬ（有効）信号が送られ、
データが有効であることを表わす。プロセッサがデータ
を受取った場合、プロセッサはバス１０にデータＡＣＫ
（肯定応答）信号を送り、データＶＡＬ信号、従ってバ
ス許可信号をリセットする。データは時間Ｔ３の間でし
か交換されないが、バスは全時間Ｔ１にわたってずつと
使用中である♂ このような非効率的なバス使用は、前述の信号の全部ま
たは一部をアービタに使用可能にすれば避けることがで
き、従って、バス使用の空白部（遊休時間）を減少させ
ることが可能になる。

第３図はインタリーブされたバス使用の例を示す。アー
ビタは、第２Ａ図の転送プロセスの開始後に、各バス動
作中に生じた時間状態から、別の装置からのバス要求が
あり、このバス要求を時間Ｔ４で処理できることが明白
になった場合、従来は未使用であった時間ΔＴをその装
置に割当てる。

バス割当て中、前述の信号は次のように用いられる。

装置使用中信号： この信号により、各装置はアービタに、例えば、他のジ
ョブを処理中である、または第３の装置との通信がまだ
完了していないから、この段階ではバス転送に参加する
ことは不可能であることを知らせる。従って、他の装置
からのそのような使用不可能な装置に対するバス要求は
許可されない。

使用できない装置時間を最小限にするため、通常、第１
図の装置に組込まれているバス接続レジスタ１５を、バ
ッファレジスタ１６ａ１１６ｂに追随するように接続し
、バス転送完了直後にバス接続レジスタ１５の内容が書
込まれるようにすることにより、バス接続レジスタ１５
が次の転送動作に解放されるように装置を設計すること
がある。

もう１つの設計方法では、たとえその下位装置の１つが
ずつと使用中であっても、バスに接続された装置を解放
する。このような場合、なおも使用中の下位装置もアー
ビタに知らせることになるので、使用中の下位装置のバ
ス要求しか延期されない。

バス使用中信号： この信号は、実際に転送プロセスがバス上で行われてい
る時間にバスに接続されている装置から出される（第３
図参照）。バス割当ては、装置使用中信号およびパス使
用中信号のどちらも現われない場合にしか行われない。

被要求装置のアドレス： 要求装置の各々は、情報転送を要求されている装置のア
ドレスをバスを介してアービタに供給する。この情報に
より、アービタは装置使用中信号を評価することができ
る。更に、アービタは、該゛アドレスから被要求装置の
特性を識別、評価し、バスの使用を最適化することが可
能である。従来のシステムでは、被要求装置のアドレス
は、バス接続された他の装置にだけ供給され、アービタ
には供給されない。

バスコマンド信号： この信号は、要求装置がバスにより実行しようとしてい
る動作をアービタに知らせる。バス動作の例には下記の
ものがある。

要求装置は被要求装置からデータを読取る。

要求装置は被要求装置にデータを書込む。

要求装置は被要求装置の特定の機能のトリが信号を出す
。

要求装置はバスに接続された更に２つの装置の間のデー
タ交換をトリガする。

要求装置が実行しようとしているバス動作だけの情報、
または前述の信号を伴なった情報により、アービタは、
従来のバス割当てでは後で丈−ビスされることになる他
の待機中の、時間特性が一致するバス要求を処理するこ
とにより、バスの遊休時間を取除くことができる。この
ようにインタリープされたバス使用は特に、それぞれの
バス動作および関連装置に応じた正確な時間パターンが
アクセスごとに分っている同期バスシステムに適合する
ので、このような同期バスのトラヒックは増加する。従
って、同期プロセスを必要とせず、バス速度を低下させ
ない同期バスを、他のバスシステムに優先して既に使用
しているマルチマイ、クロプロセッサシステムでは特に
性能が改善される。

本出願のバス割当方法は、肯定応答信号にょシ同期を行
う非同期動作のバスシステムに利用することもできる。

このようなシステムでイツ・タリープされたバスアクセ
スの場合、接続された装置は、現に実行中の動作の完了
予想時刻をアービタに知らせなければならない。そのた
めに アクセス終了予想信号 が用いられる。この信号は例えば、周期的にリフレッシ
ュされる記憶装置が、要求された情報をバスに出力する
のに必要とする時間を表わす。この信号は、被要求装置
が応答しようとする以前に残される最小時間だけを表わ
すようにすることもできる。

装置応答可能信号： この信号により、各装置は、まだバス転送を実行できな
いが、１つまたはいくつかのバスサイクル後に要求に答
えることができることを表わす。

従って、アービタは、特定の時間の後、被要求装置が応
答できることが確実に分るので、バスの割当てを準備し
、従来の方法よシもバス占有時間を短縮することができ
る。事実、装置応答可能信号は、装置が（例えば、線１
７（第１図）の割込み信号に応答して）前述のバッファ
レジスタ１６ａ１１６ｂに、その入力レジスタ１５の内
容を受取つたときに生成されるので、その入力レジスタ
１５を新しいデータに使用することができる。装置応答
可能信号により、接続されたレジスタがアノロードされ
るまでバスが使用中のままになっている従来の方法よシ
も、ずっと時間を節約することができる。

バスコマンドの評価により、アービタは全く新しい動作
を実行することができる。このような動作の例は下記に
説明するように、バス割当て中に優先順位を動的に変更
したり、新しい診断機能を実行したシする。

第４Ａ図は従来の方法を使用する同期システムでのバス
転送動作のタイミング図、第４Ｂ図は本発明の方法によ
る追加信号を用いた同期システムでのバス転送動作のタ
イミング図である。第４Ａ図の最上部の２行は同期動作
中のクロック信号を示す（同様のクロック信号は第４Ｂ
図にも存在する）。これらはバスクロックＩおよびバス
クロック■と表示される。

第４Ａ図は、プロセッサＰＵ＃１がプロセッサＰＵ＃２
との情報交換を必要とし、同期に入出力装置Ｅ／Ａ＃１
が入出力装置Ｅ／Ａ＃：３との間の転送動作を必要とし
ている場合を示す。更に、入出力装置Ｅ／Ａ＃２はプロ
セッサＰＵ＃２との情報交換を、後者がプロセッサＰＵ
＃１との間の転送動作を完了した後に行うことを必要と
しているものと仮定する。このようなタスクの場合、要
求線（線１）には３つの要求信号としてＰＵ＃１要求、
Ｅ／に＃１要求およびＥ／Ａ＃２要求信号がある。（バ
ス許可信号により）最初にバスを割当てられたプロセッ
サＰＵ＃１は、データを供給し。

制御バス（バス１０）上のデータＶＡＬ信号によシデー
タの有効性を表わす。その後、プロセッサＰＵ＃２がず
っと使用中であることがＰＵ＄ｅ２使用中信号により表
示されるので、バスはこの信号がリセットされた後でし
か解放されない。これはタイミング図のバス使用中信号
によシ示される。

再びバスが使用可能になった後にのみ、装置Ｅ／Ａ：１
の割当信号（Ｅ／Ａ＃１バス許可信号）を出し、装置Ｅ
／Ａ＃１．から装置Ｅ／Ａ＃３にデータを転送すること
ができる。Ｅ／Ａ＃２要求信号はこの段階でのみ考慮さ
れる（第４Ａ図に図示せず）。

ＰＵ＃１要求およびＥ／Ａ＃１要求信号の２つの要求サ
ービスをする場合、たとえバスが時間Ｔ２０およびＴ２
１でしか使用中ではなくても、合計時間ＴＩＯが必要で
ある。遅延の理由は明白である。

アーとりは、装置Ｅ／Ａ＃１のアクセス要求が装置Ｅ／
Ａ＃３をアドレス指定していることを知らないので、バ
ス割当ては、入力レジスタにデータを受取ったばかりの
プロセッサＰＵ＃２１に装置Ｅ／Ａ＃１がアクセスする
必要があるケースも考慮しなければならない。このよう
なデータが入力レジスタから取出された後でのみ、プロ
セッサＰＵ＃２は再び使用可能になり、その時点まで使
用中信号がプロセッサＰＵ＃２から出される。

本発明による追加信号により、アービタは第４Ａ図によ
り説明したタスクをずっと早く処理することができる。

この場合も第４Ｂ図に示すように、ＰＵ＃１要求、Ｅ／
Ａ＃１要求およびＥ／Ａ＃２要求が出される。前の例の
ように、プロセッサＰＵ＃１はその優先順位により、最
初にバスが割当てられ（ＰＵ＃１バス許可信号）、デー
タを供給して（データ１信号）、データＶＡＬ（有効）
信号を出す。次に、プロセッサＰＵ＃２は、前の例のよ
うに、その入力レジスタが新しいデータ用に使用可能に
なるまで、ＰＵ＃２使用中信号を出す。しかしながら、
前の場合と異なって、バス使用中信号は、データＶＡＬ
信号がオフになると直ちにリセットされる。このときデ
ータはプロセッサＰＵ＃２の入力レジスタに確実に入っ
ている。

バス使用中信号が消えた後、アービタは（知らされた宛
先アドレスから）、ずっと使用中のプロセッサＰＵ＃２
へのアクセスが行われないことを知るので、バスを装置
Ｅ／Ａ＃１に割当てることができる。その後、装置Ｅ／
Ａ＃！ｌへのデータ２がバスに送られ、データｖＡＬ信
号が出される。そして、装置Ｅ／Ａ＃３は、その入力レ
ジスタが新しいデータ用に解放されるまで使用中信号を
出す。

バス使用中信号は、データがＥ／Ａ＃３の入力レジスタ
に入ると直ちに消えるので、バスは次の転送動作に使用
可能になる。

装置Ｅ／Ａ＄ｅ２からプロセッサＰＵ＃２への転送要求
は第４Ｂ図の下部で実行される。プロセッサＰＵ＃２の
入力レジスタは、プロセッサＰＵ＃１により転送された
ばかりのデータをまだ保持している。ＰＵ＃２の接続レ
ジスタの内容はＰＵ＃２割込み信号に応じて読取られる
。この割込み信号は、データをＰＵ＃２の内部に入れる
時点になるとＰＵ＃２自身が生成するか、まだは外部か
らＰＵ＃２に送られてくる。割込み信号は、所定の時間
を有するステップの列に送られ、プロセッサＰＵ＃２が
ＰＵ＃２応答可能信号を出して、アービタに、プロセッ
サＰＵ＃２が特定の時間の後に再び使用可能になること
を知らせる。この情報により、バスは、その時間に既に
装置Ｅ／Ａ＃２に割当てられるので（Ｅ／Ａ＃２バス許
可信号）、Ｅ／Ａ＃２のデータは、プロセッサＰＵ＃２
が使用中ではなくなる（ＰＵ＃２使用中信号が消える）
と直ちにバスに送られる。前の場合のように、バスはＥ
／Ａ＃２のデータを取り、ＰＵ＃２使用中信号を出すプ
ロセッサＰＵ＃２の入力レジスタに入れる際にしか必要
としない。従って、実際のバス使用中時間はＴ２２、Ｔ
２５およびＴ２４に限定される。

３つの転送プロセスすべてに必要な合計時間は、第４Ｂ
図ＫＴ１１で示されている。この時間は明らかに、第４
Ａ図で２つだけの転送プロセスに必要な時間Ｔ１０より
もずっと短かい。

マルチプロセッサシステムでは、共通記憶装置のような
共用資源の管理は重要な役割を演する。

２つのプロセッサ、例えば第１図のＰＵ＃１およびＰＵ
＃２がどちらも記憶装置ＳＴ８にデータを書込む権利を
与えられている場合、一度に１つのプロセッサしか記憶
装置と情報を交換することができない点に注意しなけれ
ばならない。そのため、従来からよく知られている特殊
な命令を使用することにより、資源の使用状態に関する
データを入手し同じサイクルでリセットすることができ
る。

このような命令の例として、ＩＢＭシステム／３６゜お
よび３７０の１テスト設定”命令がある。テスト設定命
令は特定の記憶位置を標識に用いる。一方のプロセッサ
が記憶アクセスを必要とする場合、該プロセッサは、標
識ピットの検査を行い、必要なら、標識ビットをセット
するためバスアクセス要求を出す。記憶装置が競合する
プロセッサに既に割当てられている場合、要求プロセッ
サはテスト設定命令を、該プロセッサが記憶装置を制御
するようになるまで反復する。これらの要求の各々によ
りバスは不必要に使用状態に保持されるので、特に要求
プロセッサが高い優先順位を有し、従って、現に記憶装
置を割当てられている他のプロセッサよシもずっと頻繁
にバスを割当てられる場合には、時間の損失が増大する
。

このような不満足な状況は本発明による割当方式により
解決される。すなわち、要求プロセッサは、最初の不成
功なテスト設定命令の後、通常の（記憶装置読取シ）バ
スコマンドとは異なるバスコマンドによシ記憶装置をア
クセスする。この２番目のコマンドを受取ると、アービ
タは、該プロセッサの他のバス要求の優先順位に影響を
及ぼすことなく、該アクセス要求のバス割当優先順位を
下げる。従って、該プロセッサによるテスト設定命令の
頻度および不必要なバス使用が減少する。

要求された資源、この場合は記憶装置が、後に競合プロ
セッサから解放された場合、テスト設定命令の最初の優
先順位は回復される。

共用資源がアクセスされる場合、第１図のバス本位プロ
セッサシステムをいくつか相互接続することによっても
優先順位を動的に変更することができる。そのため、制
御線（線４）が他の接続されたプロセッサからアービタ
に接続される。従って、（記憶装置のような）共通の資
源のアクセスを要求している他のプロセッサに、　一定
の期間、最も高い優先順位を与えることができる。

優先順位を動的に変更する本発明の方法は、前記欧州特
許出願第８６６０１号による従来のランチおよび指示器
回路を含む方式と異なり、バスに接続された装置に特別
な回路を必要としない。

バスコマンドの識別が可能なアーとりは診断アプリケー
ションにも適合する。接続された装置でエラーが生じた
場合、該装置はバスコマンドを用いてバス要求信号を出
し、若しバス使用中信号が存在しなければ高い優先順位
のバス割当てが行われる。そのため、バスに接続された
個々の装置は、実際に使用中で装置使用中信号を出して
いる場合でも診断コマンドを識別し、接続された装置で
の処理は診断コマンドが現われたときに停止し、後のエ
ラー分析のためにそれぞれのシステムのステータスを凍
結するように、設計されなければならない。

通常のバスでこのような診断プロセスを行うととＫより
、従来のシステムが保守用サービスプロセッサにシステ
ム構成装置を接続するためのバスを追加しなくてもよい
。

また、前に実行したバス動作の特性記述または再試行に
必要なすべてのデータをブツシュダウン記憶装置に書込
むことにより、診断能力は更に改善される。これらのデ
ータには、それぞれの場合に、バスコマンド、要求装置
のアドレス（要求線の番号によシ指定）および被要求装
置のアドレスならびに、若しあればバスステータス信号
が含まれる。エラーが生じた場合、システムは凍結され
、ブツシュダウン記憶データにより、前に実行されたバ
ス動作が分析または自動的に反復される。

第５図はアービタ（第１図のＡＲＢ　５　）の回路例の
概要図である。優先順位ロジック５０に前述の信号が印
加される。これらの信号は バス要求（線１） バスコマンド 宛先アドレス 使用中コマンド 装置応答可能 アクセス終了予想信号 バス使用中 の信号である。

アクセス終了予想信号はカウンタ５１に供給される。カ
ウンタ５１はバスクロックＨの線に接続され、カウント
が０になった場合にだけ信号を出す。優先順位ロジック
５０は個々の装置に許可信号を出す。許可信号は１クロ
ック周期でラッチ回路５２に書込まれ、ラッチ回路５２
の出力はＩ！２に接続され、許可信号を個々の装置に送
る。更Ｋ、ラッチ回路５２の出力は別のラッチ回路５３
（タンデム形接続のラッチ回路のチェーン）に接続され
る。ラッチ回路５３は前述のブツシュダウン記憶装置の
一部分を形成し、エラーの場合に、バスエラー信号（バ
ス検査ストップ）によシ凍結することができる。第５図
に示す回路の全体または一部分は集積回路の形式をとる
ことがある。

Ｇ０発明の効果 本発明の方法により、バス割当ての優先順位を動的に変
更し、バスを効率的に使用することができる。

【図面の簡単な説明】

第１図は中央アービタを有するバス本位コンピュータシ
ステムのブロック図、第２Ａ図は従来のバスシステムの
使用中時間を表わすタイミング図、第２Ｂ図は従来のバ
スの使用中状態を表わすタイミング図、第３図は本発明
の方法によるバス割当てのタイミング図、第４Ａ図は従
来の同期システムでバスを割当てるタイミング図、第４
Ｂ図は本発明の方法により同期システムでバスを割当て
るタイミング図、第５図は本発明によるアービタのブロ
ック図である。 ５・・・・ＡＲＢ、５０・・・・優先順位ロジック、５
１・・・・カウンタ、５２．５３・・・・ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 複数の装置、ならびに該装置から要求信号を受取り、優
   先順位に応じた許可信号を該装置に送るアービタが接続
   されているバスを制御する方法であつて、 前記装置のステータス信号ならびに、要求装置がバスで
   実行すべき動作を指定する信号に基いて前記アービタで
   バス割当てを行うことを特徴とするバス制御方法。