JPS59172029A - 非同期共通バスにおけるｌｏｃｋ制御方式 - Google Patents
非同期共通バスにおけるｌｏｃｋ制御方式Info
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- JPS59172029A JPS59172029A JP4578583A JP4578583A JPS59172029A JP S59172029 A JPS59172029 A JP S59172029A JP 4578583 A JP4578583 A JP 4578583A JP 4578583 A JP4578583 A JP 4578583A JP S59172029 A JPS59172029 A JP S59172029A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、確認応答方式の非同期共通バスを使用するマ
ルチプロセシングシステムにおけるＬＯＣＫ制御方式に
関する。
ルチプロセシングシステムにおけるＬＯＣＫ制御方式に
関する。
本発明が対象とするマルチプロセシングシステムの一般
的な構成例を、第１図に示す。同図において、１および
２はＣＰＵであって、それぞれＣＰＵ−ｏ、ＣＰＵ−１
を示し、３はメモリ、４乃至６はそれぞれＩ１０装置（
７） ｌ１０−ｏ、 ｌ１０−ｉ。
的な構成例を、第１図に示す。同図において、１および
２はＣＰＵであって、それぞれＣＰＵ−ｏ、ＣＰＵ−１
を示し、３はメモリ、４乃至６はそれぞれＩ１０装置（
７） ｌ１０−ｏ、 ｌ１０−ｉ。
ｌ１０−２を示し、７はこれらシステム要素１乃至６を
結合する共通パスであり２％に確認応答方式で制御され
る。モして８はパス支配権制御装置な表わす。なお共通
バスは、アドレス線、データ線。
結合する共通パスであり２％に確認応答方式で制御され
る。モして８はパス支配権制御装置な表わす。なお共通
バスは、アドレス線、データ線。
制御線等により構成される。
このようなマルチプロセシングシステムにおいては、複
数のＣＰＵがメモリを共有して並列処理が行なわれるが
、各ＣＰＵの処理内容によっては。
数のＣＰＵがメモリを共有して並列処理が行なわれるが
、各ＣＰＵの処理内容によっては。
特定のＣＰＵが特定のメモリ領域を排他的に使用する必
要が生じる。その場合には、他のＣＰＵからの同一メモ
リ領域に対する競合するアクセスを禁止する排他制御が
行なわれなければならない。
要が生じる。その場合には、他のＣＰＵからの同一メモ
リ領域に対する競合するアクセスを禁止する排他制御が
行なわれなければならない。
次にその従来例を説明する。
たとえば、あるメモリ領域を、２つ以上のｃＰＵに相互
に排他的に使用させたい場合、排他制御用のフラグを設
け、これが１０”のときにはいずれのＣＰＵもそのメモ
リ領域にアクセス可能であるとし、そして６１°°のと
きには、あるＣＰＵが排他的にそのメモリ領域を使用中
であることを表わし、他のＣＰＵのアクセスを禁止する
ように定める。
に排他的に使用させたい場合、排他制御用のフラグを設
け、これが１０”のときにはいずれのＣＰＵもそのメモ
リ領域にアクセス可能であるとし、そして６１°°のと
きには、あるＣＰＵが排他的にそのメモリ領域を使用中
であることを表わし、他のＣＰＵのアクセスを禁止する
ように定める。
ここで、ＬＯＣＫ付命令と呼ばれる命令の１つのＴＢＳ
Ｔ ＡＮＤ ＳＥＴ命令（Ｊｕｌ、ＴＳ命令と表わす
）を使用する。１この命令は、メモリ上の任意の番地の
Ｉ Ｂｙｔｅのデータを読み出し、もっとも左のビット
が”Ｏ”か１１”かを調べ、その後全ビットを“１”に
セットして、再び同じ番地へ格納する命令である。
Ｔ ＡＮＤ ＳＥＴ命令（Ｊｕｌ、ＴＳ命令と表わす
）を使用する。１この命令は、メモリ上の任意の番地の
Ｉ Ｂｙｔｅのデータを読み出し、もっとも左のビット
が”Ｏ”か１１”かを調べ、その後全ビットを“１”に
セットして、再び同じ番地へ格納する命令である。
このＴＳ命令を用いて、上記した排他制御用のフラグを
調べ、それが０″のとき“１″を書き込むことにより、
ＣＰＵ間の排他制御が可能となる。
調べ、それが０″のとき“１″を書き込むことにより、
ＣＰＵ間の排他制御が可能となる。
しかし、この′ｒＳ命令を用いて排他制御を行う場合、
ＴＳ命令を実行してまず左端にフラグを含むｌ Ｂｙｔ
ｅのデータを読み出してから、全て”１″のデータを格
納するまでの間、そのデータに対して他のＣＰＵからの
アクセスを禁止しなければならない。このため、従来の
確認応答方式の非同期共通ハスヲ用いるマルチプロセシ
ングシステムでは、このようなＬＯＣＫ付命令を実行す
る際、命令実行終了までそのＣＰＵにバスを専有させて
いた。すなわちフラグデータを読み出してから、全″１
”データを書き込むまでの間、バスをビジ状態とし、他
のＣＰＵを含む全ての装置にバスの使用を禁止して９間
接的にメモリアクセスを不能にする方法がとられていた
。
ＴＳ命令を実行してまず左端にフラグを含むｌ Ｂｙｔ
ｅのデータを読み出してから、全て”１″のデータを格
納するまでの間、そのデータに対して他のＣＰＵからの
アクセスを禁止しなければならない。このため、従来の
確認応答方式の非同期共通ハスヲ用いるマルチプロセシ
ングシステムでは、このようなＬＯＣＫ付命令を実行す
る際、命令実行終了までそのＣＰＵにバスを専有させて
いた。すなわちフラグデータを読み出してから、全″１
”データを書き込むまでの間、バスをビジ状態とし、他
のＣＰＵを含む全ての装置にバスの使用を禁止して９間
接的にメモリアクセスを不能にする方法がとられていた
。
上記の方法は、制御が簡単である半面、他の装置は全面
的にバスを使用できなくなるため、バスの使用効率が低
下することになる。ＴＳ命令のような簡単なＬＯＣＫ付
命令の場合には、実行時間が短いため、効率低下は比較
的小さくて済むが。
的にバスを使用できなくなるため、バスの使用効率が低
下することになる。ＴＳ命令のような簡単なＬＯＣＫ付
命令の場合には、実行時間が短いため、効率低下は比較
的小さくて済むが。
複雑な処理を行５ ＬＯＣＫ付命令では、その効率低下
が無視できない問題となる。
が無視できない問題となる。
本発明の目的は、応答確認方式の非同期共通バスヲ用い
るマルチプロセシングシステムにおいて。
るマルチプロセシングシステムにおいて。
ＬＯＣＫ付命令の実行の際忙非同期共通バスを専有する
必要のないＬＯＣＫ制御方式を提供することにあり、そ
のため本発明では、あるＣＰＵがメモリのある領域をロ
ックしているときでも、他のＣＰＵあるいはＩ１０装置
は、共通バスを使用してロックされていない異なるメモ
リ領域へのアクセスを許可されるようにし、そして同一
メモリ領域に対してアクセスが競合した場合にのみ、メ
モリがＷＡ Ｉ Ｔ信号と呼ぶ制御信号で各装置へ通知
して、メモリアクセスを禁止することにより、共有バス
の使用効率の低下を防いでいる。
必要のないＬＯＣＫ制御方式を提供することにあり、そ
のため本発明では、あるＣＰＵがメモリのある領域をロ
ックしているときでも、他のＣＰＵあるいはＩ１０装置
は、共通バスを使用してロックされていない異なるメモ
リ領域へのアクセスを許可されるようにし、そして同一
メモリ領域に対してアクセスが競合した場合にのみ、メ
モリがＷＡ Ｉ Ｔ信号と呼ぶ制御信号で各装置へ通知
して、メモリアクセスを禁止することにより、共有バス
の使用効率の低下を防いでいる。
本発明の構成は、それにより、複数のＣＰＵと。
メそり装置と、１１０装置とが確認応答方式の非同期共
通バスを介して結合されたマルチプロセシングシステム
において、上記各装置間の共通バスにＷＡ Ｉ Ｔ信号
線を設け、ＣＰＵの１つがメモリ装置のあるメモリ領域
についてＬＯＣＫをかけているとき、他のＣＰＵまたは
１／６装置がら該メモリ領域に対してメモリアクセス要
求があった場合に、メモリ装置は上記ＷＡ Ｉ Ｔ信号
をオンにし。
通バスを介して結合されたマルチプロセシングシステム
において、上記各装置間の共通バスにＷＡ Ｉ Ｔ信号
線を設け、ＣＰＵの１つがメモリ装置のあるメモリ領域
についてＬＯＣＫをかけているとき、他のＣＰＵまたは
１／６装置がら該メモリ領域に対してメモリアクセス要
求があった場合に、メモリ装置は上記ＷＡ Ｉ Ｔ信号
をオンにし。
それにより上記メモリアクセス要求元は該ＷＡ Ｉ ’
Ｉ’信号のオンを検出してメモリアクセスのためのシー
ケンス制御を凍結するとともに非同期共通バスを開放し
、他方上記メモリ領域にＬ）０−ＣＫをがけているＣＰ
ＵのみはＷＡＩ’ｆ’信号のオンを検出すると非同期共
通バスを使用してメモリアクセスを実行し、そして該Ｃ
ＰＵが上記ｎツクを解除したとき、メモリ装置はＷＡＩ
Ｔ信号をオフにし、続いて他のメモリアクセス要求の処
理を行なうことを特徴としている。
Ｉ’信号のオンを検出してメモリアクセスのためのシー
ケンス制御を凍結するとともに非同期共通バスを開放し
、他方上記メモリ領域にＬ）０−ＣＫをがけているＣＰ
ＵのみはＷＡＩ’ｆ’信号のオンを検出すると非同期共
通バスを使用してメモリアクセスを実行し、そして該Ｃ
ＰＵが上記ｎツクを解除したとき、メモリ装置はＷＡＩ
Ｔ信号をオフにし、続いて他のメモリアクセス要求の処
理を行なうことを特徴としている。
以下に９本発明の詳細を実施例にしたがって説明する。
はじめに、第１図を再び参照して実施例の概要を述べる
。前述したように、非同期共通バス７は。
。前述したように、非同期共通バス７は。
アドレス線、データ線および制御線等で構成されるが、
従来の制御線は、さらにバス支配権制御のための信号、
データ転送制御のための信号、読み出し／書き込み識別
信号等の制御線で構成されている。本発明によれば、こ
の制御線に新たにＷλＩＴ信号線が追加される。
従来の制御線は、さらにバス支配権制御のための信号、
データ転送制御のための信号、読み出し／書き込み識別
信号等の制御線で構成されている。本発明によれば、こ
の制御線に新たにＷλＩＴ信号線が追加される。
たとえば、ＣＰＵ−０がメモリの領域ＡについてＴＳ命
令を実行するため、まずメモリに対し、領域ＡへのＬ
ＯＣ’に付読み出しリクエストを発信したものとする。
令を実行するため、まずメモリに対し、領域ＡへのＬ
ＯＣ’に付読み出しリクエストを発信したものとする。
これにより、領域ＡからＣＰＵ−０へ７ラグデータが読
み出された後、メモリはそのアドレスを保持し、共通バ
スは解放される。
み出された後、メモリはそのアドレスを保持し、共通バ
スは解放される。
エストが発信される。
メモリは、このメモリアクセスリクエストのアクセス先
アドレスを、保持している領域へのアドレスと比較し、
不一致であればそのメモリアクセスリクエストを受付け
て実行する。
アドレスを、保持している領域へのアドレスと比較し、
不一致であればそのメモリアクセスリクエストを受付け
て実行する。
無にかかわらず、かつバス支配権要求シークンスを省略
して、直ちにＬＯＣＫ付書き込みリクエストを発信する
。メモリは、ＬＯＣＫ付書き込みリクエストを受は取る
と、その書き込み゛を実行するとともに、ＷＡＩ’ｌ’
信号を落し、先にセーブしておいたｌ１０−Ｑのリクエ
ストの処理を開始する。
して、直ちにＬＯＣＫ付書き込みリクエストを発信する
。メモリは、ＬＯＣＫ付書き込みリクエストを受は取る
と、その書き込み゛を実行するとともに、ＷＡＩ’ｌ’
信号を落し、先にセーブしておいたｌ１０−Ｑのリクエ
ストの処理を開始する。
ｌ１０−０は、ＷＡＩＴ信号が落ちると、先に落してい
た各制御信号を立上げる。メモリは、ｌ１０−０からの
制御信号を再び受は付け、そのリクエストの処理を終了
する。
た各制御信号を立上げる。メモリは、ｌ１０−０からの
制御信号を再び受は付け、そのリクエストの処理を終了
する。
以後９通常のシーケンスで処理が進められる。
第２図は、メモリアクセスシーケンスを示す。
メモリアクセスシーケンスは、バス支配権獲得シークン
スとデータ転送シーケンスからなる。Ｉｌｏでメモリア
クセス要求が発生すると、リクエスト信号（几Ｑ）をオ
ンにする。バス支配権制御装置は、ＲＱを受けるとアク
ルッジ信号（ＡＣＫ）をオンにし、ＡＣＫ信号を受ける
と几Ｑをオフにするとともにセレクションフィックス信
号（ｓＦｘ）をオンにし、ＳＦＸ信号を受けるとＡＣＫ
をオフにする。ここまでを、バス支配４１！獲得シーケ
ンスという。
スとデータ転送シーケンスからなる。Ｉｌｏでメモリア
クセス要求が発生すると、リクエスト信号（几Ｑ）をオ
ンにする。バス支配権制御装置は、ＲＱを受けるとアク
ルッジ信号（ＡＣＫ）をオンにし、ＡＣＫ信号を受ける
と几Ｑをオフにするとともにセレクションフィックス信
号（ｓＦｘ）をオンにし、ＳＦＸ信号を受けるとＡＣＫ
をオフにする。ここまでを、バス支配４１！獲得シーケ
ンスという。
しを監視し、現在バスを使用している装置がバスを受け
ると、アドレス信号等に従うてメモリアク等すべての信
号をオフにする。ここまでをデータ転送シーケンスとい
い、メモリアクセスシーケンスの完了となる。
ると、アドレス信号等に従うてメモリアク等すべての信
号をオフにする。ここまでをデータ転送シーケンスとい
い、メモリアクセスシーケンスの完了となる。
衣
での間に、ｌ１０−０が同じ領域に対してメモリγクセ
ス要求を出した時の、メモリアクセスシーケンスを示す
。ｌ１０−ＱがＬＯＣＫ領域へアクセス要求を出すと、
メモリはそれを検出して、その要求の処理を保留すると
ともにＷＡ Ｉ ’Ｉ”信号をオンにする。
ス要求を出した時の、メモリアクセスシーケンスを示す
。ｌ１０−ＱがＬＯＣＫ領域へアクセス要求を出すと、
メモリはそれを検出して、その要求の処理を保留すると
ともにＷＡ Ｉ ’Ｉ”信号をオンにする。
ＷＡｉＴ信号を受けると、’１１０−０は、内部のシー
ケンス制御回路（後述）の状態をそのままにし−（、Ｃ
ＴＲＬ、Ａ、ＤＲ８，ＤＡＴＡ、５ＲＶＩ信号）共通ハ
スへの送出を禁止する。また、内部のシーケンス制御回
路の状態が変化しないようにするため、５ＲＶＯ等の共
通バスからの信号の入力を禁止する。
ケンス制御回路（後述）の状態をそのままにし−（、Ｃ
ＴＲＬ、Ａ、ＤＲ８，ＤＡＴＡ、５ＲＶＩ信号）共通ハ
スへの送出を禁止する。また、内部のシーケンス制御回
路の状態が変化しないようにするため、５ＲＶＯ等の共
通バスからの信号の入力を禁止する。
ＷＡ Ｉ Ｔ信号を検出したＣＰＵ−０は、ＳＬＶＩが
オフになるのを監視する。ＳＬＶＩがオフになると。
オフになるのを監視する。ＳＬＶＩがオフになると。
メモリへＣＴＩ（、’Ｌ、 ＡＤ几Ｓ、ＤＡＴＡを送出
し、−一定時間後Ｓ几ＶＩを送出して、ＵＮＬＯＣＫ付
書き込み付番を送る。
し、−一定時間後Ｓ几ＶＩを送出して、ＵＮＬＯＣＫ付
書き込み付番を送る。
メモリは、ＵＮＬＯＣＫ付書き込み付番の処理が終了す
ると、５ＲＶＯ信号をオンにする。ＣＰＵ−ｆ）はｓ
ｆｔｖｏ信号を受けると５ＲＶＩをオフにする。メモリ
は５ａＶＩがオフになったことによりＳ几■０をオフに
し、ＷＡＩＴ信号をオフにする。
ると、５ＲＶＯ信号をオンにする。ＣＰＵ−ｆ）はｓ
ｆｔｖｏ信号を受けると５ＲＶＩをオフにする。メモリ
は５ａＶＩがオフになったことによりＳ几■０をオフに
し、ＷＡＩＴ信号をオフにする。
■１０−０は、ＷＡＩＴ信号がオフになったことによＩ
Ｉ）、ＣＴＲＬ、ｋＤＲ８，ＤＡ”、Ａ、５ＲＶＩ等ノ
信号ノ送出を再開する。メモリは５）ＬＶＩを受けると
゛。
Ｉ）、ＣＴＲＬ、ｋＤＲ８，ＤＡ”、Ａ、５ＲＶＩ等ノ
信号ノ送出を再開する。メモリは５）ＬＶＩを受けると
゛。
ＣＴ１（Ｌ、ｋＤｉ（ｓ、ＤＡＴＡに従ってメモリアク
セス処理を行い、完了した時点で５ＲＶＯを送出する。
セス処理を行い、完了した時点で５ＲＶＯを送出する。
ｌ１０−０ は、ＳＲ，ＶＯ？ｌｔ６ と５ＲＶＩ を
ｇ−ｔ。メモリは、５ＲＶＩがオフになるとＳ几ｖ６を
オフにする。このようなシークレス制御を行うことによ
り。
ｇ−ｔ。メモリは、５ＲＶＩがオフになるとＳ几ｖ６を
オフにする。このようなシークレス制御を行うことによ
り。
ＬＯＣＫ付読出しとＵＮＬＯＣＫ付書き込み付番に。
他のＣＰ’ＵまたはＩｌｏへバスを解放しても、 Ｌ
ＯＣＫ付命令全命令に終了させることができる。
ＯＣＫ付命令全命令に終了させることができる。
第４図は、 ＶＶＡＩＴ信号がオンになったとき、。
ｌ１０−０ がＣＴＲＬ信号等の送出の’禁止と８１（
、ＶＯ等の入力を禁止するＩ１０装置内の制御回路を示
す９図中、９はバス支配権シーケンス制御回路。
、ＶＯ等の入力を禁止するＩ１０装置内の制御回路を示
す９図中、９はバス支配権シーケンス制御回路。
１０はデータ転送シーケンス制御回路、１１乃牟１６は
ＡＮＤゲートである。鋳線部が２本発明の実施のために
従来のメモリアクセスシーケンス制御回路に付加した回
路であｐ、ＷＡＩＴ信号が゛来６と、ＣＴＲ，Ｌ、ｋＤ
Ｒ，＝８．ＤＡＴＡ、５ＲＶＩ の送出を禁止する、と
ともに５ａｖｏの入力を禁止している。
ＡＮＤゲートである。鋳線部が２本発明の実施のために
従来のメモリアクセスシーケンス制御回路に付加した回
路であｐ、ＷＡＩＴ信号が゛来６と、ＣＴＲ，Ｌ、ｋＤ
Ｒ，＝８．ＤＡＴＡ、５ＲＶＩ の送出を禁止する、と
ともに５ａｖｏの入力を禁止している。
第５図は、ＷＡＩＴ信号がオンになったときＣＰ’Ｕ−
ＯがＵＮＬＯＣＫ付書き込み付番エストのデータ転送シ
ーケンスを開始する°ためのＣＰＵ内制御回路を示す。
ＯがＵＮＬＯＣＫ付書き込み付番エストのデータ転送シ
ーケンスを開始する°ためのＣＰＵ内制御回路を示す。
図中、１７はバス支配権シーケンス制御回路、１８はデ
＝り転送シーケンス制御回路。
＝り転送シーケンス制御回路。
１９乃至２６はＡＮＤゲート、２７はＯＲゲートである
。斜線部が９本発明の実施のために従来のメモリアクセ
スシーケンス制御回路に付加された回路である。
。斜線部が９本発明の実施のために従来のメモリアクセ
スシーケンス制御回路に付加された回路である。
ＷＡ Ｉ Ｔ信号が来たとぎ、ＬＯＣＫリクエストを出
していないＣＰＵは、ＣＴ）ＬＬ、ｋＤＲ８，ＤＡＴＡ
。
していないＣＰＵは、ＣＴ）ＬＬ、ｋＤＲ８，ＤＡＴＡ
。
５ＲＶＩの送出を禁止するとともに、８ＲＶＯの入力を
禁止する。ＷＡ工Ｔ信号が来たとき、ＬＯＣＫリクエス
トをだしているＣＰＵは、、ＣＴＲＬ、ＡＤ几Ｓ。
禁止する。ＷＡ工Ｔ信号が来たとき、ＬＯＣＫリクエス
トをだしているＣＰＵは、、ＣＴＲＬ、ＡＤ几Ｓ。
ＢｈｒＡ、５ａｖｘ信号送出の禁止を行わず、また５Ｒ
ＶＯ信号入力の禁止も行わない。またＵ Ｎ ＬＯＣＫ
付番き込み要求を出すため、データ転送シーケンス制御
回路・を起動し、該リクエストをメモリへ送ち。
ＶＯ信号入力の禁止も行わない。またＵ Ｎ ＬＯＣＫ
付番き込み要求を出すため、データ転送シーケンス制御
回路・を起動し、該リクエストをメモリへ送ち。
第６図は、メモリのＷＡ Ｉ Ｔ信号制御回路を示す。
同図において、２８はメモリアクセス制゛御回路、・２
９乃至３−４はＡＮＩ）ゲート、３５はＯＲゲート。
９乃至３−４はＡＮＩ）ゲート、３５はＯＲゲート。
３６はインバータＩＮＶ、３７乃至３９はセットリセッ
トラッチＳＲ，４ｏは遅延素子、４１はレジスタＲＥＧ
、４２は比較回路’ＣＯ，Ｍ Ｐである。
トラッチＳＲ，４ｏは遅延素子、４１はレジスタＲＥＧ
、４２は比較回路’ＣＯ，Ｍ Ｐである。
ＣＰＵ−０からロック付読み出しリクエストがくるとＡ
ＮＤ ２９により検出され、ＬＯＣＫ中であることを示
す８ Ｒ３，’／がセットされる。この時同時にＬＯＣ
Ｋを行うアドレスがＲＥＧｇ７にセットされる。またセ
ットされたアト−レスを保持するため。
ＮＤ ２９により検出され、ＬＯＣＫ中であることを示
す８ Ｒ３，’／がセットされる。この時同時にＬＯＣ
Ｋを行うアドレスがＲＥＧｇ７にセットされる。またセ
ットされたアト−レスを保持するため。
５Ｒ３７め出力により、ｕｗＧ４１のクロック入力がＡ
ＮＤ ３１を介して禁止される。次に、Ｉ／６から同じ
アドレ・スヘメモリアクセス要求がくると。
ＮＤ ３１を介して禁止される。次に、Ｉ／６から同じ
アドレ・スヘメモリアクセス要求がくると。
比較回路ＣＯＭＰ ４２．は、ロック中のアドレスとの
一致を検出し、ＡＮＤ２９および０１ｔ３５を介して。
一致を検出し、ＡＮＤ２９および０１ｔ３５を介して。
メモリアクセス制御回路２８へメモリアクセスの禁止信
号を送り、同時にＳＲ３ｇをセットして。
号を送り、同時にＳＲ３ｇをセットして。
ＷＡ Ｉ Ｔ信号を出力させる。
ＷＡ Ｉ Ｔ信号を受けた■／６は、共通バスへの信号
出力を禁止し、またｃｐｏ−ｏは、ＵＮＬＯＣＫ付書き
込み付番をメモリへ送る。メモリは、それをｋＮＤ ３
０で検出することにより５Ｒ３７なリセットする。また
ＵＮＬＯＣＫ付書き込み付番の処理中であることを示す
ＳＲ’３Ｂをセットする。
出力を禁止し、またｃｐｏ−ｏは、ＵＮＬＯＣＫ付書き
込み付番をメモリへ送る。メモリは、それをｋＮＤ ３
０で検出することにより５Ｒ３７なリセットする。また
ＵＮＬＯＣＫ付書き込み付番の処理中であることを示す
ＳＲ’３Ｂをセットする。
処理が終了してＳ几■６信号がオフになると。
５ａａｓがリセットされる。５Ｒ３８のＱ出力の立下り
をＤ４０．ＡＮＤ３４によ’）検出り、５Ｒ３９をリセ
ットし、ＷＡＩ’ｒ信号をオフにする。
をＤ４０．ＡＮＤ３４によ’）検出り、５Ｒ３９をリセ
ットし、ＷＡＩ’ｒ信号をオフにする。
ＷＡ Ｉ Ｔ信号がオフになると、ｌ１０−Ｑは、先の
中断された要求の信号の送出を再開し、メモリは通常の
シーケンスで処理を終了する。
中断された要求の信号の送出を再開し、メモリは通常の
シーケンスで処理を終了する。
ＡＮＤ３２は、ロック中に他のＣＰ ’Ｕがらロック要
求がきた時、２つ以上のロックを受は付けられないので
、後のロック付読み出し要求の処理を凍結するために、
ＷＡＩＴ信号をオンにするたあの回路である。
求がきた時、２つ以上のロックを受は付けられないので
、後のロック付読み出し要求の処理を凍結するために、
ＷＡＩＴ信号をオンにするたあの回路である。
以上述べたように１本発明によれば、非同期共通ハスヲ
用イルマルチプロセシングシステムＶＣオいて、排他制
御のためのＬＯＣＫ付自令の実行に際して、共通バスが
該命令の発行元ＣＰＵによって専有される時間が減少さ
れるので、システム処理効率が改善される。
用イルマルチプロセシングシステムＶＣオいて、排他制
御のためのＬＯＣＫ付自令の実行に際して、共通バスが
該命令の発行元ＣＰＵによって専有される時間が減少さ
れるので、システム処理効率が改善される。
第１図は本発明対象のマルチプロセシングシステムの１
構成例を示す図、第２図は本発明実施例のメモリアクセ
スシーケンス図、第３図は動作例を説明するためのメモ
リアクセスシーケンス図。 第４図はＩ１０装置内の制御回路図、第５図はＣＰＵ内
の制御回路図、第６図はメモリ内の制御回路図である。 図中、１および２はＣＰＵ、３はメモリ、４乃至６はＩ
１０装置、７は共通バス、８はバス支配権制御装置、Ｒ
Ｑはリクエスト信号、ＡＣＫはアクノリッジ信号、ｓＦ
ｘはセレクションフィックス信号、ＢＵＳＹはビジ信号
、ＣＴＲＬはコントロール信号、ＡＩ）Ｒ８はアドレス
信号、ＤＡＴＡはデータ信号、ｓｔもＶｉはサービスイ
ン信号、５ＲＶＯはサービスアウト信号を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） す １ 図 才 ２ 図
構成例を示す図、第２図は本発明実施例のメモリアクセ
スシーケンス図、第３図は動作例を説明するためのメモ
リアクセスシーケンス図。 第４図はＩ１０装置内の制御回路図、第５図はＣＰＵ内
の制御回路図、第６図はメモリ内の制御回路図である。 図中、１および２はＣＰＵ、３はメモリ、４乃至６はＩ
１０装置、７は共通バス、８はバス支配権制御装置、Ｒ
Ｑはリクエスト信号、ＡＣＫはアクノリッジ信号、ｓＦ
ｘはセレクションフィックス信号、ＢＵＳＹはビジ信号
、ＣＴＲＬはコントロール信号、ＡＩ）Ｒ８はアドレス
信号、ＤＡＴＡはデータ信号、ｓｔもＶｉはサービスイ
ン信号、５ＲＶＯはサービスアウト信号を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） す １ 図 才 ２ 図
Claims (1)
- 複数のＣＰＵと、メモリ装置と、工１０装置とが確認応
答方式の非同期共通バスを介して結合さレタマルチプロ
セシングシステムにおいて、上記各装置間の共通バスに
ＷＡ Ｉ Ｔ信号線を設け、ＣＰＵの１つがメモリ装置
のあるメモリ領域についてＬＯＣＫをかけているとき、
他のＣＰＵまたはＩ１０装置から該メモリ領域に対して
メモリアクセス要求があった場合に、メモリ装置は上記
ＷＡＩＴ信号をオンにし、それにより上記メモリアクセ
ス要求元は該ＷＡ Ｉ ’Ｉ’信号のオンを検出してメ
モリアクセスのためのシーケンス制御を凍結スるととも
に非同期共通バスを開放し、他方上記メモリ領域にＬＯ
ＣＫをかけているＣＰＵのみはＷＡＩＴ信号のオンを検
出すると非同期共通バスを使用してメモリアクセスを実
行し、そして該ＣＰＵが上記ロックを解除したとき、メ
モリ装置はＷＡＩＴ信号をオフにし、続いて他のメモリ
アクセス要求の処理を行なうことを特徴とする非同期共
通バスにおけるＬＯＣＫ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4578583A JPS59172029A (ja) | 1983-03-18 | 1983-03-18 | 非同期共通バスにおけるｌｏｃｋ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4578583A JPS59172029A (ja) | 1983-03-18 | 1983-03-18 | 非同期共通バスにおけるｌｏｃｋ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172029A true JPS59172029A (ja) | 1984-09-28 |
Family
ID=12728930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4578583A Pending JPS59172029A (ja) | 1983-03-18 | 1983-03-18 | 非同期共通バスにおけるｌｏｃｋ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109164A (ja) * | 1984-10-31 | 1986-05-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バス制御方法 |
| JPH01297760A (ja) * | 1988-05-26 | 1989-11-30 | Hitachi Ltd | タスク制御方式及びオンライン・トランザクション・システム |
-
1983
- 1983-03-18 JP JP4578583A patent/JPS59172029A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109164A (ja) * | 1984-10-31 | 1986-05-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バス制御方法 |
| JPH01297760A (ja) * | 1988-05-26 | 1989-11-30 | Hitachi Ltd | タスク制御方式及びオンライン・トランザクション・システム |
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