JPS62297962A - メモリの共通領域アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （［要〕 本発明は、プロセ・２す間の排他制御情報を記憶してな
るメモリを高速転送バスと低速転送バスとの２種類から
なるバスでアクセスする際に、低速転送バスの占有許可
を得て、高速転送バスの占有要求を行い、高速転送バス
の占有時間を短縮し、メモリアクセスの効率化をはかる
。

〔産業上の利用分野〕

本発明は、メモリの共通領域アクセス制御方式に係り、
特に２種類の転送速度を有するバスでメモリをアクセス
する際のメモリ共通領域アクセス制御方式に関する。

情報処理の分野でメモリが共通に複数のプロセッサにて
アクセスされている。プロセッサが密結合されたマルチ
プロセッサ・システムにおいては、成るプロセッサが所
定共通領域を７クセスしている時に、他のプロセッサ或
いは他の装胃が同一共通領域をアクセスしないように、
アクセスの許可／禁止を示す排他制御情報を各共通領域
に対応してメモリ等に設けている。プロセッサ或いは装
置が共通領域をアクセスする際に、この排他制御情報の
状態を見てアクセスをしている。

〔従来の技術〕

従来、上記した共通領域を有するメモリのアクセス時間
を短縮する方法として、メモリアクセスを速くすること
と、メモリアクセス時間にバス占有時間をできるだけ近
ずける方法とがある。前者は、メモリ素子の技術開発で
成し遂げられ、後者はメモリをアクセスするのに高速転
送バスを用い、メモリ程高速性を要求しない場合には低
速転送バスを用いることによってなされている。

従来のデータ処理システムは第４図に示すように構成さ
れている。排他制御情報群１−１を有するメモリ１は、
高速転送バス２を介して、プロセッサ３−１〜３−ｍと
接続され、プロセッサ３−ｉ　〜３−ｍは、低速転送バ
ス４を介してプロセッサ５−１〜５−ｎ　（例えば、入
出力制御装置）と接続されている。

システムには、バス占有要求調整回路？−１，Ｔ〜２が
・設けてあり、それぞれのバス占有要求調整回路７−１
と７−２は、バスを要求する装置の優先度を決定する。

高速転送バス２のバス占有要求調整回路７−１は、各プ
ロセッサによるバス占有期間を、各プロセッサが実際に
メモリをアクセスしている期間のみとすることによりバ
スの高速化を実現している。

従って、例えばプロセッサ３−２がメモリ１の共通領域
をアクセスする際の、他のプロセッサ３−１゜３−２〜
３−　との排他制御を実現するために次の方法を用いる
。排他制御情報は説明を分りやすくするため１ビツト構
成とし、そのビットが、°１゛　の時、メモリ共通領域
を他のプロセッサが使用中であり、“０゛の時メモリ共
通領域を他のプロセッサが使用中でないとする。

プロセッサ３−２は共通領域をアクセスするに先立ち、
上記排他制御情報を調べるための専用の命令即ち、一般
に「テスト・アンド・セット命令」と呼ばれている命令
を実行する。この命令は、１回のメモリアクセスで上記
した排他制卸情報を読み取り、同時にその排他制御情報
領域に°１゛をセットする命令である。プロセッサ３−
２による排他制御情報アクセスの状態を第５図を用いて
説明する。この命令は、第５図偽）に示すように１回の
メモリアクセス期間（アクセスサイクル）行われるため
、その期間中プロセッサ３−２は高速転送バス２を第５
図（ａ）に示すように占有している。このため、プロセ
ッサ３−２が第５図（Ｃ１のように排他制御情報を読み
取ってから、第５図（ｄ）に示すように“ｌ゛をライト
するまでの間に他のプロセッサが同一の排他制御情報を
読み取ることはできず、第５図（ａ）に示すようにプロ
セッサ３−２は高速転送バス２を占有する。

勿論、プロセッサ３−２は読み取った排他制卸情報が°
０゛ならば、共通領域のアクセスを開始でき、上記した
ようにプロセッサ３−２が、排他制御情報＠域に“ｌ゛
をライトすると、他のプロセッサは同共通領域を以後ア
クセスできない。プロセッサ３−２は同共通領域への一
連のアクセスが終了すると、排他制御情報領域に０゛を
ライトして、共通領域を他のプロセッサに開放する。

若し、プロセッサ３−２は、「テスト・アンド・セント
命令」で読み取った排他制御情報が既に°１゛となって
いたならば、共通領域はすでに他のプロセッサにより使
用中であることがわかり、プロセッサ３−２は例えば、
一定時間後に再びテスト・アンド・セット命令を実行し
、他のプロセッサによる共通領域の使用が終了して排他
制御情報が°０゛となっているかどうか調べる。このよ
うにしてプロセッサ３−１〜３−ｖａのメモリ共通領域
アクセスの際の排他制御は実現できる。

これに対して、プロセッサ５−１〜５−ｎが要求する低
速転送バス４の優先度を調整するバス占有要求調整回路
７−２は、各プロセッサ５−１〜５−ｎがいったん低速
転送バス４を占有すると、所定の一連のアクセスが終了
しない限りバスを開放しないことを許している。

プロセッサ５−１による排他制御情報アクセスの状態を
第６図を用いて説明する。例えばプロセッサ５−１が共
通領域をアクセスするに先立ち、前記排他制御情報を読
み取るために、第６図（ａ）に示すように、まず低速転
送バスを占有する。その後、排他制御情報を読み取るメ
モリアクセスサイクル（第６図（Ｃ））の時のみ第６図
（ｂ）に示すように高速転送バスを占有し、バス結合回
路８を経由してプロセッサ５−１内に排他制御情報を取
り込む。

プロセッサ５−１は低速転送バス４は引続き占有してお
り、第６図ｆｄ）に示すようにリードアクセスをして、
排他制御情報が０′であったならば、再びバス結合回路
８を経由して、第６図（ｅ）に示すように排他制御情報
領域に１′をライトする。この場合も、メモリに実際に
ライトするサイクルのみ第６図（ｂ）に示すように高速
転送バスを占有する。

その後、プロセッサ５−１は共通領域をアクセスする。

排他制御情報領域に°１”をライトした後は、一旦低速
転送バス４を開放してもよい。

この方式により、プロセッサ５−１ガ排他制御情報を読
んで、°１°をライトするまでの間に、プロセッサ５−
１がこの期間中低速転送バス４を占有し続けているため
、他のプロセッサ５−２〜５−ｎが同じ排他制御情報を
読んでしまうことは防げる。

従って、プロセッサ５−１〜５−ｎの間のメモリ共通領
域アクセスの際の排他制御は実現できる。

〔発明が解決しようとする問題点〕

上記した従来のメモリの共通領域アクセス制御方式は、
プロセッサ３−１〜３−ｒｍ間の排他制御とプロセッサ
５−１〜５−ｎ間の排他制御のそれぞれの間にて可能で
あった。従って、従来の方式では、例えば、プロセッサ
３−２とプロセッサ５−１間で、共通領域を設けて排他
制御を行うことは不可能であった。

この状態を第７図を用いて説明する。プロセッサ５−１
が排他制御情報をバス結合回路８を経由して第７図（ｂ
）に示すように高速転送バスを一時占有して排他制御情
報を読み取った後、排他制御情報゛１′　をライトする
間に、第７図（ｄ）に示すようにプロセッサ３−２がテ
スト・アンド・セント命令によって、高速転送バス占有
して同じ排他制御情報を第７図（ｅ）のように読み取っ
て１″をライトしてしまう可能性がある。

プロセッサ３−２は、読み取４た排他制御情報がその時
点では０°なので、プロセッサ３−２は共通領域を使用
可能と判断してしまう、同時にプロセッサ５−１も、読
み取った排他制御情報が°０”なので、共通領域を使用
可能と判断し、この結果両方のプロセッサ３−２．５−
１が同時に共通領域を使用してしまい、共通領域の排他
制御が不可能となると云う問題がある。

本発明は、以上のような従来の状況から、メモリの共通
領域をアクセスするのに適したメモリの共通領域アクセ
ス制御方式の提供を目的とするものである。

〔問題点を解決するための手段〕

本発明では、第１図の原理図に示すように、メモリ１に
高速転送バス２を介して接続され、プロセッサ５−１〜
５−ｎと低速転送バス４を介して接続されてなるプロセ
ッサ３−ｉ〜３−＋ａど、プロセッサ３−ｉ〜３−＋１
に内在され制御手段として動作する制御回路６−ｉ〜６
−ｍと、排他制御情報を記録しているメモリ１と、高速
転送バス２の占有要求を調整するバス要求調整回路７−
１と、低速転送バス４の占有要求を調整するバス占有要
求調整回路７−２とで構成している。

〔作用〕

プロセッサ３−ｉ〜３−ｍが、メモリ１の排他制御情報
をアクセスする場合に、それぞれ制御回路６−１〜６−
ｍを作動し、制御回路例えば３−ｉがバス占有要求調整
回路７−２に低速転送ハスのバス占有要求を出力し、占
有の許可が得られると、バス占有要求調整回路７−１に
高速転送バスの占有要求を出力して、排他制御を可能に
する。

〔実施例〕

第２図は、本発明を適用した実施例の回路図であり、第
３図のタイムチャートを参照しながら、以下説明をする
。プロセッサ３−個がメモリ１の共通領域をアクセスし
ようとすると、ＣＰｔ１３０−ｍは、テスト・アンド・
セット命令を実行する。この！き、制御回路６〜ｍに第
３図に示すようにバス要求信号ＢＲＱとテスト・アンド
・セット命令であることを示すＬＯＣＫ信号を送出する
。

以下説明は総ての信号は論理゛ｌ゛　で出力されるとす
る。この両信号ＢＲＱ、ＬＯＣＫは、バス占有要求調整
回路７−１にバス占有要求信号ＢＲＱＢが出力されてな
いことを示す信号とともに、アンド回路１１−１に入力
される。したがって、アンド回路１１−１は上記状態と
なると論理°１′を出力しオア回路１２−１を経てバス
占有要求信号ＢＲＱＡをバス占有要求調整回路７−２に
送る。バス占有要求調整回路７−２は、バス使用を許可
する場合に、許可信号ＢＧＡを出力する。

この許可信号ＢＧＭは、制御回路ＯＦＦ回路１０−２と
ＦＦ回路１０−３とに入力される。ＦＦ回路１０−３は
その出力端Ｑを論理“１”としてビジィ信号ＢＳＹへを
出力する。−万ＦＦ回路１０−２はＱ端子に論理゛１゛
　を出力し、Ｑ端子を論理゛０°とする。ｉ端子の論理
°０°は、アンド回路１１−１に入力され、オア回路１
２−１の信号ＢＲＱＡを取り消す。

ＦＦ回路１０−２のＱ端子の論理Ｉｌ＋　は、アンド回
路１１−４に入力される。アンド回路１１−４の他人力
は、バス要求信号ＢＲＱとＬＯＣＫ信号が論理°１゛　
であること即ち、バス要求中でＬＯ（Ｊ状態であること
を検出するアンド回路１１−３に入力される。結果アン
ド回路１１−４は上記した論理°１゛　が成立した際に
、論理“１”を出力し、オア回路１２−３を介してバス
占有要求信号ＢＲＱＢをバス占有要求調整回路７−１に
送る。

バス占有要求調整回路７−１が許可信号ＢＧＢを出力す
ると、ＦＦ回路１０−２はクリヤされてバス占有要求信
号ＢＲＱＢを取り消す。さらに、許可信号ＢＧＢはＦＦ
回路１０−１のＱ端子を論理′１′　としてビジィ信号
ＢＳＹＢをバス占有要求調整回路７−１に送り込む。こ
の状態でプロセッサ３−ｒａは、メモリ１の排他制御情
報領域をアクセスし排他制御情報をリード、共通領域を
使用中であることを示す値°１゛をライト（ＭＡＣＣ）
する。

アンド回路１１−２は、ｔｌＮＬＯｃＫ状態で？ｔＡＣ
Ｃ状態、部ち、テスト・アンド・セット命令でな（てメ
モリ１をリード、ライトする場合にＦＦ回路１０−１の
ビジー信号ＲＳＹＢの出力を禁止するとともに、オア回
路１２−２を介してＦＦ回路ｌ０−３のビジー信号ＢＳ
ＹＡの出力を禁止する。

上記説明に用いられた、オア回路１２−１．１２−２．
１２−３の他端入力は、本発明と別個にバスを要求する
装置から入力される信号を他信号と記入している。

上記したメモリの共通領域のアクセス制御は、プロセッ
サ３−ｍにて説明を行ったが、他のプロセッサにても同
等支障されるものでないことは云うまでもない。

〔効果〕

以上の説明から明らかなように、本発明によれば、メモ
リの共通領域をアクセスするのに、高速転送バスに接続
されるプロセッサは、１度低速転送パスを占有すること
によって、低速転送ハスに接続されるプロセッサによる
排他制御情報の誤リードを防ぎ、上記のように異なる転
送バスに接続されるプロセッサがメモリの共通領域をア
クセスする場合にきわめて、有効な効果を奏する。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明を適用した実施例の回路図、第３図は本
発明による信号のタイムチャート、第４図は従来のデー
タ処理システムの構成図、第５図は従来のプロセッサ３
−２の排他制御情報アクセス状態を示すタイムチャート
、 第６図は従来のプロセッサ５−１の排他制御情報アクセ
ス状態を示すタイムチャート、 第７図は従来方式のプロセッサ３−２．５−１の排他制
御情報アクセスの重なった場合のタイムチャートである
。 図において、１はメモリ、２は高速転送バス、３−１〜
３−ｍと５−１〜５−ｎはプロセッサ、４は低速転送バ
ス、６−ｉ〜６−ｍは制御手段を示す。 滓４ト萌シフ豪理フ・ロッフ目 第１図 ２ト≠卦五虐トヒＪ脣４しＲス乙沃に例ηと〕路乙ゴ第
２図 ４リシセ珂＜Ｊ３４言号つフイムチャート第３図 第４図 第　５　図 第６図

Claims (1)

【特許請求の範囲】
1. プロセッサ間の排他制御情報を記憶してなるメモリ（１
   ）と該メモリ（１）と高速転送バス（２）を介して接続
   されてなる複数のプロセッサ（３−１〜３−ｍ）と、前
   記メモリ（１）と前記高速転送バス（２）及び低速転送
   バス（４）を介して接続されてなる複数のプロセッサ（
   ５−１〜５−ｎ）からなるシステム構成において、前記
   高速転送バス（２）に接続されたプロセッサ（３−ｉ〜
   ３−ｍ）にバス占有要求を制御する制御手段（６−ｉ〜
   ６−ｍ）を備え、前記プロセッサ（３−ｉ〜３−ｍ）が
   前記排他制御情報をアクセスする際に、前記制御手段（
   ６−ｉ〜６−ｍ）が前記低速転送バス占有許可を得て高
   速転送バスの占有要求を出力するよう制御することを特
   徴とするメモリの共通領域アクセス制御方式。