JPS61109167A - マルチμＣＰＵ制御方式 - Google Patents
マルチμＣＰＵ制御方式Info
- Publication number
- JPS61109167A JPS61109167A JP23076784A JP23076784A JPS61109167A JP S61109167 A JPS61109167 A JP S61109167A JP 23076784 A JP23076784 A JP 23076784A JP 23076784 A JP23076784 A JP 23076784A JP S61109167 A JPS61109167 A JP S61109167A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shared memory
- arbitration circuit
- management device
- resource management
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、複数のＩＬＣＰ Ｕ （ｔｔ−Ｃｅｎｔｅｒ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が１つのメモリを
共有するマルチμＣＰＵシステムにおける各μＣＰＵか
ら共有メモリへのアクセス制御方式に関する。
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が１つのメモリを
共有するマルチμＣＰＵシステムにおける各μＣＰＵか
ら共有メモリへのアクセス制御方式に関する。
従来技術
従来のマルチμＣＰＵ制御方式は、第２図に示すように
、複数のＪＬＣＰＵｌ 、１ ’等から１つの共有メモ
リ（共有リソース）４に対するアクセスを制御するため
の調停回路２を備えて、各色ｃＰＵｌ、１’は、それぞ
れ独立に非同期で動作している。そして、相互にデータ
の伝達等のために共有メモリ４へのアクセスが必要な場
合、例えばｔｔｃＰＵｌから共有メモリを使用するだめ
のアクセス信号５は調停回路２に入力され、調停回路２
は、他のすべてのμＣＰＵからのアクセス信号が来てい
ないことを確認してから共有メモリ４に共有リソースア
クセス信号１１を送出する。これにより、＃ＬＣＰＵｌ
のバス９によって共有メモリ４のアドレス信号およびデ
ータの入出力がなされる。
、複数のＪＬＣＰＵｌ 、１ ’等から１つの共有メモ
リ（共有リソース）４に対するアクセスを制御するため
の調停回路２を備えて、各色ｃＰＵｌ、１’は、それぞ
れ独立に非同期で動作している。そして、相互にデータ
の伝達等のために共有メモリ４へのアクセスが必要な場
合、例えばｔｔｃＰＵｌから共有メモリを使用するだめ
のアクセス信号５は調停回路２に入力され、調停回路２
は、他のすべてのμＣＰＵからのアクセス信号が来てい
ないことを確認してから共有メモリ４に共有リソースア
クセス信号１１を送出する。これにより、＃ＬＣＰＵｌ
のバス９によって共有メモリ４のアドレス信号およびデ
ータの入出力がなされる。
しかし、他のμＣＰＵ、例えば、ＣＰＵ１’からのアク
セス信号７が既に来ているときは、調停回路２は、ＣＰ
Ｕ１に対してはウェイト信号６を送出して、μＣＰＵｌ
を待たせる。μＣＰＵＩ′が共有メモリ４ヘアクセスす
るときも同様に、７ＬＣＰＵｌ’と調停回路２でアクセ
ス信号７．ウェイト信号８が授受された後に、μＣＰＵ
ｌ’はバス１０によって共有メモリ４にデータを書込み
又は読出す。
セス信号７が既に来ているときは、調停回路２は、ＣＰ
Ｕ１に対してはウェイト信号６を送出して、μＣＰＵｌ
を待たせる。μＣＰＵＩ′が共有メモリ４ヘアクセスす
るときも同様に、７ＬＣＰＵｌ’と調停回路２でアクセ
ス信号７．ウェイト信号８が授受された後に、μＣＰＵ
ｌ’はバス１０によって共有メモリ４にデータを書込み
又は読出す。
上述の従来方式は、非同期で動作している複数のＩＬｃ
ＰＵから共有メモリへのアクセスを調停回路で調停する
ために、調停回路の回路が非常に複雑であり、また拡張
性および汎用性に欠（するという欠点がある。
ＰＵから共有メモリへのアクセスを調停回路で調停する
ために、調停回路の回路が非常に複雑であり、また拡張
性および汎用性に欠（するという欠点がある。
発明の目、的
本発明の目的は、上述の従来の欠点を解決し、共有メモ
リを使用したマルチμＣＰＵｆＦｊｌＷ方式において、
調停回路等を簡略化し、かつ汎用化されたマルチ＃ＣＰ
Ｕ制御方式を提供することにある。
リを使用したマルチμＣＰＵｆＦｊｌＷ方式において、
調停回路等を簡略化し、かつ汎用化されたマルチ＃ＣＰ
Ｕ制御方式を提供することにある。
発明の構成
本発明のマルチＪＬＣＰＵ制御方式は、複数個のμＣＰ
Ｕに共有される読み書き可能な共有メモリを備えたマル
チ＝ｃＰＵシステムにおいて、前記複数のＪＬＣＰＵの
うちの１個をリソース管理装置とし、他の＝ｃＰＵから
出力された前記共有メモリへのアクセス信号を受信する
と上記リソース管理装置にホールド要求信号を発出し、
上記リソース管理装置からのホールドアクナレッジ信号
を受信すると前記アクセス信号を出力した＝ｃＰＵに対
してバス使用許可信号を送出しかつ前記共有メモリにア
クセス信号を送出する調停回路を備えて、前記リソース
管理装置は、通常は前記共有メモリを占有して処理動作
を行ない、前記調停回路からホールド要求信号を受けた
ときは、ホールド状態として前記共有メモリを開放した
後にホールドアクナレッジ信号を前記調停回路に送出し
、他の芦ＣＰＵは、前記調停回路からのバス使用許可信
号を受けて前記共有メモリに読み書きすることを特徴と
する。
Ｕに共有される読み書き可能な共有メモリを備えたマル
チ＝ｃＰＵシステムにおいて、前記複数のＪＬＣＰＵの
うちの１個をリソース管理装置とし、他の＝ｃＰＵから
出力された前記共有メモリへのアクセス信号を受信する
と上記リソース管理装置にホールド要求信号を発出し、
上記リソース管理装置からのホールドアクナレッジ信号
を受信すると前記アクセス信号を出力した＝ｃＰＵに対
してバス使用許可信号を送出しかつ前記共有メモリにア
クセス信号を送出する調停回路を備えて、前記リソース
管理装置は、通常は前記共有メモリを占有して処理動作
を行ない、前記調停回路からホールド要求信号を受けた
ときは、ホールド状態として前記共有メモリを開放した
後にホールドアクナレッジ信号を前記調停回路に送出し
、他の芦ＣＰＵは、前記調停回路からのバス使用許可信
号を受けて前記共有メモリに読み書きすることを特徴と
する。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、調停回路２に接続された複数のＪＬＣＰＵの
うちの１つをリソース管理装置３として選定し、リソー
ス管理装置３は、常時は共有メモリ４をあたかも占有し
たように動作している。そして、他のμＣＰＵｌ 、１
’等は、共有メモリ４ヘアクセスしようとするときに
は、バス使用要求信号１２を調停回路２に送出する。調
停回路２は、例えば終ＣＰＵＩからのバス使用要求信号
１２を受信すると、リソース管理装置３に対してホール
ド要求信号１４を出力する。リソース管理装置３は、ホ
ールド要求信号！４を受けると、その内部処理を中止し
、共有メモリ４に接続されているバス１０をハイインピ
ーダンスにしてバスを開放した後、ホールドアクナレッ
ジ信号１５を調停回路２に送出する。調停回路２は、リ
ソース管理装置３からのホールドアクナレッジ信号！５
を受信すると、バス使用要求信号１２を発生したμＣＰ
ＵＩに対して、バス使用許可信号１３を送出すると共に
、共有メモリ４に対して共有リソースアクセス信号１１
を出力する。＝ｃｐｕｔはバス使用許可信号１３を受け
ると、共有メモリ４にアクセス可能となり、バス９によ
ってデータの書込み読出しを行なう。
うちの１つをリソース管理装置３として選定し、リソー
ス管理装置３は、常時は共有メモリ４をあたかも占有し
たように動作している。そして、他のμＣＰＵｌ 、１
’等は、共有メモリ４ヘアクセスしようとするときに
は、バス使用要求信号１２を調停回路２に送出する。調
停回路２は、例えば終ＣＰＵＩからのバス使用要求信号
１２を受信すると、リソース管理装置３に対してホール
ド要求信号１４を出力する。リソース管理装置３は、ホ
ールド要求信号！４を受けると、その内部処理を中止し
、共有メモリ４に接続されているバス１０をハイインピ
ーダンスにしてバスを開放した後、ホールドアクナレッ
ジ信号１５を調停回路２に送出する。調停回路２は、リ
ソース管理装置３からのホールドアクナレッジ信号！５
を受信すると、バス使用要求信号１２を発生したμＣＰ
ＵＩに対して、バス使用許可信号１３を送出すると共に
、共有メモリ４に対して共有リソースアクセス信号１１
を出力する。＝ｃｐｕｔはバス使用許可信号１３を受け
ると、共有メモリ４にアクセス可能となり、バス９によ
ってデータの書込み読出しを行なう。
４ＣＰＵ１は、共有メモリ４へのアクセスを終了すると
バス使用要求信号１２の出力を停止し、調停回路２はバ
ス使用許可信号１３およびホールド要求信号１４を停止
する。これによりリソース管理装置３はホールド状態を
解除してデータ処理を再開する。
バス使用要求信号１２の出力を停止し、調停回路２はバ
ス使用許可信号１３およびホールド要求信号１４を停止
する。これによりリソース管理装置３はホールド状態を
解除してデータ処理を再開する。
本実施例の調停回路２は、単にバス使用要求信号１２を
受けて、ホールド要求信号１４を送出し、ホールドアク
ナレッジ信号１５を受けるとバス使用要求信号１２を発
出したμＣＰＵに対してバス使用許可信号１３を送出す
るだけであるから、簡単な回路で実現することができる
。また１、ＣＰＵの増設等に対しても容易に対処するこ
とができ、汎用性がある。、ＣＰＵの数が多くなると、
リソース管理装置３のホールド時間が長くなって、その
データ処理時間が若干長くなることは当然であるが、こ
れはマルチ＃ＣＰＵシステムの宿命であり、止むを得な
いものである。
受けて、ホールド要求信号１４を送出し、ホールドアク
ナレッジ信号１５を受けるとバス使用要求信号１２を発
出したμＣＰＵに対してバス使用許可信号１３を送出す
るだけであるから、簡単な回路で実現することができる
。また１、ＣＰＵの増設等に対しても容易に対処するこ
とができ、汎用性がある。、ＣＰＵの数が多くなると、
リソース管理装置３のホールド時間が長くなって、その
データ処理時間が若干長くなることは当然であるが、こ
れはマルチ＃ＣＰＵシステムの宿命であり、止むを得な
いものである。
発明の効果
以上のように１本発明においては、１つの共有メモリを
共有する複数の＃ＬｃＰＵのうちの１つをリソース管理
装置として選定し１通常はリソース管理装置があたかも
共有メモリを占有したように使用し、他の４ＣＰＵから
前記共有メモリへのアクセスは、当該ＬＣＰＵからバス
使用要求信号を調停回路へ送出し、上記調停回路から前
記リソース管理装置へホールド要求信号を送出してリソ
ース管理装置をホール、ド状態としてから、前記調停回
路からバス使用要求信号を発生したμＣＰＵに対してバ
ス使用許可信号を送出するように構成したから、調停回
路の構成が簡単となり、周辺回路も簡略化できるという
効果がある。また本発明は、マルチ用ＣＰυシステムを
構成するＪＬｃＰＵの数を増加することも容易であり、
汎用性に富む。
共有する複数の＃ＬｃＰＵのうちの１つをリソース管理
装置として選定し１通常はリソース管理装置があたかも
共有メモリを占有したように使用し、他の４ＣＰＵから
前記共有メモリへのアクセスは、当該ＬＣＰＵからバス
使用要求信号を調停回路へ送出し、上記調停回路から前
記リソース管理装置へホールド要求信号を送出してリソ
ース管理装置をホール、ド状態としてから、前記調停回
路からバス使用要求信号を発生したμＣＰＵに対してバ
ス使用許可信号を送出するように構成したから、調停回
路の構成が簡単となり、周辺回路も簡略化できるという
効果がある。また本発明は、マルチ用ＣＰυシステムを
構成するＪＬｃＰＵの数を増加することも容易であり、
汎用性に富む。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のマルチＪＬｃＰＵ制御方式の一例を示すブロック
図である。 図において、１．１’：μＣＰＵ、２：調停回路、３：
リソース管理装置、４：共有メモリ、５．７：アクセス
信号、６．８＝ウ工イト信号、９．１０：／＜ス、１１
：共有リソースアクセス信号、１２：バス使用要求信号
、１３：バス使用許可信号、１４：ホールド要求信号、
１５：ホールドアクナレッジ信号。
従来のマルチＪＬｃＰＵ制御方式の一例を示すブロック
図である。 図において、１．１’：μＣＰＵ、２：調停回路、３：
リソース管理装置、４：共有メモリ、５．７：アクセス
信号、６．８＝ウ工イト信号、９．１０：／＜ス、１１
：共有リソースアクセス信号、１２：バス使用要求信号
、１３：バス使用許可信号、１４：ホールド要求信号、
１５：ホールドアクナレッジ信号。
Claims (1)
- 複数個のμＣＰＵに共有される読み書き可能な共有メモ
リを備えたマルチμＣＰＵシステムにおいて、前記複数
のμＣＰＵのうちの１個をリソース管理装置とし、他の
μＣＰＵから出力された前記共有メモリへのアクセス信
号を受信すると上記リソース管理装置にホールド要求信
号を発出し、上記リソース管理装置からのホールドアク
ナレツジ信号を受信すると前記アクセス信号を出力した
μＣＰＵに対してバス使用許可信号を送出しかつ前記共
有メモリにアクセス信号を送出する調停回路を備えて、
前記リソース管理装置は、通常は前記共有メモリを占有
して処理動作を行ない、前記調停回路からホールド要求
信号を受けたときは、ホールド状態として前記共有メモ
リを開放した後にホールドアクナレツジ信号を前記調停
回路に送出し、他のμＣＰＵは、前記調停回路からのバ
ス使用許可信号を受けて前記共有メモリに読み書きする
ことを特徴とするマルチμＣＰＵ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23076784A JPS61109167A (ja) | 1984-11-01 | 1984-11-01 | マルチμＣＰＵ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23076784A JPS61109167A (ja) | 1984-11-01 | 1984-11-01 | マルチμＣＰＵ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61109167A true JPS61109167A (ja) | 1986-05-27 |
Family
ID=16912940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23076784A Pending JPS61109167A (ja) | 1984-11-01 | 1984-11-01 | マルチμＣＰＵ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109167A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532117A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Bus controlling device |
| JPS56159726A (en) * | 1980-05-12 | 1981-12-09 | Ando Electric Co Ltd | Bus request processor |
-
1984
- 1984-11-01 JP JP23076784A patent/JPS61109167A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532117A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Bus controlling device |
| JPS56159726A (en) * | 1980-05-12 | 1981-12-09 | Ando Electric Co Ltd | Bus request processor |
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