JPH05108460A - メモリ制御方法 - Google Patents
メモリ制御方法Info
- Publication number
- JPH05108460A JPH05108460A JP29519291A JP29519291A JPH05108460A JP H05108460 A JPH05108460 A JP H05108460A JP 29519291 A JP29519291 A JP 29519291A JP 29519291 A JP29519291 A JP 29519291A JP H05108460 A JPH05108460 A JP H05108460A
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- JP
- Japan
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- cpu
- interlock
- memory
- flag
- signal line
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Abstract
(57)【要約】
【目的】 インタロック制御を必要とするＣＰＵ装置の
メモリバスのアクセスのみを抑止することによって、イ
ンタロック制御を必要とせずメモリバスへのアクセスを
妨げないようにしてシステム処理効率を向上させること
のできるメモリ制御方法を提供する。 【構成】メモリ領域が一ＣＰＵ装置からの排他制御を必
要とするメモリアクセス中にあるときには、該状態を示
すフラグを立て、このフラグの立っている期間は他のＣ
ＰＵ装置からの前記メモリバスへのアクセスを抑止す
る。
メモリバスのアクセスのみを抑止することによって、イ
ンタロック制御を必要とせずメモリバスへのアクセスを
妨げないようにしてシステム処理効率を向上させること
のできるメモリ制御方法を提供する。 【構成】メモリ領域が一ＣＰＵ装置からの排他制御を必
要とするメモリアクセス中にあるときには、該状態を示
すフラグを立て、このフラグの立っている期間は他のＣ
ＰＵ装置からの前記メモリバスへのアクセスを抑止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テム構成の情報処理装置におけるメモリ制御方法に関す
る。
テム構成の情報処理装置におけるメモリ制御方法に関す
る。
【０００２】
【従来の技術】マルチタスク処理を実行する情報処理装
置では、複数のタスクが装置内の同一のメモリ領域を同
時に使おうとする競合状態が発生する。このような競合
状態でのメモリ制御方法としてセマフォ・フラグを利用
する方法が広く知られている。
置では、複数のタスクが装置内の同一のメモリ領域を同
時に使おうとする競合状態が発生する。このような競合
状態でのメモリ制御方法としてセマフォ・フラグを利用
する方法が広く知られている。
【０００３】この方法は、例えば任意のメモリ領域が複
数のタスクで共有されて使用される場合に、そのメモリ
領域にそのメモリ領域が「空き」であるのか既に「使用
中」であるのかを表示するフラグ（「セマフォ・フラ
グ」という）を用意しておき、最先に使用要求を出した
タスクが使用を終了するまでの間はこのフラグを「使用
中」として立てておく。そしてこのセマフォ・フラグが
立っている間は、競合する以後のタスクの使用要求は排
除される。
数のタスクで共有されて使用される場合に、そのメモリ
領域にそのメモリ領域が「空き」であるのか既に「使用
中」であるのかを表示するフラグ（「セマフォ・フラ
グ」という）を用意しておき、最先に使用要求を出した
タスクが使用を終了するまでの間はこのフラグを「使用
中」として立てておく。そしてこのセマフォ・フラグが
立っている間は、競合する以後のタスクの使用要求は排
除される。
【０００４】この方法を採用した場合、最先のタスクが
使用要求をメモリ装置に通知してフラグの内容を「空
き」から「使用中」に書き替えるまでのフラグ書替え操
作中は、他のタスクによる同一フラグの書替え操作は禁
止されなければならない。さもなくば、両タスクともそ
のメモリ装置内のメモリ領域が「空き」であると誤認し
てしまうからである。
使用要求をメモリ装置に通知してフラグの内容を「空
き」から「使用中」に書き替えるまでのフラグ書替え操
作中は、他のタスクによる同一フラグの書替え操作は禁
止されなければならない。さもなくば、両タスクともそ
のメモリ装置内のメモリ領域が「空き」であると誤認し
てしまうからである。
【０００５】このような問題は、メモリ制御の対象とな
る情報処理装置がシングルプロセッサシステムであれ
ば、フラグ書替え操作中にタスク切替えを伴う割込みを
禁止すればすむ。しかしマルチプロセッサシステムの場
合には、さらにフラグ書替え操作をも禁止する必要が出
て来る。このようなマルチプロセッサシステム構成の情
報処理装置における従来のメモリ制御方法では、フラグ
書替え操作中にはすべてのメモリバスへのアクセスを抑
止する方法を採用していた。
る情報処理装置がシングルプロセッサシステムであれ
ば、フラグ書替え操作中にタスク切替えを伴う割込みを
禁止すればすむ。しかしマルチプロセッサシステムの場
合には、さらにフラグ書替え操作をも禁止する必要が出
て来る。このようなマルチプロセッサシステム構成の情
報処理装置における従来のメモリ制御方法では、フラグ
書替え操作中にはすべてのメモリバスへのアクセスを抑
止する方法を採用していた。
【０００６】図６は従来のメモリ制御方法を説明するた
めに用いられる情報処理装置の構成を示したものであ
る。図に示されるようにＣＰＵ装置１０，２０がバス線
３０，４０，５０により相互接続された構成となってい
る。バス線３０，４０，５０はそれぞれアドレスデ−タ
線、ステ−タス線およびタグ線を示している。
めに用いられる情報処理装置の構成を示したものであ
る。図に示されるようにＣＰＵ装置１０，２０がバス線
３０，４０，５０により相互接続された構成となってい
る。バス線３０，４０，５０はそれぞれアドレスデ−タ
線、ステ−タス線およびタグ線を示している。
【０００７】アドレスデ−タ線３０はＣＰＵ装置１０，
２０にアクセスする場合のアドレスおよびデ−タの送出
を行う信号線である。ステ−タス線４０はバス線が排他
中であるかどうかを通知するための信号線である。また
タグ線はメモリアクセスの種別を表示するための信号線
で、リ−ド／ライト、排他要求等の各種の命令やリ−ド
応答の通知等に使用される。
２０にアクセスする場合のアドレスおよびデ−タの送出
を行う信号線である。ステ−タス線４０はバス線が排他
中であるかどうかを通知するための信号線である。また
タグ線はメモリアクセスの種別を表示するための信号線
で、リ−ド／ライト、排他要求等の各種の命令やリ−ド
応答の通知等に使用される。
【０００８】このようなシステム構成において、他ＣＰ
Ｕ装置２０による排他要求が無い状態で、自ＣＰＵ装置
１０がインタロック処理を行う際には、この間ステ−タ
ス線４０をビジィ（バス使用中）の状態にして、他ＣＰ
Ｕ装置２０からのバス使用要求を抑止する。自ＣＰＵ装
置１０のインタロック中の処理が終了すると、ステ−タ
ス線４０はノウビジィ（バス空き）の状態にしてバスを
開放する。
Ｕ装置２０による排他要求が無い状態で、自ＣＰＵ装置
１０がインタロック処理を行う際には、この間ステ−タ
ス線４０をビジィ（バス使用中）の状態にして、他ＣＰ
Ｕ装置２０からのバス使用要求を抑止する。自ＣＰＵ装
置１０のインタロック中の処理が終了すると、ステ−タ
ス線４０はノウビジィ（バス空き）の状態にしてバスを
開放する。
【０００９】なお他ＣＰＵ装置２０によって排他動作が
行われている間はステ−タス線４０がビジィの状態にあ
るため、自ＣＰＵ装置１０はバス使用要求が認められな
い。したがってステ−タス線４０がノウビジィになるま
では一切のバスアクセスは抑止される。他装置からのバ
ス使用要求についても同様である。このように従来のメ
モリ制御方法では、メモリアクセスの排他制御が行われ
ている。
行われている間はステ−タス線４０がビジィの状態にあ
るため、自ＣＰＵ装置１０はバス使用要求が認められな
い。したがってステ−タス線４０がノウビジィになるま
では一切のバスアクセスは抑止される。他装置からのバ
ス使用要求についても同様である。このように従来のメ
モリ制御方法では、メモリアクセスの排他制御が行われ
ている。
【００１０】
【発明が解決しようとする課題】しかし従来のメモリ制
御方法では、他のプロセッサからの同一フラグの書替え
操作はインタロックできるが、このためにバス上のすべ
ての通信がインタロックされてしまう。したがって、シ
ステムの処理効率が著しく低下するという問題点があっ
た。
御方法では、他のプロセッサからの同一フラグの書替え
操作はインタロックできるが、このためにバス上のすべ
ての通信がインタロックされてしまう。したがって、シ
ステムの処理効率が著しく低下するという問題点があっ
た。
【００１１】本発明は上述した問題点を解消するために
なされたもので、インタロック制御を必要とするＣＰＵ
装置のメモリバスへのアクセスのみを抑止し、インタロ
ック制御を必要としないメモリバスへのアクセスは妨げ
ないようにしてシステムの処理効率を向上させることの
できるメモリ制御方法を提供することを目的とする。
なされたもので、インタロック制御を必要とするＣＰＵ
装置のメモリバスへのアクセスのみを抑止し、インタロ
ック制御を必要としないメモリバスへのアクセスは妨げ
ないようにしてシステムの処理効率を向上させることの
できるメモリ制御方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のメモリ制御方法
は、共有して使用されるメモリ領域が一のＣＰＵ装置か
らの排他制御を必要とするメモリアクセス中にあるとき
には、該状態を示すフラグをたて、このフラグのたって
いる期間は他のＣＰＵ装置からのメモリバスへのアクセ
スを抑止するようにしたものである。
は、共有して使用されるメモリ領域が一のＣＰＵ装置か
らの排他制御を必要とするメモリアクセス中にあるとき
には、該状態を示すフラグをたて、このフラグのたって
いる期間は他のＣＰＵ装置からのメモリバスへのアクセ
スを抑止するようにしたものである。
【００１３】
【作用】本発明では一ＣＰＵ装置が排他制御を必要とす
るメモリアクセス中であるときには、その状態を示すフ
ラグが立ち、これが他のＣＰＵ装置に通知される。この
通知を受信した他のＣＰＵ装置は排他制御を必要とする
メモリアクセスを抑止する。したがって排他制御を必要
とするＣＰＵ装置のメモリアクセス同士のみを調停する
ことにより排他制御を必要とするＣＰＵ装置のメモリア
クセス中であっても、Ｉ／Ｏ装置のメモリアクセスや排
他制御を必要としない場合におけるＣＰＵ装置のメモリ
アクセスは可能となる。これによりシステムの処理効率
の向上が図れるのである。
るメモリアクセス中であるときには、その状態を示すフ
ラグが立ち、これが他のＣＰＵ装置に通知される。この
通知を受信した他のＣＰＵ装置は排他制御を必要とする
メモリアクセスを抑止する。したがって排他制御を必要
とするＣＰＵ装置のメモリアクセス同士のみを調停する
ことにより排他制御を必要とするＣＰＵ装置のメモリア
クセス中であっても、Ｉ／Ｏ装置のメモリアクセスや排
他制御を必要としない場合におけるＣＰＵ装置のメモリ
アクセスは可能となる。これによりシステムの処理効率
の向上が図れるのである。
【００１４】
【実施例】図１は本発明にかかるメモリ制御方法を実行
する情報処理装置のシステム構成を示したブロック図で
ある。この情報処理装置は２台のプロセッサを備えたマ
ルチタスク処理を実行するもので、それぞれのプロセッ
サはＣＰＵ装置１，２内に内蔵されている。またインタ
ロック回路３，４がそれぞれのＣＰＵ装置１，２内に設
けられており、後述するようにこのインタロック回路
３，４がＣＰＵ装置１，２のメモリ領域が排他制御を必
要とするメモリアクセス中であるかどうかの状態を示す
フラグを立て、これを他のＣＰＵ装置に伝えるように動
作する。５，６はＣＰＵ装置１，２内に設けられた中央
処理ユニットである。
する情報処理装置のシステム構成を示したブロック図で
ある。この情報処理装置は２台のプロセッサを備えたマ
ルチタスク処理を実行するもので、それぞれのプロセッ
サはＣＰＵ装置１，２内に内蔵されている。またインタ
ロック回路３，４がそれぞれのＣＰＵ装置１，２内に設
けられており、後述するようにこのインタロック回路
３，４がＣＰＵ装置１，２のメモリ領域が排他制御を必
要とするメモリアクセス中であるかどうかの状態を示す
フラグを立て、これを他のＣＰＵ装置に伝えるように動
作する。５，６はＣＰＵ装置１，２内に設けられた中央
処理ユニットである。
【００１５】ＣＰＵ装置１，２にはそれぞれステ−タス
線７，８が設けられており、ＣＰＵ装置１，２のそれぞ
れがインタロック中か否かのステ−タスを他のＣＰＵ装
置に伝えるために使用される。
線７，８が設けられており、ＣＰＵ装置１，２のそれぞ
れがインタロック中か否かのステ−タスを他のＣＰＵ装
置に伝えるために使用される。
【００１６】図２は図１に示すインタロック回路３，４
の具体的回路構成を示すブロック図である。インタロッ
ク回路３，４は図２に示されるように、Ｄ型フリップフ
ロップ３１、アンド回路３２，３３、ＪＫフリップフロ
ップ回路３４およびオア回路３５により構成されてい
る。
の具体的回路構成を示すブロック図である。インタロッ
ク回路３，４は図２に示されるように、Ｄ型フリップフ
ロップ３１、アンド回路３２，３３、ＪＫフリップフロ
ップ回路３４およびオア回路３５により構成されてい
る。
【００１７】中央処理ユニット５，６または基板からつ
ながる信号線ＣＰＵＯＩはアンド回路３２の一方の入力
端子に接続され、自装置がＣＰＵ装置１（ＣＰＵ０）で
あるのか否かを表わす。また、中央処理ユニット５，６
につながっている信号線ＳＥＴＩＮＴＬ，ＲＥＳＥＴＩ
ＮＴＬはそれぞれＤ型フリップフロップ３１の入力端子
およびフリップフロップ回路３４のＫ入力端子に接続さ
れており、それぞれ中央処理ユニット５，６からのイン
タロックセット要求およびリセット要求信号を伝達す
る。
ながる信号線ＣＰＵＯＩはアンド回路３２の一方の入力
端子に接続され、自装置がＣＰＵ装置１（ＣＰＵ０）で
あるのか否かを表わす。また、中央処理ユニット５，６
につながっている信号線ＳＥＴＩＮＴＬ，ＲＥＳＥＴＩ
ＮＴＬはそれぞれＤ型フリップフロップ３１の入力端子
およびフリップフロップ回路３４のＫ入力端子に接続さ
れており、それぞれ中央処理ユニット５，６からのイン
タロックセット要求およびリセット要求信号を伝達す
る。
【００１８】信号線ＩＮＴＬＩはアンド回路３３の一方
の入力端子に接続され、他のＣＰＵ装置がインタロック
中であるか否かの状態を受け付ける信号を伝達する。信
号線ＩＮＴＬＩは中央処理ユニット５，６へインタロッ
クの成立を通知する信号を伝達し、フリップフロップ回
路３４の出力およびオア回路３５の一方の入力端子に接
続されている。また信号線ＩＮＴＬＯは自装置がインタ
ロック中であることを他装置に通知する信号を伝達し、
オア回路３５の出力端子から出力される。
の入力端子に接続され、他のＣＰＵ装置がインタロック
中であるか否かの状態を受け付ける信号を伝達する。信
号線ＩＮＴＬＩは中央処理ユニット５，６へインタロッ
クの成立を通知する信号を伝達し、フリップフロップ回
路３４の出力およびオア回路３５の一方の入力端子に接
続されている。また信号線ＩＮＴＬＯは自装置がインタ
ロック中であることを他装置に通知する信号を伝達し、
オア回路３５の出力端子から出力される。
【００１９】ＪＫフリップフロップ回路３４は、インタ
ロックフラグをセットするもので、Ｊ入力端子にはアン
ド回路３３の出力が、Ｋ入力端子にはＲＥＳＥＴＩＮＴ
Ｌ信号線がそれぞれ接続されている。またＤ型フリップ
フロップ回路３１の出力は、アンド回路３２及びアンド
回路３３の一方の入力端子に接続されている。
ロックフラグをセットするもので、Ｊ入力端子にはアン
ド回路３３の出力が、Ｋ入力端子にはＲＥＳＥＴＩＮＴ
Ｌ信号線がそれぞれ接続されている。またＤ型フリップ
フロップ回路３１の出力は、アンド回路３２及びアンド
回路３３の一方の入力端子に接続されている。
【００２０】次にこのように構成されたインタロック回
路を用いたインタロック制御の動作を説明する。まずＣ
ＰＵ装置１の中央処理ユニット５がインタロックフラグ
セット要求を出すと、これがＤ型フリップフロップ回路
３１に入力される。
路を用いたインタロック制御の動作を説明する。まずＣ
ＰＵ装置１の中央処理ユニット５がインタロックフラグ
セット要求を出すと、これがＤ型フリップフロップ回路
３１に入力される。
【００２１】次にＣＰＵ０１とＳＥＴＩＮＴＬ両信号線
からの論理積信号がアンド回路３２を介してオア回路３
５から出力され、ＣＰＵ装置１が選択されている場合に
は、信号線ＩＮＴＬＯの論理レベルがロ−レベルとな
り、両ＣＰＵ装置１，２から同時にＳＥＴＩＮＴＬ信号
線に信号が出力されている時には、ＣＰＵ装置２のイン
タロック要求を抑止する。
からの論理積信号がアンド回路３２を介してオア回路３
５から出力され、ＣＰＵ装置１が選択されている場合に
は、信号線ＩＮＴＬＯの論理レベルがロ−レベルとな
り、両ＣＰＵ装置１，２から同時にＳＥＴＩＮＴＬ信号
線に信号が出力されている時には、ＣＰＵ装置２のイン
タロック要求を抑止する。
【００２２】ついでＩＮＴＬＩ信号線の論理レベルがハ
イレベルとなると、インタロックフラグがフリップフロ
ップ回路３４にセットされる。このインタロックフラグ
はＩＮＴＬＯ信号線を通って他のＣＰＵ装置からのイン
タロック要求を抑止すると同時に自中央処理ユニット５
にインタロック不成立を通知する。
イレベルとなると、インタロックフラグがフリップフロ
ップ回路３４にセットされる。このインタロックフラグ
はＩＮＴＬＯ信号線を通って他のＣＰＵ装置からのイン
タロック要求を抑止すると同時に自中央処理ユニット５
にインタロック不成立を通知する。
【００２３】次にインタロック要求が競合した場合のア
−ビトレ−ション（調停）について図３および図４に示
すタイミングチャ−トを用いて説明する。図３はＣＰＵ
装置１（ＣＰＵ０）とＣＰＵ装置２（ＣＰＵ１）とが同
一クロックでインタロック要求を出した場合のタイミン
グチャ−トを示したものである。
−ビトレ−ション（調停）について図３および図４に示
すタイミングチャ−トを用いて説明する。図３はＣＰＵ
装置１（ＣＰＵ０）とＣＰＵ装置２（ＣＰＵ１）とが同
一クロックでインタロック要求を出した場合のタイミン
グチャ−トを示したものである。
【００２４】この場合、まずＣＰＵ０とＣＰＵ１のＳＥ
ＴＩＮＴＬ信号線が同一クロックでロ−レベルとなる。
ついでＣＰＵＯＩとＳＥＴＩＮＴＬ−Ｄ両信号線からの
論理積信号がＣＰＵ０ではロ−となる。ここでＣＰＵ０
ではＩＮＴＬＩ信号線がハイレベルとなっているため、
ＣＰＵ０のインタロックが成立し、ＣＰＵ１ではＩＮＴ
ＬＩの信号線がロ−レベルであるためＣＰＵ１のインタ
ロックは成立しない。この状態がＩＮＴＬＦ信号として
図に示される。
ＴＩＮＴＬ信号線が同一クロックでロ−レベルとなる。
ついでＣＰＵＯＩとＳＥＴＩＮＴＬ−Ｄ両信号線からの
論理積信号がＣＰＵ０ではロ−となる。ここでＣＰＵ０
ではＩＮＴＬＩ信号線がハイレベルとなっているため、
ＣＰＵ０のインタロックが成立し、ＣＰＵ１ではＩＮＴ
ＬＩの信号線がロ−レベルであるためＣＰＵ１のインタ
ロックは成立しない。この状態がＩＮＴＬＦ信号として
図に示される。
【００２５】図４はＣＰＵ１がＣＰＵ０に先行してイン
タロック要求をだした場合のタイミングチャ−トを示し
たものである。この場合ＣＰＵ１のＳＥＴＩＮＴＬ信号
線がロ−レベルとなる。次サイクルでＣＰＵ０のＳＥＴ
ＩＮＴＬ信号線がロ−レベルとなりＣＰＵ１ではＩＮＴ
ＬＩ信号線がハイレベルであるためインタロックフラグ
のセット信号がハイ（有効）になる。
タロック要求をだした場合のタイミングチャ−トを示し
たものである。この場合ＣＰＵ１のＳＥＴＩＮＴＬ信号
線がロ−レベルとなる。次サイクルでＣＰＵ０のＳＥＴ
ＩＮＴＬ信号線がロ−レベルとなりＣＰＵ１ではＩＮＴ
ＬＩ信号線がハイレベルであるためインタロックフラグ
のセット信号がハイ（有効）になる。
【００２６】さらに次のサイクルでＣＰＵ１のＩＮＴＬ
Ｏ信号線がロ−レベルとなりＣＰＵ１のインタロックが
成立する。この際ＣＰＵ０のＩＮＴＬＯ信号線も１サイ
クルだけはロ−レベルとなるが、ＩＮＴＬＩ信号線がロ
−レベルであるため、インタロックは成立しない。この
状態がＩＮＴＬＦ信号として図に示されている。
Ｏ信号線がロ−レベルとなりＣＰＵ１のインタロックが
成立する。この際ＣＰＵ０のＩＮＴＬＯ信号線も１サイ
クルだけはロ−レベルとなるが、ＩＮＴＬＩ信号線がロ
−レベルであるため、インタロックは成立しない。この
状態がＩＮＴＬＦ信号として図に示されている。
【００２７】図５は本発明のメモリ制御方法によるイン
タロック命令の一例を示したフロ−チャ−トである。イ
ンタロック命令（ステップ５０１）では、ＳＥＴＩＮＴ
Ｌ信号線からインタロック要求を出す（ステップ５０
２）。インタロックの成立不成立はＩＮＴＬ信号線の論
理状態で判定され、ＩＮＴＬ信号線がハイレベルとなっ
ている場合にはインタロックが成立し、ロ−レベルとな
っている場合にはインタロックが不成立となる（ステッ
プ５０３）。
タロック命令の一例を示したフロ−チャ−トである。イ
ンタロック命令（ステップ５０１）では、ＳＥＴＩＮＴ
Ｌ信号線からインタロック要求を出す（ステップ５０
２）。インタロックの成立不成立はＩＮＴＬ信号線の論
理状態で判定され、ＩＮＴＬ信号線がハイレベルとなっ
ている場合にはインタロックが成立し、ロ−レベルとな
っている場合にはインタロックが不成立となる（ステッ
プ５０３）。
【００２８】インタロックが成立していない場合に、イ
ンタロックをリトライする場合には再度ステップ５０２
に戻り、リトライを行わない場合には命令終了（ステッ
プ５０７）となる（ステップ５０４）。インタロックが
成立していればメモリアクセス等の命令処理を行う（ス
テップ５０５）。
ンタロックをリトライする場合には再度ステップ５０２
に戻り、リトライを行わない場合には命令終了（ステッ
プ５０７）となる（ステップ５０４）。インタロックが
成立していればメモリアクセス等の命令処理を行う（ス
テップ５０５）。
【００２９】最後にＲＥＳＥＴＩＮＴＬ信号線からの信
号によりインタロック解除要求を行い（ステップ５０
６）、インタロックの解除を行って命令を完了させる
（ステップ５０７）。
号によりインタロック解除要求を行い（ステップ５０
６）、インタロックの解除を行って命令を完了させる
（ステップ５０７）。
【００３０】
【発明の効果】以上、実施例に基づいて詳細に説明した
ように、本発明ではマルチプロセッサ構成の情報処理装
置において、ＣＰＵ装置のおのおのに排他制御を必要と
するメモリアクセスが行われているか否かを示すフラグ
を出力する手段を設け、このフラグの状態を検出してイ
ンタロック制御を互いに必要とするＣＰＵ装置のメモリ
バスへのアクセスのみを抑止するようにしている。
ように、本発明ではマルチプロセッサ構成の情報処理装
置において、ＣＰＵ装置のおのおのに排他制御を必要と
するメモリアクセスが行われているか否かを示すフラグ
を出力する手段を設け、このフラグの状態を検出してイ
ンタロック制御を互いに必要とするＣＰＵ装置のメモリ
バスへのアクセスのみを抑止するようにしている。
【００３１】したがってプロセッサにバスを占有させる
という従来の方法と比較し、インタロック制御を必要と
しないメモリアクセスは抑止されないため、システムの
処理効率を向上させることができるという利点がある。
という従来の方法と比較し、インタロック制御を必要と
しないメモリアクセスは抑止されないため、システムの
処理効率を向上させることができるという利点がある。
【図１】本発明のメモリ制御方法が適用される情報処理
装置の概略構成を示すブロック図。
装置の概略構成を示すブロック図。
【図２】図１に示されるインタロック回路の詳細構成を
示すブロック図。
示すブロック図。
【図３】２つのＣＰＵ装置が同一クロックでインタロッ
ク要求をだした場合における動作状態を示すタイミング
チャ−ト。
ク要求をだした場合における動作状態を示すタイミング
チャ−ト。
【図４】一方のＣＰＵ装置が他方に先行してインタロッ
ク要求をだした場合の動作を示すタイミングチャ−ト。
ク要求をだした場合の動作を示すタイミングチャ−ト。
【図５】本発明のメモリ制御方法を用いたインタロック
命令の一例を示すフロ−チャ−ト。
命令の一例を示すフロ−チャ−ト。
【図６】従来のメモリ制御方法を説明するための情報処
理装置の構成図。
理装置の構成図。
１，２ ＣＰＵ装置 ３，４ インタロック回路 ５，６ 中央処理ユニツト ７，８ ステ−タス線
Claims (1)
- 【請求項１】所定のメモリ領域をメモリバスを介してア
クセスすることにより複数のＣＰＵ装置で共有して使用
するマルチプロセッサシステム構成の情報処理装置にお
けるメモリ制御方法において、 前記メモリ領域が一ＣＰＵ装置からの排他制御を必要と
するメモリアクセス中にあるときには該状態を示すフラ
グを立て、 このフラグの立っている期間は他のＣＰＵ装置からの前
記メモリバスへのアクセスを抑止することを特徴とする
メモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29519291A JPH05108460A (ja) | 1991-10-15 | 1991-10-15 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29519291A JPH05108460A (ja) | 1991-10-15 | 1991-10-15 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108460A true JPH05108460A (ja) | 1993-04-30 |
Family
ID=17817395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29519291A Pending JPH05108460A (ja) | 1991-10-15 | 1991-10-15 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108460A (ja) |
-
1991
- 1991-10-15 JP JP29519291A patent/JPH05108460A/ja active Pending
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