JPS60107945A - 複合コンピユ−タシステム - Google Patents
複合コンピユ−タシステムInfo
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- JPS60107945A JPS60107945A JP21391483A JP21391483A JPS60107945A JP S60107945 A JPS60107945 A JP S60107945A JP 21391483 A JP21391483 A JP 21391483A JP 21391483 A JP21391483 A JP 21391483A JP S60107945 A JPS60107945 A JP S60107945A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数台のマイクロコンピュータシステム同士の
神合方式に関する。
神合方式に関する。
マイクロコンピュータシステムのバス、特に、処理装置
からみて主メモリ、あるいは入出力装置をその延長とし
て扱うメモリインターフェースバスはメモリあるいは入
出力装置に対する起動とその応答を１回のバス占有の中
で行なう単純なインターフェースをもつ。
からみて主メモリ、あるいは入出力装置をその延長とし
て扱うメモリインターフェースバスはメモリあるいは入
出力装置に対する起動とその応答を１回のバス占有の中
で行なう単純なインターフェースをもつ。
近年、マイクロコンピュータは、すさまじい勢いで各分
野に普及している。第１図は一般的なマイクロコンピュ
ータシステムのブロック図を示す。
野に普及している。第１図は一般的なマイクロコンピュ
ータシステムのブロック図を示す。
バス２を中心に主メモリＩ、処理ｉ’ｊｉ ’５１３
、入出力制御装［４，５が接続されている。バス２は主
メモリ１とのデータ転送バス、すなわち、メモリバスの
役割を負うと共に、入出力装置４，５とのデ−タ転送バ
ス、すなわち、入出力バスの役割を兼ねそなえているの
が一般的である。
、入出力制御装［４，５が接続されている。バス２は主
メモリ１とのデータ転送バス、すなわち、メモリバスの
役割を負うと共に、入出力装置４，５とのデ−タ転送バ
ス、すなわち、入出力バスの役割を兼ねそなえているの
が一般的である。
このようなマイクロコンピュータシステムを相互に接続
するこ、とによって、種々のメリッ１へが生まれるが、
接続の仕方によって一長、−短がある。
するこ、とによって、種々のメリッ１へが生まれるが、
接続の仕方によって一長、−短がある。
第２図は接続ポート１３．１４を介して共有メモリ６を
設け、これを用いてデータ転送を行なう方式である。７
，８は主メモリ、９，１０は処理袋、ｆｌ、１１．１２
は入出力制御装置である。この方式は共有メモリという
第３のハードウェアが必要となり、コストアップとなる
欠点をもっている。
設け、これを用いてデータ転送を行なう方式である。７
，８は主メモリ、９，１０は処理袋、ｆｌ、１１．１２
は入出力制御装置である。この方式は共有メモリという
第３のハードウェアが必要となり、コストアップとなる
欠点をもっている。
第３図は近年、発達の著しいローカルエリアネットワー
クによる接続を示す。多数のマイクロコンピュータシス
テムがネットワークプロセッサ１６〜１８を介してシリ
アルループバス１５に接続されている。１９〜２１は主
メモリ、２２〜２４は処理装置、２５〜２７は入出力制
御装置である。この方式は一般性を持ち、任意のシステ
ムとのデータ交換が可能であるが、ネットワークプロセ
ッサ１６〜１８を介するため、オーバーヘッドが非常に
大きいという欠点をもつ。
クによる接続を示す。多数のマイクロコンピュータシス
テムがネットワークプロセッサ１６〜１８を介してシリ
アルループバス１５に接続されている。１９〜２１は主
メモリ、２２〜２４は処理装置、２５〜２７は入出力制
御装置である。この方式は一般性を持ち、任意のシステ
ムとのデータ交換が可能であるが、ネットワークプロセ
ッサ１６〜１８を介するため、オーバーヘッドが非常に
大きいという欠点をもつ。
第４図は入出力装置としてのバス結合装置３４゜３５を
介してデータ転送を行なうシステムを表す。
介してデータ転送を行なうシステムを表す。
２８．２９は主メモリ、３０．３１は処理装置。
３２．３３は入出力制御装置である゛。バス結合装置３
４．３５には各々バッファレジスタ３６゜３７が内蔵さ
れ、これを介してデータ転送が行なわれる。まず、処理
装置３０が入出力命令を用いてバス結合装置３４内あバ
ッファレジスタ３６にデータを書き込む。このとき、既
に処理装置３１からデータ読み込み命令がでていれば、
バス結合装置３５は゛処理装置３１に割込みをかける。
４．３５には各々バッファレジスタ３６゜３７が内蔵さ
れ、これを介してデータ転送が行なわれる。まず、処理
装置３０が入出力命令を用いてバス結合装置３４内あバ
ッファレジスタ３６にデータを書き込む。このとき、既
に処理装置３１からデータ読み込み命令がでていれば、
バス結合装置３５は゛処理装置３１に割込みをかける。
割込をかけられた処理袋［３１はレジスタ３７を介しレ
ジスタ３６の内容を自分に取り込む。一方、処理装置３
０がレジスタ３６にデータを書き込んだ時、まだ処理装
置３１よりデータ読み込み命令が出ていない場合は、読
み込み命令を出したとたんに前述の割込が発生し、処理
装置３１がデータを読み込む。このように入出力装置と
してのバス間結合装置は、まず、他系をアクセスするの
に主メモリアクセスと別のプロトコルである入出力命令
で行なわねばならない欠点をもっている。この欠点は、
ローカルエリアネットワークでも同一である。一方、ソ
フトウェアの立場から見ると、白系の主メモリも他系の
主メモリも同じプロトコル、すなわち、主メモリをアク
セスすると同じように行ないたいという強いニーズがあ
る。特に、マイクロコンピュータシステムのような簡単
なシステムでは、そのニーズが強い。また、オーバーヘ
ッドにしても、ローカルエリアネットワーク程ではない
が、主メモリアクセスに較べて大きいという欠点をもっ
ている。
ジスタ３６の内容を自分に取り込む。一方、処理装置３
０がレジスタ３６にデータを書き込んだ時、まだ処理装
置３１よりデータ読み込み命令が出ていない場合は、読
み込み命令を出したとたんに前述の割込が発生し、処理
装置３１がデータを読み込む。このように入出力装置と
してのバス間結合装置は、まず、他系をアクセスするの
に主メモリアクセスと別のプロトコルである入出力命令
で行なわねばならない欠点をもっている。この欠点は、
ローカルエリアネットワークでも同一である。一方、ソ
フトウェアの立場から見ると、白系の主メモリも他系の
主メモリも同じプロトコル、すなわち、主メモリをアク
セスすると同じように行ないたいという強いニーズがあ
る。特に、マイクロコンピュータシステムのような簡単
なシステムでは、そのニーズが強い。また、オーバーヘ
ッドにしても、ローカルエリアネットワーク程ではない
が、主メモリアクセスに較べて大きいという欠点をもっ
ている。
本発明の目的は、一方の処理装置から他方の主メモリを
、自分の主メモリの延長と見ることのできる手段を提供
するものである。すなわち、他系の主メモリであるにも
かかわらず、白系主メモリと同様のインターフェースで
接続し、少なくとも。
、自分の主メモリの延長と見ることのできる手段を提供
するものである。すなわち、他系の主メモリであるにも
かかわらず、白系主メモリと同様のインターフェースで
接続し、少なくとも。
応用ソフトからは主メモリのアドレス延長上に他系の坐
メモリがマツピングされているように見せるようにする
ものである。
メモリがマツピングされているように見せるようにする
ものである。
□ マイクロコンピュータシステムにおける主メモリア
クセスは、１回のバス占有の中で主メモリ起動と応答を
行なうのが一般的である。これと同様のプロトコルをバ
ス結合装置に苅し通用すると、以下の問題を生じる。す
なわち、自系および他系から同時に相手の主メモリアク
セスの起動信号を出すと、双方ともバスを占有したまま
デッドロックにおちいり、目的を達することができない
。
クセスは、１回のバス占有の中で主メモリ起動と応答を
行なうのが一般的である。これと同様のプロトコルをバ
ス結合装置に苅し通用すると、以下の問題を生じる。す
なわち、自系および他系から同時に相手の主メモリアク
セスの起動信号を出すと、双方ともバスを占有したまま
デッドロックにおちいり、目的を達することができない
。
本発明の要点は、アービーターをバス結合装置ｉ：Ｘに
設は起動信号の優先判定を行ない、優先度で負けた方に
対してバスリトライを要求する信号線をオンした後、強
制的に応答信号をオンし、バス占有を一担解除し、他系
からのアクセス要求を受けつける。す１−ライ信号を受
とった処理装置、１は、その命令を再試行する。
設は起動信号の優先判定を行ない、優先度で負けた方に
対してバスリトライを要求する信号線をオンした後、強
制的に応答信号をオンし、バス占有を一担解除し、他系
からのアクセス要求を受けつける。す１−ライ信号を受
とった処理装置、１は、その命令を再試行する。
第５図は本発明の実施例の大ブロツク図である。
３８．３９は主メモリ、４０．４１は処理装置、４２．
４３は入出力制御装置、４４．４５が本発明の中心とな
るバス間結合装置である。４６゜４７がマイクロコンピ
ュータバス、４８がリンケージバスである。
４３は入出力制御装置、４４．４５が本発明の中心とな
るバス間結合装置である。４６゜４７がマイクロコンピ
ュータバス、４８がリンケージバスである。
第６図はパス間結合装置４４の内部ブロック図である。
バス間結合装置４５も同様の構成となっており、リンケ
ージバス４８は一部の信号が交差した形となっている。
ージバス４８は一部の信号が交差した形となっている。
４９はアービタで相手結合装［４５のものと対になって
どちらの起動を優先させるかを決定する。５０は優先判
定の結果、負けて引下るときの強制応答を処理装置４０
に返す回路である。５１は相手系が優先権を得て、結合
装置４４が主メモリ３８をアクセスする場合のメモリア
クセス制御回路である。５２〜５７はＮＡＮＤ論理のバ
スドライバーでゲート信号は省略されている。５８〜６
８はバスレシーバ−で反転論理をもつ。６９〜７１はバ
スドライバーで反転論理をもつ。７２〜７４はＡＮＤ素
子である。
どちらの起動を優先させるかを決定する。５０は優先判
定の結果、負けて引下るときの強制応答を処理装置４０
に返す回路である。５１は相手系が優先権を得て、結合
装置４４が主メモリ３８をアクセスする場合のメモリア
クセス制御回路である。５２〜５７はＮＡＮＤ論理のバ
スドライバーでゲート信号は省略されている。５８〜６
８はバスレシーバ−で反転論理をもつ。６９〜７１はバ
スドライバーで反転論理をもつ。７２〜７４はＡＮＤ素
子である。
次に信号線を説明する。第６図内の信号線は７５．７６
を除き全て負極性である。７５．’７６信号は正負とい
う意味あいはうすい。バス４６の信号線について説明す
る。ＩＩＲＩＴＥ信号はこれがオンであることで主メモ
リの書込みを意味する状態信号である。ＡＢＯ〜２３は
主メモリのアドレス信号であり、ＡＢＯが１のとき他系
主メモリのアクセスであることを示す。ＤＢＯ〜１５は
データバスである。５ＲＶＩ信号はストローブ（Ｕ号で
あり主メモリの起動タイミングを与える。５ｐｖｏ信号
は主メモリよりの応答タイミングを与える。ＲＩＥＴＲ
’／信号は５ＲＶＯ信号を伴って処理装置に報告される
とこの処理装置は同一アクセスのりトライを行なう。
を除き全て負極性である。７５．’７６信号は正負とい
う意味あいはうすい。バス４６の信号線について説明す
る。ＩＩＲＩＴＥ信号はこれがオンであることで主メモ
リの書込みを意味する状態信号である。ＡＢＯ〜２３は
主メモリのアドレス信号であり、ＡＢＯが１のとき他系
主メモリのアクセスであることを示す。ＤＢＯ〜１５は
データバスである。５ＲＶＩ信号はストローブ（Ｕ号で
あり主メモリの起動タイミングを与える。５ｐｖｏ信号
は主メモリよりの応答タイミングを与える。ＲＩＥＴＲ
’／信号は５ＲＶＯ信号を伴って処理装置に報告される
とこの処理装置は同一アクセスのりトライを行なう。
ＳＬＩ信号はバス４６のスロットとバス４６のアービタ
（本実施例でた処理装置４０に実施）を１対１で接続す
る信号線でバス占有要求信号である。
（本実施例でた処理装置４０に実施）を１対１で接続す
る信号線でバス占有要求信号である。
バス４６のアービタは、そのときオンとなっている一番
優先度の高いＳＬＩ信号をとらえてＳ、ＬＯ倍信号オン
し、スロットに実装している機器がバス占有権を得たこ
とを知らせる。どのスロツ１−もＳＬＯ信号がでていな
いときは処理装置４０がバス占有４ａヲにぎっていると
思ってよい。ＢＵＳＢｔｌＳＹ信号は、ｓ ｒ、 ｏ
４Ｂ号を受番プた機器がオンし、データ転送が紋ったど
きオフとする。これにより、バス４６のアービターはバ
ス占有を解除する。
優先度の高いＳＬＩ信号をとらえてＳ、ＬＯ倍信号オン
し、スロットに実装している機器がバス占有権を得たこ
とを知らせる。どのスロツ１−もＳＬＯ信号がでていな
いときは処理装置４０がバス占有４ａヲにぎっていると
思ってよい。ＢＵＳＢｔｌＳＹ信号は、ｓ ｒ、 ｏ
４Ｂ号を受番プた機器がオンし、データ転送が紋ったど
きオフとする。これにより、バス４６のアービターはバ
ス占有を解除する。
第７図にバス４６のアービターの給酸を示す。
８７＝９０はバスレシーバで反転論理をもつ。
９１は０Ｒ７４子、９２はラッチレジスタ、９３は優先
判定回路、９４は制御回路、９５は処理装置のメモリ制
御部、９６〜９８はＮＡＮＤドライバーである。すなわ
ち、ＳＬｉ信・号のうちど゛れかがオンすると、ＯＲゲ
ーＩ・９１を経て制御装置９４に信号が人力される。制
御装置９４は、ラッチレジスタ９２をホールドし、内容
が変化しないようにする。優先判定回路９３はラッチレ
ジスタ９２の内容を判定し、一番優先瓜の高いＳＬＩ信
号に対応する佇１号のみオンとしゲート９６〜９８の入
力へ導く。一方、制御部Ｗ１９４は処理装置のメモリ制
御部９５への信号セットし、現在のメモリサイクルの終
りで処理装置がバスを使用しないようにセットする。処
理装置のメモリサイタルが終るど制御部［２９４に応答
が返り、９２のラッチＰｈ７間、９３の判定時間を十分
みた上でＳＬＯオン信号９９をオンする。このようにし
て、ＳＬＯ信号か選ば汎る。ＳＬ○信号のオフはＢＵＳ
ＢＵＳＶ信号のオフによって行なわれる。オフ特別のｓ
ｒ−■信号、す１オンしているときは、優先判定を丹
度行な）、。
判定回路、９４は制御回路、９５は処理装置のメモリ制
御部、９６〜９８はＮＡＮＤドライバーである。すなわ
ち、ＳＬｉ信・号のうちど゛れかがオンすると、ＯＲゲ
ーＩ・９１を経て制御装置９４に信号が人力される。制
御装置９４は、ラッチレジスタ９２をホールドし、内容
が変化しないようにする。優先判定回路９３はラッチレ
ジスタ９２の内容を判定し、一番優先瓜の高いＳＬＩ信
号に対応する佇１号のみオンとしゲート９６〜９８の入
力へ導く。一方、制御部Ｗ１９４は処理装置のメモリ制
御部９５への信号セットし、現在のメモリサイクルの終
りで処理装置がバスを使用しないようにセットする。処
理装置のメモリサイタルが終るど制御部［２９４に応答
が返り、９２のラッチＰｈ７間、９３の判定時間を十分
みた上でＳＬＯオン信号９９をオンする。このようにし
て、ＳＬＯ信号か選ば汎る。ＳＬ○信号のオフはＢＵＳ
ＢＵＳＶ信号のオフによって行なわれる。オフ特別のｓ
ｒ−■信号、す１オンしているときは、優先判定を丹
度行な）、。
第８図は、第６図に示されたアービタ４９の詳細説明図
である。理解のために、バス結ａ装難４５の分も記述し
である。１０３と１０４でフリップフロップを構成して
おり、これで先着優先判定を行なう。ここで注意すべき
ことは、１１−↑じ！８は正符号の信号であり、通常の
フリップフロップの使い方とは異なる。１０１，１０２
は近延回に′３であり、ゲーｌ−１０３，１０４、ｆ信
号７５ ＋ ”／ ｂの状態が十分定まる時間を設定す
る。１０５゜１０６は反転素子、１０７〜１１０がＮ
Ｏｉ−＜メ・３ｆ−である。この回路は人カフ８を入れ
てから、一定時間後に、優先判定の結果、選ばれたら４
５号・７７が、選ばれなかったら信号７９がそれぞれ出
力される。
である。理解のために、バス結ａ装難４５の分も記述し
である。１０３と１０４でフリップフロップを構成して
おり、これで先着優先判定を行なう。ここで注意すべき
ことは、１１−↑じ！８は正符号の信号であり、通常の
フリップフロップの使い方とは異なる。１０１，１０２
は近延回に′３であり、ゲーｌ−１０３，１０４、ｆ信
号７５ ＋ ”／ ｂの状態が十分定まる時間を設定す
る。１０５゜１０６は反転素子、１０７〜１１０がＮ
Ｏｉ−＜メ・３ｆ−である。この回路は人カフ８を入れ
てから、一定時間後に、優先判定の結果、選ばれたら４
５号・７７が、選ばれなかったら信号７９がそれぞれ出
力される。
次に、第９図のタイムチャートを用いて動作を説明する
。第９図では信号を正論理として表現している。仮に、
処理装置４０から他系メモリ３９に読出し指令が処理装
置４１から他系メモリ３８に同じく読出し指令が同時に
出た場合を考える。
。第９図では信号を正論理として表現している。仮に、
処理装置４０から他系メモリ３９に読出し指令が処理装
置４１から他系メモリ３８に同じく読出し指令が同時に
出た場合を考える。
また、このとき処理！Ａｒｍ４０側がアービタ４９の判
定で優先権を得たどする。
定で優先権を得たどする。
まず双方より同時に他系メモリの読み出し指令がでると
、互いのバス４５，４６上はＡＢＯがオンの状態で５Ｒ
ＶＩ信号がオンとなる。従って、双方７８４ｆＪ号がオ
ンとなるが、優先権獲得信号７７は、４４側のみオンと
なる。こＪｚが４５側に伝わり信号８０となり、メモリ
アクセス制御Ｕ路５１が働いてバス占有を行なうため、
ＳＬＩ信号をオンする。
、互いのバス４５，４６上はＡＢＯがオンの状態で５Ｒ
ＶＩ信号がオンとなる。従って、双方７８４ｆＪ号がオ
ンとなるが、優先権獲得信号７７は、４４側のみオンと
なる。こＪｚが４５側に伝わり信号８０となり、メモリ
アクセス制御Ｕ路５１が働いてバス占有を行なうため、
ＳＬＩ信号をオンする。
一方、優先判定に負けた４５側では非選択信号７９が出
力されるので強制応答回路５ｏが鋤きＲＥＴＲＹ信号と
５ｒｔｖｏ信号を処理装置４１に返し、−担処理装置に
よるバス占有を解除する０次に、バス４７のアービタが
働き、ＳＬＯ信号を４５に返ず。これによりバス結合装
置４５はバス占有権を獲得したことになる。この時点で
バス４６上のＷ ｉ（ｌＴ Ｅ （２号、ＡＢＩ−２３
信号がバス／１７」−にオンバスし、同時にＢＵＳＢＵ
ＳＹ信号もオンとする。一定時間後、５ＲＶＩ信号が出
力されて主メ七り：う９のアクセスを開始する。データ
をｆ″１１ってＳｌ＋ＶＯ（ｉ：： ８が主メモリ３９
より返送されると、それらはそのままバス４Ｃ側にもオ
ンバスされる。これにより、処理装置４０は他系メモリ
３９の情報を受Ｌｊとることができる。この後のシーケ
ンスは第６図ないし第８図により明らかである。
力されるので強制応答回路５ｏが鋤きＲＥＴＲＹ信号と
５ｒｔｖｏ信号を処理装置４１に返し、−担処理装置に
よるバス占有を解除する０次に、バス４７のアービタが
働き、ＳＬＯ信号を４５に返ず。これによりバス結合装
置４５はバス占有権を獲得したことになる。この時点で
バス４６上のＷ ｉ（ｌＴ Ｅ （２号、ＡＢＩ−２３
信号がバス／１７」−にオンバスし、同時にＢＵＳＢＵ
ＳＹ信号もオンとする。一定時間後、５ＲＶＩ信号が出
力されて主メ七り：う９のアクセスを開始する。データ
をｆ″１１ってＳｌ＋ＶＯ（ｉ：： ８が主メモリ３９
より返送されると、それらはそのままバス４Ｃ側にもオ
ンバスされる。これにより、処理装置４０は他系メモリ
３９の情報を受Ｌｊとることができる。この後のシーケ
ンスは第６図ないし第８図により明らかである。
以上は他系メモリ読出しに関しで説明したが、他系メモ
リに対する書込みも同様であり、データ（ＤＢＯ〜１５
）の方向が逆になるだけであるので説明を省く。
リに対する書込みも同様であり、データ（ＤＢＯ〜１５
）の方向が逆になるだけであるので説明を省く。
次に、ＲＥ’ｌ’ｒｌＹ信号を受けとった処理装置のｄ
！＃作を第１０図と第１１図を用いて説明する。第１０
図は処理装置の一部のブロック図である。５ＲＶＯ信号
に伴って１（Ｅ１°ＲＹ信号が／Ａ４装Ｕに送らＪｚる
と、Ｄ−Ｔフリップフロップ１１５に記憶され、割込信
号１１６が割込制御回路１１８に送られる。これにより
、バスリトライ割込が処理装置にかかる。
！＃作を第１０図と第１１図を用いて説明する。第１０
図は処理装置の一部のブロック図である。５ＲＶＯ信号
に伴って１（Ｅ１°ＲＹ信号が／Ａ４装Ｕに送らＪｚる
と、Ｄ−Ｔフリップフロップ１１５に記憶され、割込信
号１１６が割込制御回路１１８に送られる。これにより
、バスリトライ割込が処理装置にかかる。
１１１〜１１３はバスレシーバ−１１１４はＮＡＮＤ素
子、１１７は割込リセット信号である。
子、１１７は割込リセット信号である。
第１１図はり１〜ライのフローチャートである。
ＭＯＶＩＥ命令というのは主メモリと処理装置レジスタ
との転送命令である。この命令は５ＲＶＩ（ｆｆ１号が
オンしてから、５ＲＶＯ信号がオンするまでは休止状態
となっているが、強制応答の５ＲＶＯが処理装置に到達
すると動きだし、命令としては終了する。ただし、この
場合、Ｉｔ Ｅ Ｔ ＲＹ信号がオンしているので、第
１Ｏ図のハードウェアの働きによりバスリトライ割込が
命令終了と同時にかかる。オペレーテイングシステＡ
、あるいは、マイクロプログラムが、割込要因を調べ、
バスリトライ割込であることを確認すると、プログラム
カウンタを元に戻し、割込フリップフロップ１１７をリ
セットして、同一命令語にプログラムジャンプする。こ
れにより、リトライを行ない１次回相手と競合しなけれ
ば相）手生メモリを同一手順でアクセスすることができ
る。
との転送命令である。この命令は５ＲＶＩ（ｆｆ１号が
オンしてから、５ＲＶＯ信号がオンするまでは休止状態
となっているが、強制応答の５ＲＶＯが処理装置に到達
すると動きだし、命令としては終了する。ただし、この
場合、Ｉｔ Ｅ Ｔ ＲＹ信号がオンしているので、第
１Ｏ図のハードウェアの働きによりバスリトライ割込が
命令終了と同時にかかる。オペレーテイングシステＡ
、あるいは、マイクロプログラムが、割込要因を調べ、
バスリトライ割込であることを確認すると、プログラム
カウンタを元に戻し、割込フリップフロップ１１７をリ
セットして、同一命令語にプログラムジャンプする。こ
れにより、リトライを行ない１次回相手と競合しなけれ
ば相）手生メモリを同一手順でアクセスすることができ
る。
本発明によれば、応用プログラムからみて、白系の主メ
モリを、アクセスすると同じ方法で他系主メモリをアク
セスすることがてき、他糸の主メモリデータを短いオー
バーヘッドでアクセスすることができる。
モリを、アクセスすると同じ方法で他系主メモリをアク
セスすることがてき、他糸の主メモリデータを短いオー
バーヘッドでアクセスすることができる。
第１図は一般的なマイクロコンピュータシステムのブロ
ック図、第２図は共有メモリで相互に結合したマイクロ
コンピュータシステムにブロック図、第３図はロー力ル
エリアネッＩ・ワークで相互に結合したマイクロコンピ
ュータシステムのブロック図、第４図は処理装置から入
出力装置としＣアクセスするバス結合装置で相互を結合
したマイクロコンピュータシステムのブロック図、第５
図は本発明によるバス結合装置により相互を結合したマ
イクロコンピュータシステムのブロック図、第６図は本
発明によるバス結合装置のブロック図、第７図はマイコ
ンパスのアービターのブロック図、第８図はパス結合装
置に実装される他系起動信号のアービターの回路図、第
９図は本発明の実施例の動作を表すタイムチャート、第
１Ｏ図は本発明の一実施例のバスリトライ割込発生回路
図、第１１図は本発明による処理装置のバスリ１−ライ
のフローチャートである。 ３８．３９・・・主メモリ、４０．４１・・・処理装置
、４２．４３・・・入出力制御装置、４４，４５・・・
パス４１ 目 ′４３ 目 ＄４ 図 ＄５ 目 ８ 第す図 第７ｍ Ｌ Ｊ 慕ｇ口 １！／ｌ−ｍ−ＪＬ−４５− 察９の １！； ４ｔＪｑ 茅ＩＯ囚 Ｙ１１図
ック図、第２図は共有メモリで相互に結合したマイクロ
コンピュータシステムにブロック図、第３図はロー力ル
エリアネッＩ・ワークで相互に結合したマイクロコンピ
ュータシステムのブロック図、第４図は処理装置から入
出力装置としＣアクセスするバス結合装置で相互を結合
したマイクロコンピュータシステムのブロック図、第５
図は本発明によるバス結合装置により相互を結合したマ
イクロコンピュータシステムのブロック図、第６図は本
発明によるバス結合装置のブロック図、第７図はマイコ
ンパスのアービターのブロック図、第８図はパス結合装
置に実装される他系起動信号のアービターの回路図、第
９図は本発明の実施例の動作を表すタイムチャート、第
１Ｏ図は本発明の一実施例のバスリトライ割込発生回路
図、第１１図は本発明による処理装置のバスリ１−ライ
のフローチャートである。 ３８．３９・・・主メモリ、４０．４１・・・処理装置
、４２．４３・・・入出力制御装置、４４，４５・・・
パス４１ 目 ′４３ 目 ＄４ 図 ＄５ 目 ８ 第す図 第７ｍ Ｌ Ｊ 慕ｇ口 １！／ｌ−ｍ−ＪＬ−４５− 察９の １！； ４ｔＪｑ 茅ＩＯ囚 Ｙ１１図
Claims (1)
- 【特許請求の範囲】 １、主メモリの起動信号と応答信号を１回のバス占有の
中でやりとりするメモリバスを持ち、このメモリバスに
前記主メモリと処理装置が接続されているコンピュータ
システムにおいて。 二台の前記コンピュータシステムの前記メモリバス同士
を一対一にバス結合装置で接続し、このバス結合装置は
、前記主メモリの起動信号がオンしたとき、メモリアド
レス信号の特定のビットを判定し、他系の主メモリの起
動信号を作る手段と、両系の前記処理装置から出力され
る前記他系主メモリ起動信号の優先順位を判定する手段
と。 優先判定の結果、前記他系主メモリ起動信号を出しなが
ら選択されなかった側の前記処理装置に対し、強制応答
信号を返す手段を持ち、両系の前記処理装置は、 前記強制応答信号を受けとると、相手系が自系主メモリ
をアクセス可能とするため一担自系バスの占有を解くと
同時に、一定時間後に再びバスを占有し、前回選択され
なかった前記他系の主メモリ起動信号を出す手段を持つ
ことを特徴とする複合コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21391483A JPS60107945A (ja) | 1983-11-16 | 1983-11-16 | 複合コンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21391483A JPS60107945A (ja) | 1983-11-16 | 1983-11-16 | 複合コンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107945A true JPS60107945A (ja) | 1985-06-13 |
Family
ID=16647120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21391483A Pending JPS60107945A (ja) | 1983-11-16 | 1983-11-16 | 複合コンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011565A1 (de) * | 1989-03-29 | 1990-10-04 | Siemens Aktiengesellschaft | Einrichtung zum betrieb eines mikrocomputersystems |
-
1983
- 1983-11-16 JP JP21391483A patent/JPS60107945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011565A1 (de) * | 1989-03-29 | 1990-10-04 | Siemens Aktiengesellschaft | Einrichtung zum betrieb eines mikrocomputersystems |
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