JPH02211570A - バスマスタ切り換え制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ アクセス要求によりバスの使用権を得て、バスを専有し
てスレーブ装置に対するアクセス動作を行なうバスマス
タが複数構成される電子計算機システムにおけるバスマ
スタ切り換え制御方式に関し、 バスマスタの切り換えにおける時間の損失を削減して、
処理速度を高速化することを目的とし、アクセス要求調
停手段を有し、アクセス要求調停手段は、アクセス要求
を記憶するアクセス要求記憶手段を有し、バスが専有さ
れているときに発行された他のバスマスタのアクセス要
求を前記アクセス要求記憶手段に記憶して、その記憶し
たアクセス要求により次のバスの使用許可を行なうよう
に構成する。

［産業上の利用分野］ 本発明は、アクセス要求によりバスの使用権を得て、バ
スを専有してスレーブ装置に対するアクセス動作を行な
うバスマスタが複数構成される電子計算機システムにお
けるバスマスタ切り換え制御方式に関する。

近年、電子計算機システムにおいては、システムバスを
専有するバスマスタとなるものが複数構成される傾向に
あり、それらバスマスタ間のバスの使用権の受は渡しの
高速性が要求されている。

［従来の技術］ 従来の電子計算機システムでは、複数のバスマスタから
のスレーブ装置に対するアクセス要求が競合するような
場合には、先に動作を開始したバスマスタが、他のバス
マスタをホールド状態にしてアクセス要求の発行を抑止
した後、バスを専有してスレーブ装置へのアクセス動作
を行なっていた。

例えば、それぞれがバスマスタとなるＣＰＵ（中央処理
装置）とＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ）が構成される一般的なシステムでは、例えば、Ｄ
ＭＡＣが先に動作を開始して、スレーブ装置であるメモ
リにアクセスを行なうような場合には、第４図にそのタ
イミングチャートを示すように、まずＤＭＡＣからＣＰ
Ｕをホールドする信号が発せられ（■）、その後にＤＭ
ＡＣではメモリに対するアクセス要求を発行して（■）
、メモリへのアクセス動作を行ない（■；ａ）、終了す
るとホールド信号をオフにする。

一方、ＣＰＵでは、ＤＭＡＣからのホールド信号により
メモリへのアクセス要求の発行が抑止され、待機状態と
なり、ホールド信号がオフにされた後にアクセス要求を
発行しく■）、メモリへのアクセス動作を行なっていた
（■；ｂ）。なお、■はメモリ動作終了のＣＰＵへの通
知信号である。

［発明が解決しようとする課題］ しかしながら、上記従来の技術÷は、ホールド信号がオ
フにされてから他のバスマスタがアクセス要求を発行す
るため、そのアクセス要求が出されるまでに時間がかか
り、例えば、第４図に示すように、スレーブ装置である
メモリの利用に時間が空くことになり（■斜線部）、非
効率的な動作であるとともに、バスマスタのアクセス権
の切り換えが頻繁に行なわれるほど全体の処理速度が低
下するものとなっていた。

本発明は、このような課題に鑑みて創案されたもので、
バスマスタの切り換えにおける時間の損失を削減して、
処理速度を高速化することのできるバスマスタ切り換え
制御方式を提供することを目的としている。

［課題を解決するための手段］ 上記目的を達成するための本発明における手段は、第１
図の原理説明図に示すように、複数のバスマスタ１ａ、
ｌｂを構成し、バスマスタｌａ。

１ｂは、アクセス要求によりバスの使用権を得て、バス
を専有してスレーブ装置３に対するアクセス動作をする
ものであり、それらバスマスタｌａ。

１ｂからのアクセス要求を調停する電子計算機システム
におけるバスマスタ切り換え制御方式であって、アクセ
ス要求調停手段２を有し、アクセス要求調停手段２は、
アクセス要求を記憶するアクセス要求記憶手段２ａを有
し、バスが専有されているときに発行された他のバスマ
スタのアクセス要求を前記アクセス要求記憶手段２ａに
記憶して、その記憶したアクセス要求により次のバスの
使用許可を行なうことを特徴とするバスマスタ切り換え
制御方式による。

［作用］ 本発明では、第１図に示すように、例えば、バスマスタ
ｌａによるスレーブ装Ｗ３へのアクセス中に、バスマス
タｌｂがアクセス要求を発行したとしても、そのアクセ
ス要求はアクセス要求調停手段２においてアクセス要求
記憶手段２ａに記憶され、バスマスタ１ｂは要求が受は
付けらだことをアクセス要求調停手段２から通知される
まで待機する。アクセス要求調停手段２では、バスマス
タ１ａのアクセスが終了したときに、アクセス要求記憶
手段２ａに記憶されているアクセス要求により、即座に
バスマスタ１ｂにアクセス権が渡される。

従って、バスマスタ間のアクセス権の切り換えの時に、
アクセス要求を発行する時間が省略されるため高速化さ
れる。

［実施例］ 以下、本発明の実施例を詳細に説明する。

第２図は、ＣＰＵ２１ａとＤＭＡＣ２ｌ　ｂの２つのバ
スマスタが構成される電子計算機システムにおける本発
明の一実施例の概略構成図である。

同図において、２２はアクセス要求調停部、２３はスレ
ーブ装置であるメモリ、２４はメモリ制御部である。こ
のメモリ制御部２４は、ＣＰＵ２１ａからメモリ２３へ
のアクセスにおけるタイミングを制御するものである。

アクセス要求調停部２２は、ＪＫ−Ｆ／Ｆ　（フリップ
フロップ）回路２２ａと、論理和（ＯＲ）回路２２ｂと
、論理積（ＡＮＤ）回路２２ｃと、反転回路２２ｄによ
り構成されている。ＪＫ−Ｆ／Ｆ回路２２ａは、アクセ
ス要求記憶手段であり、そのＪ入力には、ＣＰＵ２１　
ａからのアクセス要求信号が接続され、Ｋ入力には、メ
モリ制御部２４からＣＰＵ２１　ａへの要求受は付は信
号が接続され、Ｑ出力は、ＯＲ回路２２ｂの入力に接続
されている。ＯＲ回路２２ｂにおける他方の入力には、
ＣＰＵ２１　ａからのアクセス要求信号が直接接続され
、その出力はＡＮＤ回路２２ｃの入力に接続されている
。ＡＮＤ回路２２ｃにおける他方の入力には、反転回路
２２ｄの出力が接続され、その出力は、ＣＰＵ２１　ａ
からのアクセス要求信号として、メモリ制御部２４に接
続されている。

反転回路２２ｄの入力には、ＤＭＡＣ２ｌ　ｂからのア
クセス要求信号が接続されている。

上記構成において、ＣＰＵ２１　ａからのメモリ２３へ
のアクセスは、アクセス要求信号をアクセス要求調停部
２２を介してメモリ制御部２４に発行ることによりなさ
れる。ＤＭＡＣ２ｌ　ｂからのメモリ２３へのアクセス
は、ＤＭＡＣ２ｌ　ｂ内にメモリ制御部が内蔵されてい
るため、アクセス要求信号を直接メモリ２３に発行して
なされる。ただし、ＣＰＵ２１　ａによるアクセス中に
は、メモＩＪ２３では受は付けられないようになされて
いる。

通常、ＣＰＵ２１　ａによるメモリ２３へのアクセスが
主に行なわれ、ＤＭＡＣ２ｌ　ｂによるメモリ２３への
アクセスは、ＣＰＵ２１　ａの動作サイクルの中で、バ
スを使用しない時間を利用してなされる。

第３図は、上記構成における動作を説明するタイミング
チャートであり、（ａ）はＣＰＵ２１　ａがメモリ２３
をアクセスする場合であり、（ｂ）はＤＭＡＣ２１ｂが
先にメモリ２３をアクセスしていた場合である。

（ａ）のタイムチャートに示すように、ＤＭＡＣ２１ｂ
がアクセス要求を出していないとき、すなわち、そのア
クセス要求信号が°“Ｌｏｗ”であるときには（■）、
反転回路２２ｄの出力は“Ｈｉｇｈ”の状態となる。従
って、ＣＰＵ２１　ａのアクセス要求信号が“Ｈｉｇｈ
”°となると（■）、その信号は、ＯＲ回路２２ｂを介
してＡＮＤ回路２２ｃに入力され、ＡＮＤ回路２２ｃの
出力は“Ｈｉｇｈ”となり、そのアクセス要求信号はそ
のままメモリ制御部２４に伝送されて、ＣＰＵ２１　ａ
によるメモリ２３へのアクセスが行なわれる（■）。

この時、ＪＫ−Ｆ／Ｆ２２ａでは、そのＪ入力にＣＰＵ
２１　ａのアクセス要求信号が入力されて、Ｑ出力が一
時“Ｈｉｇｈ”となるが（■）、メモリ制御部２４から
のＣＰＵ２１　ａへの要求受は付は信号が、Ｋ入力に入
力されることにより（■）リセットされる。

一方、（ロ）のタイムチャートに示すように、ＤＭＡＣ
２１ｂが先にメモリ２３にアクセスをしているとき（［
相］；ａ）、すなわち、そのアクセス要求信号をＨｉｇ
ｈ″としているときには（■）、反転回路２２ｄの出力
は“Ｌｏｗ”の状態となるため、この時のＣＰＵ２１　
ａのアクセス要求信号は（＠）　、ＡＮＤ回路２２ｃに
て阻止され、ＣＰＵ２１ａは待機状態となる。しかし、
そのＣＰＵ２１ａ（７）７クセス要求信号は、Ｊ　Ｋ−
Ｆ／Ｆ　２２ａにおいて記憶され、Ｑ出力にて“Ｈｉｇ
ｈ”の状態が保たれる（［相］）。従って、ＤＭＡＣ２
１ｂのアクセスが終了して、そのアクセス要求信号が“
Ｌｏｗ″になると、反転回路２２ｄの出力はＨｉ　ｇｈ
”となるため、ＪＫ−Ｆ／Ｆ２２ａのＱ出力が、ＯＲ回
路２２・ｔｌよびＡＮＤ回路２２Ｃを介して、ＣＰＵ２
１　ａのアクセス要求信号としてメモリ制御部２４に入
力される。これにより、ＤＭＡＣ２ｌ　ｂのアクセス終
了後、直ちにＣＰＵ２１ａからメモリ２３へのアクセス
が開始される（［相］；ｂ）。そして、メモリ制御部２
４からＣＰＵ２１ａへの要求光は付は信号が、ＪＫ−Ｆ
／Ｆ２２ａのに入力へ入力されて（＠）、そのＱ出力は
リセットされる。なお、（ａ）■、ｂ）■の信号は、メ
モリ制御部２４からＣＰＵ２１　ａへの終了通知である
。

このように本実施例では、ＪＫ−Ｆ／Ｆを利用してアク
セス要求信号を記憶することにより、２つのバスマスタ
間のアクセス権の切り換えを高速に行なっている。

なお、上記実施例では、アクセス要求記憶手段としてＪ
Ｋ−Ｆ／Ｆを利用したが、本発明はこれに限るものでは
ない。また、２つのバスマスタが構成されるシステムの
例を示したが、３つ以上のバスマスタが構成される場合
のアクセス要求の調停でも、それぞれのアクセス要求を
記憶して、記憶した順にそれぞれのアクセス要求を出し
たバスマスタに対応してアクセス権を与えるようにすれ
ばよい。

［発明の効果］ 以上説明したように、本発明によれば、複数のバスマス
タが構成されるシステムにおいて、１つのバスマスタの
アクセスが終了した後に、次にアクセスを行なうバスマ
スタがアクセス要求を出すのではなく、他のバスマスタ
のアクセス中に出されたアクセス要求をアクセス要求調
停手段により記憶して、アクセスが終了した直後に記憶
したアクセス要求を発行したバスマスタに、アクセス権
を切り換えるため、バスマスタの切り換えにおいてアク
セス要求の発行に要するす時間が削減されて、スレーブ
装置の空き時間を減少させることができ、有効利用がな
されるとともに、処理速度が高速化される。これは、バ
スマスタのアクセス権の切り換えが頻繁に行なわれる電
子計算機システムはど、スループットの向上に寄与する
ところが大きい。

２２ｂ、ＯＲ回路、 ２２ｄ；反転回路、 ２３；メモリ、 ２２ｃ；ＡＮＤ回路、 ２４；メモリ制御部。

Claims (1)

1. 【特許請求の範囲】 複数のバスマスタ（１ａ、１ｂ）を構成し、バスマスタ
   （１ａ、１ｂ）は、アクセス要求によりバスの使用権を
   得て、バスを専有してスレーブ装置（３）に対するアク
   セス動作をするものであり、 それらバスマスタ（１ａ、１ｂ）からのアクセス要求を
   調停する電子計算機システムにおけるバスマスタ切り換
   え制御方式であって、 アクセス要求調停手段（２）を有し、 アクセス要求調停手段（２）は、アクセス要求を記憶す
   るアクセス要求記憶手段（２ａ）を有し、バスが専有さ
   れているときに発行された他のバスマスタのアクセス要
   求を前記アクセス要求記憶手段（２ａ）に記憶して、そ
   の記憶したアクセス要求により次のバスの使用許可を行
   なうことを特徴とするバスマスタ切り換え制御方式。