JPH03137754A - 共有メモリのアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１個の共有メモリをＣＰＵ、ＤＭＡＣ（ダイレ
クトメモリアクセス制御装置）等のバスを制御する機能
を有する回路を具備する複数のバスマスターからアクセ
スする共有メモリのアクセス制御方式に関するものであ
る。

〔従来技術〕

第５図は従来の共有メモリのアクセス制御方式のシステ
ム構成を示すブロック図である。同図において、１１は
共有メモリ、１２は共有メモリ制御回路、１３はバスマ
スターＡ１１４はバスマスターＢ５１５はバスマスター
Ｃ，１６，１７，１８はそれぞれ制御回路、１９，２０
．２１はそれツレバスバッファー　２２はバスアービト
レーション回路である。

各バスマスターＡ１３．Ｂ１４．Ｃ１５からの共有メモ
リ１１に対するバス要求信号（Ｂｕｓ　ＲＥＱＡ、　Ｂ
、　Ｃ）をバスアービトレーション回路２２がその優先
順位を判別し、最も優先度の高いバスマスターに対して
共有メモリ１１のバスを使用する権利を与える。バス要
求信号と共に共有メモリ１１のアクセスの為の信号が別
系統になっており、バス要求信号がバスアービトレーシ
ョン回路２２で受け取られ共有メモリバス使用権を獲得
して始めて共有メモリ１１に対し℃共有メモリセレクト
信号（アクセス要求信号）ＡＣ３、ＢＯ２、ＣＣ８を与
えることができる。

〔発明が解決しようとする課題〕

しかしながら上記従来のアクセス制御方式では、バス使
用権獲得のためのバスアービトレーション回路２２に対
する信号が必要なため回路が複雑となり、バスマスター
のいずれかが共有メモリ１１のバス使用権を獲得すると
他のバスマスターがアクセス要求を行なっても共有メモ
リ１１のバスヲ占有しているバスマスターがそのバス使
用権を放棄するまで共有メモリ１１をアクセスできない
為、１つのバスマスターが共有メモリ１１を独占してし
まうという問題があった。そしてもしこの独占を避けよ
うとすれば、前記アクセス権を強制的に放棄させる回路
が必要となり、回路構成が複雑となるという問題もあっ
た。

本発明は上述の点に鑑みてなきれたもので、上記問題点
を除去し、各バスマスターからの共有メモリのセレクト
信号を共有メモリ１１のアクセス１サイクル毎に共有メ
モリ側のプライオリティ−エンコーダによりチエツクを
行ないその時点で最も優先度の高いバスマスクが共有メ
モリをアクセスできるようにした共有メモリのアクセス
制御方式を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、共有メモリと、共有
メモリ制御回路と、複数のバスマスターを有し、該複数
のバスマスターから前記共有メモリをアクセスできるよ
うにした共有メモリのアクセス制御方式において、複数
のバスマスターの共有メモリに対するアクセス要求信号
の優先順位を決めるプライオリティ−エンコーダと、該
ブライオリティーエンフーダの出力を前記共有メモリア
クセスの１サイクル中保持するラッチを具備することを
特徴とする。

〔作用〕

上記の如く構成することにより、複数のバスマスターか
らのアクセス要求信号の内、ブライオリティーエンフー
ダで最優先順位のアクセス要求信号を受け付けると共に
、そのアクセス要求信号を出力したバスマスターにアク
セス受け付は信号を返すと共に、ラッチ回路により共有
メモリアクセス１サイクル中前記最優先順位のアクセス
要求信号を保持するから、バスマスターからのアクセス
要求信号に対して、メモリアクセス１サイクル毎に共有
メモリをアクセスさせ、メモリアクセス１サイクル終了
時点毎に他のバスマスターからのアクセス要求信号をチ
エツクし、その時点でアクセス要求信号の優先順位を決
定できる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の共有メモリのアクセス制御方式のシス
テム構成を示すブロック図である。同図において、第５
図と同一符号を付した部分は同一部分を示すのでその説
明は省略する（以下能の図面においても同様とする）。

２３はプライオリティ−エンコーダ、２４は該プライオ
リティ−エンコーダ２３の出力を共有メモリアクセスの
１サイクル中保持するラッチ回路である。

バスマスターＡ１３　、Ｂ１４　、Ｃ１５からのそれぞ
れの共有メモリセレクト信号（アクセス要求信号）ＡＣ
８、ＢＯ２、ＣＣ３内最も優先順位の高いものをプライ
オリティ−エンコーダ２３で判別し、最も高いアクセス
要求信号を受け付け、このバスマスターに共有メモリ１
１のアクセス権を与える。このアクセス権を与えられた
バスマスターのバスバッファー（パスバッファー１９，
２０．２１のいずれか一つ）にはアクセス受け付は信号
（ＡＡＣＫ、ＢＡＣＫ、ＣＡＣＫのいずれか一つ）を送
す、そのパスバッファーからアドレス信号を共有メモリ
１１に送り、共有メモリ１１をアクセスする。また、ア
クセスを行なっているハスマスターに対してはアクセス
受け付は信号（ＡＡＣＫ、ＢＡＣＫ、ＣＡＣＫのいずれ
か一つ）が制御回路（制御回路１６，１７．１８のいず
れか一つ）を介して返きれる。

もし、共有メモリ１１がどのバスマスターからもアクセ
スされていない状態で、例えばバスマスターＡ１３から
アクセス要求信号ＡＣ５がプライオリティ−エンコーダ
２３に入力されたとすれば、プライオリティ−エンコー
ダ２３はこのアクセス要求信号に対して即座にアクセス
を許可する。このとき共有メモリ１１のアクセスサイク
ルの始めでアクセス要求信号をラッチ回路２４でラッチ
し、バスマスターＡ１３にアクセス受け付は信号ＡＡＣ
Ｋを返す。

共有メモリ１１へのアクセスサイクルの終了時点でもし
他の、例えばバスマスターＢ１４．バスマスターＣ１５
からのアクセス要求信号ＢＣ８。

ＣＣ８がアクティブになっていれば、その内の最も優先
順位の高いアクセス要求信号、例えばＢＯ２が受け付け
られ、次のアクセスサイクルに入る。もし、いずれのバ
スマスターからもアクセス要求信号がきていなければ、
ラッチ回路２４の内容をクリアし、次のアクセスを待つ
。

第２図は第１図のシステムにおけるバスマスターＡ１３
．Ｂ１４．Ｃ１５から共有メモリ１１をアクセスする場
合のタイミングチャートを示す図である。ここで、プラ
イオリティ−エンコーダ２３の優先順位は、バスマスタ
ーＡ１３が最モ高く次にバスマスターＢ１４をしてバス
マスターＣ１５が最も低くなっている。同図において、
時点ｔ１ではバスマスターＡ１３からのアクセス要求信
号ＡＣ９があり、他のバスマスターＢ１４．Ｃ１５から
のアクセス要求信号がないから、即座にバスマスターＡ
１３のアクセスが許可され、このアクセス要求信号ＡＣ
８がラッチ回路２４により共有メモリアクセスの１サイ
クル中（時点１＋〜ｔｘ）保持されると共に、アクセス
受け付は信号ＡＡＣＫがパスバッファー１９及び制御回
路１６に送られる。共有メモリアクセスの１サイクル終
了時点ｔ、では他のバスマスターからのアクセス要求信
号をチエツクする。ここではバスマスターＢ１４からの
アクセス要求信号ＢＣ３があるから、該アクセス要求信
号ＢＣ８がプライオリティ−エンコーダ２３で選択きれ
、ラッチ回路２４で保持され、アクセス受け付は信号Ｂ
ＡＣＫがパスバッファー２０及び制御回路１７に送られ
、バスマスターＢ１４による共有メモリ１１のアクセス
が行なわれる。このアクセスサイクルの終了時点ｔ、で
他のバスマスターからのアクセス要求信号をチエツクす
る。ここではバスマスターＡ１３からのアクセス要求信
号ＡＣ３があるから、バスマスターＡ１３による共有メ
モリ１１のアクセスが行なわれる。このアクセスサイク
ルの終了時点ｔ４で他のバスマスターからのアクセス要
求信号をチエツクする。ここではバスマスターＢ１４か
ものアクセス要求信号ＢＣ８があるから、バスマスター
Ｂ１４による共有メモリ１１のアクセスが行なわれる。

このアクセスサイクルの終了時点ｔ、で他のバスマスタ
ーからのアクセス要求信号をチエツクする。ここではバ
スマスターＡ１３からのアクセス要求信号ＡＣ５とバス
マスターＣ１５からのアクセス要求信号ＣＣ８があるか
ら、プライオリティ−エンコーダ２３はその内優先順位
の高いアクセス要求信号ＡＣ３を選択する。従って、バ
スマスターＡ１３による共有メモリ１１のアクセスが行
なわれる。このアクセスサイクルの終了時点ｔ、で他の
バスマスターからのアクセス要求信号をチエツクする。

ここではバスマスターＣ１５かものアクセス要求信号Ｃ
Ｃ８が待機中であるから、バスマスター０１５による共
有メモリ１１のアクセスが行なわれる。以下同様な動作
により、共有メモリ１１のアクセスが行なわれる。

上記のようにプライオリティ−エンコーダ２３とラッチ
回路２４を設け、プライオリティ−エンコーダ２３によ
り、各バスマスターからのアクセス要求信号ＡＣ９、Ｂ
Ｏ２、ＣＣ９の内優先順位の高いものに共有メモリ１１
のアクセス権を与え、その選択されたアクセス要求信号
をラッチ回路２４により共有メモリアクセス１サイクル
中保持するようにしたので、従来のように一つのバスマ
スターが共有メモリ１１を独占することがなくなる。

第３図は本発明の他の共有メモリのアクセス制御方式の
システム構成を示すブロック図である。

第３図が、第１図と異なる点は、第３図ではマルチプレ
クサ２５を設け、該マルチプレクサ２５にバスマスター
Ａ１３．Ｂ１４．Ｃ１５からのアドレスがアドレスバス
を通して入力されるようになっている点である。

バスマスターＡ１３．Ｂ１４．Ｃ１５からのアクセス要
求信号ＡＣ８、ＢＯ２、ＣＣ８はプライオリティ−エン
コーダ２３により優先順位の高いものが選択され、ラッ
チ回路２４に保持きれ、該保持されたアクセス要求信号
によりマルチプレクサ２５が制御され、該アクセス要求
信号を出力したバスマスターのアドレスが選択され、共
有メモ）１１に入力され、共有メモリ１１のアクセスが
行なわれる。

第４図は本発明の他の共有メモリのアクセス制御方式の
システム構成を示すブロック図である。

同図においては、第３図のものの共有メモリ１１として
ＤＲＡＭを用い、それに伴い共有メモリ制御回路１２を
ＤＲＡＭ制御回路とし、ＤＲＡＭのリフレッシュのため
のリフレッシュ制御回路２６を設けたものである。この
ＤＲＡＭのリフレッシュの点をのぞけば第３図と同じ動
作をする。

リフレッシュ制御回路２６のリフレッシュ要求信号をプ
ライオリティ−エンコーダ２３に入力することにより、
サイクルスチールリフレッシュが容易にできる。

〔発明の効果〕

以上説明したように本発明によれば、下記のような優れ
た効果が得られる。

（１）従来のように共有メモリのバス使用権獲得のため
のバスアービトレーションが不要な為、回路構成がＵＳ
となる。

（２）待ち状態にあるバスマスターを共有メモリアクセ
ス中のバスマスターとプライオリティ−エンコーダで区
別することにより、１つのバスマスターが共有メモリを
専有することが避けられる。

（３）共有メモリとしてＤＲＡＭを使用した場合、該Ｄ
ＲＡＭをリフレッシュさせるためのリフレッシュ制御回
路のリフレッシュ要求信号をプライオリティ−エンコー
ダに入力することにより、サイクルスチールリフレッシ
ュを容易に実現することができる。

（４）共有メモリの各アクセスサイクル毎にアクセス要
求のチエツクができるので、システムの要求に柔軟に対
応できる。

（５）共有メモリの各アクセスサイクルの終了以前に待
機中のバスマスターがあるかどうかをチエツクすること
により、バスマスターの切換による時間ロスを防ぐこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の共有メモリのアクセス制御方式のシス
テム構成を示すブロック図、第２図は第１図のシステム
における各バスマスターから共有メモリをアクセスする
場合のタイミングチャートを示す図、第３図は本発明の
他の共有メモリのアクセス制御方式のシステム構成を示
すブロック図、第４図は本発明の他の共有メモリのアク
セス制御方式のシステム構成を示すブロック図、第５図
は従来の共有メモリのアクセス制御方式のシステム構成
を示すブロック図である。 図中、１１・・・・共有メモリ、１２・・・・共有メモ
リ制御回路、１３・・・・バスマスターＡ、１４・・・
・バスマスターＢ５１５・・・・バスマスターｃ１１６
．１７．１８・・・・制御回路、１９，２０．２１・・
・・バスバッファー　２２・・・・バスアービトレーシ
ョン回路、２３・・・・ブライオリティーエンフーダ、
２４・・・・ラッチ回路、２５・・・・マルチプレクサ
、２６・・・・リフレッシュ制御回路。

Claims (1)

1. 【特許請求の範囲】 共有メモリと、共有メモリ制御回路と、複数のバスマス
   ターを有し、該複数のバスマスターから前記共有メモリ
   をアクセスできるようにした共有メモリのアクセス制御
   方式において、 前記複数のバスマスターの共有メモリに対するアクセス
   要求信号の優先順位を決めるプライオリティーエンコー
   ダと、 該プライオリティーエンコーダの出力を保持するラッチ
   回路を具備し、 前記複数のバスマスターからアクセス要求信号の内、前
   記プライオリティーエンコーダで最優先順位のアクセス
   要求信号を受け付けると共に、そのアクセス要求信号を
   出力したバスマスターにアクセス受け付け信号を返すと
   共に、前記ラッチ回路により共有メモリアクセス１サイ
   クル中前記最優先順位のアクセス要求信号を保持し、メ
   モリアクセス１サイクル毎に共有メモリをアクセスする
   バスマスターを決めることを特徴とする共有メモリのア
   クセス制御方式。