JP2986176B2 - バス権制御方式およびバスシステム - Google Patents

バス権制御方式およびバスシステム

Info

Publication number
JP2986176B2
JP2986176B2 JP2121893A JP12189390A JP2986176B2 JP 2986176 B2 JP2986176 B2 JP 2986176B2 JP 2121893 A JP2121893 A JP 2121893A JP 12189390 A JP12189390 A JP 12189390A JP 2986176 B2 JP2986176 B2 JP 2986176B2
Authority
JP
Japan
Prior art keywords
bus
unit
arbiter
master unit
request
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2121893A
Other languages
English (en)
Other versions
JPH0418656A (ja
Inventor
茂樹 森本
代一 遠藤
敏彦 中内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2121893A priority Critical patent/JP2986176B2/ja
Priority to US07/698,956 priority patent/US5297292A/en
Publication of JPH0418656A publication Critical patent/JPH0418656A/ja
Application granted granted Critical
Publication of JP2986176B2 publication Critical patent/JP2986176B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ転送に即時性が要求されるバスシス
テムにおける好適なバス権制御方式に関する。
［従来の技術］ 従来のバス権制御方式は以下のようなものであった。
1.複数のユニットが単一のバスに接続されたバスシステ
ムにおいて、あるユニット（ユニットＡ）が別のユニッ
ト（ユニットＢ）との間でデータ転送を行なう場合に
は、一般的に次のような手順をとる。まず、ユニットＡ
がバスアービタに対してバス使用要求を出す。バスアー
ビタは現在バスを使用しているユニットのバス使用が無
くなればユニットＡに対してバス使用許可を与える。こ
れによりユニットＡはバス権を獲得したことになり、以
後、そのバスを使用したデータ転送を行なう。
2.複数のユニットが複数のバスに接続された複数バスシ
ステムにおいては、特開平１−205365号公報に記載され
ているように、あるユニットＡがユニットＡとは別のバ
スに接続されたユニットＢとの間でデータ転送を行なう
場合には次に示す（１）あるいは（２）の手順をとる。
（１）ユニットＡはユニットＡの接続されるバス（バス
１）のバスアービタに対してバス使用要求を出し、バス
１のバス権を獲得した後、バス１にアドレス情報を出力
する。そのアドレス情報をデコードしてユニットＢの接
続されるバス（バス２）のバスアービタに対してバス使
用要求を出し、バス２のバス権を獲得する。このように
して、順番にバス権を獲得した後、データ転送を行な
う。
（２）ユニットＡは、ユニットＡの接続されるバスのバ
スアービタ及びユニットＢの接続されるバスのバスアー
ビタの両方に同時にバス使用要求を出し、両方のバス権
を獲得した後、データ転送を行なう。
［発明が解決しようとする課題］ 上記従来技術１および２（１）は、あるユニットにデ
ータ転送要求が発生した場合、そのユニットが実際にデ
ータ転送を始める前にはバス権獲得のための余分の時間
が必要とされ、アクセスが遅くなるという問題があっ
た。また、上記従来技術２（２）は、複数のバスのバス
権獲得を同時に行なうことによりアクセスを早くしよう
とするものであるが、同一バスに接続されるユニット間
のデータ転送においても他のバスのバス権を余分に獲得
してしまい、必要以上にバス占有率が高くなるという問
題があった。
本発明の目的は、データ転送に即時性を要求されるシ
ステムにおいて、バス権獲得時間を見かけ上無くしアク
セスを早くすることができるバス権制御方式およびこの
方式を実現するバスシステムを提供することにある。
本発明の他の目的は、データ転送を行なわないのに必
要以上にバス権を獲得したままの状態でバス占有率が高
くなることを無くすることができるバス権制方式および
この方式を実現するバスシステムを提供することにあ
る。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、それぞれ複数
のユニットが接続されているバスを複数有し、一方のバ
スに接続されているユニットが他方のバスに接続されて
いるユニットにアクセス可能な複数バスシステムにおけ
るバス権制御方式であって、前記一方のバスに接続され
たユニットが自バスまたは他方のバスに接続されたユニ
ットにアクセスしようとするとき、両バスの使用要求を
発し、自バスに接続されたユニットにアクセスすること
が判明した場合に前記他方のバスの使用要求を取り消す
ようにしたものである。
本発明によるバスシステムは、第１のバスと、該第１
のバスに接続された第１のスレーブユニットと、前記第
１のバスの使用権の調停を行う第１のバスアービタと、
該第２のバスと、該第２のバスに接続されたマスタユニ
ットおよび第２のスレーブユニットと、前記マスタユニ
ットが前記第１および第２のスレーブユニットのいずれ
をアクセスしようとしているかをアクセスアドレスによ
り判定するアドレスデコーダと、前記第２のバスの使用
権の調停を行うとともに、前記マスタユニットからバス
の使用要求信号を受けて前記第１のバスアービタに第１
のバスの使用要求信号を発生し、前記アドレスデコーダ
からの第２のスレーブユニットにアクセスすることを示
す信号により前記第１のバスアービタに対する第１のバ
スの使用要求信号を取り消す第２のバスアービタとを備
えたものである。
また、本発明による他のバス権制御方式は、第１のマ
スタユニットおよび少なくとも１個のスレーブユニット
が共通バスに接続され、前記第１のマスタユニットが一
定時間T1毎に前記共通バスを介して前記スレーブユニッ
トとの間でデータ転送を行うバス権制御方式において、
第１のマスタユニットは、前回のデータ転送開始時から
N2（＜T1）時間後にバス使用要求を発して予めバス使用
権を獲得しておき、T1時間経過時に直ちにデータ転送を
開始するようにしたものである。
この方式において、好ましくは、第１のマスタユニッ
トは、前記バス使用要求を発してからT3（T2＋T3＞T1）
時間経過してもデータ転送を行う必要がない場合には前
記バス使用権を放棄する。
本発明のマスタユニットは、それぞれ複数のユニット
が接続されているバスを複数有し、一方のバスに接続さ
れているユニットが他方のバスに接続されているユニッ
トにアクセス可能な複数バスシステムにおける前記一方
のバスに接続されたマスタユニットであって、自バスま
たは他方のバスに接続されたユニットにアクセスしよう
とするとき、両バスの使用要求を発し、自バスに接続さ
れたユニットにアクセスすることが判明した場合に前記
他方のバスの使用要求を取り消すようにしたものであ
る。
また、スレーブユニットが接続される共通バスに接続
され、一定時間T1毎に前記共通バスを介して前記スレー
ブユニットとの間でデータ転送を行うマスタユニットに
おいて、前回のデータ転送開始時からT2（＜T1）時間後
にバス使用要求を発して予めバス使用権を獲得してお
き、T1時経過時に直ちにデータ転送を開始するようにし
てもよい。
本発明による他のバスシステムは、複数のユニットが
共通バスに接続され、少なくとも１個のユニットが次に
前記共通バスを使用する時点が予測されるバスシステム
において、前記共通バスの使用権の調停を行うバスアー
ビタと、前記少なくとも１個のユニットが次に前記共通
バスを使用すると予測される時点を計測する第１のタイ
マ手段と、該第１のタイマ手段の出力に応じて前記バス
アービタに対してバス使用要求信号を発生するリクエス
ト制御手段とを備えたものである。
このバスシステムにおいて、好ましくは、前記バス使
用要求信号の発生した後、前記バスが使用されない期間
を計測し、予め定めた一定時間を計測したとき前記バス
使用要求信号を取り消すよう前記リクエスト制御手段に
指示する第２のタイマ手段を設けるとよい。
［作 用］ 本発明では、複数バスシステムにおいて、他方のバス
を利用するデータ転送が必要であることが判明してから
バス権を獲得手続きを始めるのではなく、それ以前に他
方のバス権も獲得しておくため、見かけ上バス権獲得の
ための時間が無くなりアクセスが早くなるのみならず、
他方のバス権を獲得してもデータ転送実施が不要の場合
は直ちにバス権を放棄するため、必要以上にバスが占有
されることはない。
また、一定時間T1毎にデータ転送要求が発生する、あ
るいは次回のバス使用時期が予測される共通バスシステ
ムにおいて、その時期以前にバス使用要求を発生するこ
とにより、次回のデータ転送が必要な時点にはあらかじ
めバス権が獲得されているので、アクセスが早くなる。
さらに、なんらかの理由で、一定時間たってもデータ転
送要求が発生しない事態が生じた場合には、バス権を放
棄する。これにより、必要以上にバスが占有されること
はなくなる。
［実施例］ 以下、本発明の一実施例について図面を用いて説明す
る。
第１図は、本発明のバス権制御方式の一実施例を示す
ブロック図である。説明を簡単にするために、各バスに
対してマスタユニット及びスレーブユニットを１つずつ
図示している。マスタユニットとしては、プロセッサの
他、DMAコントローラ等があり、スレーブユニットとし
てはメモリ、入出力デバイス等がある。
第１図において、マスタユニット11とスレーブユニッ
ト12はバス１に接続されている。バス１のバス権制御は
バスアービタ10によって行なわれる。マスタユニット11
からはバス１の使用要求信号41がバスアービタ10に出力
され、バスアービタ10からバス１の使用許可信号42がマ
スタユニット11に入力されている。マスタユニット21と
スレーブユニット22はバス２に接続されている。バス２
のバス権制御はバスアービタ20によって行なわれる。マ
スタユニット21からはバス２の使用要求信号51がバスア
ービタ20に出力され、バスアービタ20からバス２の使用
許可信号52がマスタユニット21に入力されている。バス
１とバス２はバス間結合部30を介して接続されている。
バスアービタ20からバス１の使用要求信号61がバスアー
ビタ10に出力され、バスアービタ10からバス１の使用要
求許可信号62がバスアービタ20に入力されている。バス
２に出力されたアドレス情報は、アドレスデコーダ70で
デコードされ、そのアドレス情報がバス２上のユニット
を対象としたものであることを示すバス２選択信号71が
バスアービタ20に入力されている。
第２図は、第１図の動作を示すタイムチャートであ
る。ここでは２通りのアクセスケースについて表わして
おり、アクセスケース１はマスタユニット21がスレーブ
ユニット12からデータを読出す場合であり、アクセスケ
ース２はマスタユニット21がスレーブユニット22からデ
ータを読出す場合である。
マスタユニット21は、スレーブユニット12あるいは22
との間でデータ転送を行なう場合には、まず、バス２の
バス権を獲得するために、バス使用要求信号51（BR2）
をONにする。この時点では、マスタユニット21はまだア
ドレス情報を出力していないため、アクセス先がスレー
ブユニット12なのか22なのか分からない。バス使用要求
信号BR2がONになるとバスアービタ20はバス１のバス権
を獲得するために、バス使用要求信号61（BR1）をONに
する。その後、バスアービタ20はバス２を使用している
ユニトが無くなるとバス使用許可信号52（BG2）をONに
する。また、バスアービタ10はバス１を使用しているユ
ニットが無くなるとバス使用許可信号62（BG1）をONに
する。
バス使用許可信号BG2がONになると、マスタユニット2
1はバス２のアドレスラインにアドレス情報ADR1を出力
する。そのアドレス情報をアドレスデコーダ70ぢぇデコ
ードすることにより、アクセス対象がスレーブユニット
12なのか22なのかが分かる。
アクセス対象がスレーブユニット12の場合（アクセス
ケース１）には、アドレス情報はバス間結合部30を介し
てバス１のアドレスラインに出力される。これにより、
スレーブユニット12はそのアドレス情報に対応したデー
タRDをバス１のデータラインに出力する。そのデータは
バス間結合部30を介してバス２のデータラインに出力さ
れ、マスタユニット21はデータRDを受け取る。
ここで、バス１の使用要求信号BR1は、バス２のアド
レスラインに出力されたアドレス情報をデコードした後
ではなく、マスタユニット21がバス２のバス使用要求信
号51をONにした直後に、ONにされることに意味がある。
この結果、バス１のバス権獲得とバス２のバス権獲得が
並行して行なわれることになり、バス１のバス権獲得時
間が見かけ上無くなっている。
アクセス対象がスレーブユニット22の場合（アクセス
ケース２）には、スレーブユニット22はアドレス情報AD
R2に対応したデータRDをバス２のデータラインに出力
し、マスタユニット21はデータRDを受け取る。一方、バ
ス２のアドレスラインにアドレス情報が出力された時点
で、アドレスデコーダ70はそのアドレスをデコードして
バス２選択信号71をONにする。バス２選択信号71がONに
なるとバスアービタ20は、バス１を使用する必要が無く
なったと判断し、バス１の使用要求信号61をOFFにし
て、バス権を放棄する。
以上、本実施例によれば、アクセス先の如何にかかわ
らず、バス１とバス２の使用要求信号をほぼ同時にONに
するため、１つのバスのバス権獲得時間で２つのバスの
バス権を獲得することができ、アクセスが早くなるとい
う効果がある。また、アドレス情報のデコードにより、
アクセス先がバス１でないと分かった時点で直ちにバス
１のバス権を放棄するため、必要以上にバス１を占有し
てバス使用率を高くすることがなくなる。
なお、第１図の実施例では、マスタユニット21のみ他
方のバス１に接続されたスレーブユニット12をアクセス
できる構成としたが、マスタユニット11が他方のバス２
に接続されたスレーブユニット22をアクセスしうるよう
にすることも同様に可能である。そのためには、バスア
ービタ10からのバス２の使用要求信号（図示せず）をバ
スアービタ20に出力し、バスアービタ20からバス２の使
用要求許可信号（図示せず）をバスアービタ10に返送
し、バス１に出力されたアドレス情報は、他のアドレス
デコーダ（図示せず）でデコードして、そのアドレス情
報がバス１上のユニットを対象としたものであることを
示すバス１選択信号（図示せず）をバスアービタ10に入
力するようにすればよい。
第３図は、本発明の別の実施例を示すブロック図であ
る。本実施例においては、説明を簡単にするために、マ
スタユニットを２つ、スレーブユニットを１つのみ図示
している。マスタユニット、スレーブユニットについて
は第１の実施例で前述した通りである。
第３図において、マスタユニット120,121及びスレー
ブユニット122はバス100に接続されている。バス100の
バス権制御はバスアービタ110によって行なわれる。マ
スタユニット121からはバス使用要求信号141がバスアー
ビタ100に出力され、バスアービタ100からバス使用許可
信号142がマスタユニット121に入力されている。マスタ
ユニット120に関するバス使用要求はリクエスト制御部1
30によって行なわれる。リクエスト制御部130からバス
使用要求信号151がバスアービタ110に出力され、バスア
ービタ10からバス使用許可信号152がリクエスト制御部1
30に入力されている。また、リクエスト制御部130に
は、T2タイマ131及びT3タイマ132が備えられている。
第４図は、第３図の動作を示すタイムチャートであ
る。
本実施例では、マスタユニット120とスレーブユニッ
ト122との間のデータ転送が、一定時間T1毎に行なわれ
る場合を想定する。T2タイマ131のタイマ値T2は、T2＋
（バス権獲得時間）＝T1となるように設定されており、
T3タイマのタイマ値T3は、T2＋T3＞T1となるように設定
されている。リクエスト制御部130は、マスタユニット1
20がバスを使用し始めた時点（第４図のＡ時点またはＣ
時点）でT2タイマを起動する。それからT2時間たった時
点（第４図のＢ時点またはＤ時点）でバス使用要求信号
151（BR）をONにすると同時にT3タイマを起動する。バ
スアービタ110はバス使用要求信号BRがONになるとバス
を使用しているユニットが無くなりしだいバス使用許可
信号152（BG）をONにする。
通常、前回のバス使用時点（Ａ時点）から一定時間T1
たった時点（Ｃ時点）では、マスタユニット120は再び
バスを使用する。ここで、Ｃ時点より前のＢ時点であら
かじめバス使用要求信号151がONになっているため、Ｃ
時点ではバス使用許可信号152はすでにONになってお
り、マスタユニット120は直ちにバスを使用できる。す
なわり、アクセスが早くなる。
マスタユニット120、何らかの理由により、前回のバ
ス使用後一定時間T1たってもバスを使用する必要のない
場合もありうる。リクエスト制御部130は、バス使用要
求信号をONした時点（Ｄ時点）からT3時間たった時点
（Ｅ時点）でマスタユニット120がバスを使用する必要
が無い場合には、バス使用要求信号BRをOFFにしてバス
権を放棄する。なお、予定通りバスが使用された場合に
はT3タイマをリセットする。
以上、本実施例によれば、通常、一定時間毎にデータ
転送を行なうマスタユニットにとって、バス権獲得時間
によるアクセス時間増加が無くなり即時性が良くなる。
また、バス獲得から一定時間たってもデータ転送を行な
われないような不規則な場合でも、バスを使用しないこ
とが判明し次第、バス権を放棄することにより、必要以
上にバス権を獲得したままの状態でバス占有率を高くし
てしまうことがない。
なお、第３図の実施例では、マスタユニット120とス
レーブユニット122との間のデータ転送が、一定時間T1
毎に行なわれる場合を想定したが、一定時間毎でなく、
交互に時間T1、時間T2間隔でデータ転送を行うような場
合、さらに普遍化すれば、次にバスの使用が必要となる
時点が既知または推測される場合に、本発明は適用でき
る。その場合の変更点は次の通りである。重要なこと
は、バス使用要求信号を発生してからバス獲得までに要
する時間T0（第４図の時点Ｂと時点Ｃの間隔に相当）だ
け次のバス使用時点より先行してバス使用要求を発する
ことである。そのために、前記T2タイマに代えて、設定
時間Txが可変となるタイマを用意し、次のバス使用時ま
での時間Ｔに基づいて、Tx＝Ｔ−T0と設定すればよい。
前記T3タイマは前記と同様バス使用要求信号BRをONにす
ると同時に起動する。
また、第１の実施例において、第２の実施例のバス権
制御方式を併用することも可能である。
［発明の効果］ 本発明によれば、データ転送が必要となる時点にはす
でにバス権が獲得されているのでアクセスが早くなる。
また、もしデータ転送要求が発生しない場合にはバス権
を放棄することにより、必要以上にバス占有率を高くす
ることがなくなる。
さらに、一定時間毎にデータ転送要求が発生するよう
なシステムにおいて、規則通りにデータ転送要求が発生
する場合は即時性の良いデータ転送を行ない、不規則な
場合でも必要以上にバス占有率を高くならないようにす
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイムチャート、第３図は本発明の
別の実施例を示すブロック図、第４図は第３図の動作を
示すタイムチャートである。 １……バス、２……バス、10……バスアービタ、20……
バスアービタ、11……マスタユニット、12……スレーブ
ユニット、21……マスタユニット、22……スレーブユニ
ット、30……バス間結合部、41……バス１のバス使用要
求信号線、42……バス１のバス使用許可信号線、51……
バス２のバス使用要求信号線、52……バス２のバス使用
許可信号線、61……バス１のバス使用要求信号線、62…
…バス１のバス使用許可信号線、70……アドレスデコー
ダ、71……バス２選択信号線、100……バス、110……バ
スアービタ、120……マスタユニット、121……マスタユ
ニット、122……スレーブユニット、130……リクエスト
制御部、131……T2タイマ、132……T3タイマ、141……
バス使用要求信号、142……バス使用許可信号、151……
バス使用要求信号、152……バス使用許可信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−45348（ＪＰ，Ａ) 特開 昭63−86057（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36 310 G06F 13/36 520 G06F 13/362 510 - 520

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれ複数のユニットが接続されている
    バスを複数有し、一方のバスに接続されているユニット
    が他方のバスに接続されているユニットにアクセス可能
    な複数バスシステムにおけるバス権制御方式であって、 前記一方のバスに接続されたユニットが自バスまたは他
    方のバスに接続されたユニットにアクセスしようとする
    とき、両バスの使用要求を発し、自バスに接続されたユ
    ニットにアクセスすることが判明した場合に前記他方の
    バスの使用要求を取り消すようにしたことを特徴とする
    バス権制御方式。
  2. 【請求項２】第１のバスと、 該第１のバスに接続された第１のスレーブユニットと、 前記第１のバスの使用権の調停を行う第１のバスアービ
    タと、 該２のバスと、 該第２のバスに接続されたマスタユニットおよび第２の
    スレーブユニットと、 前記マスタユニットが前記第１および第２のスレーブユ
    ニットのいずれをアクセスしようとしているかをアクセ
    スアドレスにより判定するアドレスデコーダと、 前記第２のバスの使用権の調停を行うとともに、前記マ
    スタユニットからバスの使用要求信号を受けて前記第１
    のバスアービタに第１のバスの使用要求信号を発生し、
    前記アドレスデコーダからの第２のスレーブユニットに
    アクセスすることを示す信号により前記第１のバスアー
    ビタに対する第１のバスの使用要求信号を取り消す第２
    のバスアービタと を備えたことを特徴とするバスシステム。
  3. 【請求項３】第１のマスタユニットおよび少なくとも１
    個のスレーブユニットが共通バスに接続され、前記第１
    のマスタユニットが一定時間T1毎に前記共通バスを介し
    て前記スレーブユニットとの間でデータ転送を行うバス
    権制御方式において、 第１のマスタユニットは、前回のデータ転送開始時から
    T2（＜T1）時間後にバス使用要求を発して予めバス使用
    権を獲得しておき、T1時間経過時に直ちにデータ転送を
    開始することを特徴とするバス権制御方式。
  4. 【請求項４】第１のマスタユニットは、前記バス使用要
    求を発してからT3（T2＋T3＞T1）時間経過してもデータ
    転送を行う必要がない場合には前記バス使用権を放棄す
    ることを特徴とする請求項３記載のバス権制御方式。
  5. 【請求項５】複数のユニットが共通バスに接続され、少
    なくとも１個のユニットが次に前記共通バスを使用する
    時点が予測されるバスシステムにおいて、 前記共通バスの使用権の調停を行うバスアービタと、 前記少なくとも１個のムニットが次に前記共通バスを使
    用すると予測される時点を計測する第１のタイマ手段
    と、 該第１のタイマ手段の出力に応じて前記バスアービタに
    対してバス使用要求信号を発生するリクエスト制御手段
    と を備えたことを特徴とするバスシステム。
  6. 【請求項６】前記バス使用要求信号の発生した後、前記
    バスが使用されない期間を計測し、予め定めた一定時間
    を計測したとき前記バス使用要求信号を取り消すよう前
    記リクエスト制御手段に指示する第２のタイマ手段を設
    けたことを特徴とする請求項５記載のバスシステム。
JP2121893A 1990-05-11 1990-05-11 バス権制御方式およびバスシステム Expired - Fee Related JP2986176B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2121893A JP2986176B2 (ja) 1990-05-11 1990-05-11 バス権制御方式およびバスシステム
US07/698,956 US5297292A (en) 1990-05-11 1991-05-13 Bus system wherein a bus-using request signal is issued in advance of a determination that a bus is to be used and is thereafter cancelled if the bus is not used

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2121893A JP2986176B2 (ja) 1990-05-11 1990-05-11 バス権制御方式およびバスシステム

Publications (2)

Publication Number Publication Date
JPH0418656A JPH0418656A (ja) 1992-01-22
JP2986176B2 true JP2986176B2 (ja) 1999-12-06

Family

ID=14822515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2121893A Expired - Fee Related JP2986176B2 (ja) 1990-05-11 1990-05-11 バス権制御方式およびバスシステム

Country Status (2)

Country Link
US (1) US5297292A (ja)
JP (1) JP2986176B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05250305A (ja) * 1992-03-06 1993-09-28 Mitsubishi Electric Corp データ転送制御方式
JP2908147B2 (ja) * 1992-10-30 1999-06-21 富士通株式会社 バス制御装置及び方法
US5574868A (en) * 1993-05-14 1996-11-12 Intel Corporation Bus grant prediction technique for a split transaction bus in a multiprocessor computer system
DE4317567A1 (de) * 1993-05-26 1994-12-01 Siemens Ag Verfahren zum Betreiben eines Bussystems sowie Anordnung zur Durchführung des Verfahrens
US5450551A (en) * 1993-05-28 1995-09-12 International Business Machines Corporation System direct memory access (DMA) support logic for PCI based computer system
US5396602A (en) * 1993-05-28 1995-03-07 International Business Machines Corp. Arbitration logic for multiple bus computer system
US5640517A (en) * 1993-06-22 1997-06-17 Dell Usa, L.P. Method and apparatus for masters to command a slave whether to transfer data in a sequential or non-sequential burst order
US5469435A (en) * 1994-01-25 1995-11-21 Apple Computer, Inc. Bus deadlock avoidance during master split-transactions
US6256694B1 (en) * 1994-06-30 2001-07-03 Compaq Computer Corporation Distributed early arbitration
US5598542A (en) * 1994-08-08 1997-01-28 International Business Machines Corporation Method and apparatus for bus arbitration in a multiple bus information handling system using time slot assignment values
SE515316C2 (sv) * 1994-09-13 2001-07-16 Ericsson Telefon Ab L M Förfarande och anordning för att styra ett datanät
JPH09251437A (ja) * 1996-03-18 1997-09-22 Toshiba Corp 計算機装置及び連続データサーバ装置
US6393508B2 (en) * 1997-09-30 2002-05-21 Texas Instruments Incorporated Method and apparatus for multiple tier intelligent bus arbitration on a PCI to PCI bridge
JP2005505858A (ja) * 2001-10-16 2005-02-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 通信バスを持つコンピュータシステム
JP2003186824A (ja) * 2001-12-18 2003-07-04 Canon Inc バス使用権優先度調整装置およびシステム
US7099973B2 (en) * 2003-03-26 2006-08-29 Freescale Semiconductor, Inc. Method and system of bus master arbitration
JP2005100210A (ja) * 2003-09-26 2005-04-14 Oki Electric Ind Co Ltd バス構成回路
US7130943B2 (en) * 2004-09-30 2006-10-31 Freescale Semiconductor, Inc. Data processing system with bus access retraction
US20090037635A1 (en) * 2006-03-17 2009-02-05 Shanghai Magima Digital Information Co., Ltd. Bus arbitration device
TWI318355B (en) * 2006-04-17 2009-12-11 Realtek Semiconductor Corp System and method for bandwidth sharing in busses
TW200741465A (en) * 2006-04-17 2007-11-01 Realtek Semiconductor Corp System and method for bandwidth sharing in busses
KR102012699B1 (ko) * 2013-01-25 2019-08-21 삼성전자 주식회사 다중 버스 시스템 및 이를 포함하는 반도체 시스템
EP3358468B1 (en) * 2015-10-01 2020-12-09 Renesas Electronics Corporation Semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4449183A (en) * 1979-07-09 1984-05-15 Digital Equipment Corporation Arbitration scheme for a multiported shared functional device for use in multiprocessing systems
US4423384A (en) * 1981-12-21 1983-12-27 Motorola, Inc. Asynchronous multi-port arbiter
US4620278A (en) * 1983-08-29 1986-10-28 Sperry Corporation Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus
US4941086A (en) * 1984-02-02 1990-07-10 International Business Machines Corporation Program controlled bus arbitration for a distributed array processing system
JPH0666060B2 (ja) * 1984-08-09 1994-08-24 富士通株式会社 バス優先権制御方式
US4897784A (en) * 1985-06-10 1990-01-30 Nay Daniel L Multi-level bus access for multiple central processing unit
US4837682A (en) * 1987-04-07 1989-06-06 Glen Culler & Associates Bus arbitration system and method
JPH0831061B2 (ja) * 1987-07-24 1996-03-27 株式会社日立製作所 バツフア制御方式
US4982321A (en) * 1987-10-23 1991-01-01 Honeywell Inc. Dual bus system
JP2990692B2 (ja) * 1988-02-12 1999-12-13 日本電気株式会社 バス獲得制御方式
US5179705A (en) * 1988-03-23 1993-01-12 Dupont Pixel Systems, Ltd. Asynchronous arbiter state machine for arbitrating between operating devices requesting access to a shared resource
US5140680A (en) * 1988-04-13 1992-08-18 Rockwell International Corporation Method and apparatus for self-timed digital data transfer and bus arbitration
US5058006A (en) * 1988-06-27 1991-10-15 Digital Equipment Corporation Method and apparatus for filtering invalidate requests
US4961140A (en) * 1988-06-29 1990-10-02 International Business Machines Corporation Apparatus and method for extending a parallel synchronous data and message bus
US5088028A (en) * 1989-04-07 1992-02-11 Tektronix, Inc. Lock converting bus-to-bus interface system
US5239631A (en) * 1991-10-15 1993-08-24 International Business Machines Corporation Cpu bus allocation control

Also Published As

Publication number Publication date
US5297292A (en) 1994-03-22
JPH0418656A (ja) 1992-01-22

Similar Documents

Publication Publication Date Title
JP2986176B2 (ja) バス権制御方式およびバスシステム
US6282598B1 (en) PCI bus system wherein target latency information are transmitted along with a retry request
US20070067527A1 (en) Data transfer bus system connecting a plurality of bus masters
US7543093B2 (en) Method and system for stream burst data transfer
US5905878A (en) Method for controlling access to a computer bus
US5931931A (en) Method for bus arbitration in a multiprocessor system
US5708783A (en) Data bus arbiter for pipelined transactions on a split bus
JP3766377B2 (ja) バス制御装置及び情報処理システム
JP2647035B2 (ja) バス制御回路
JPH0210459A (ja) バス使用権決定方式
US5815676A (en) Address bus arbiter for pipelined transactions on a split bus
JP3240863B2 (ja) 調停回路
JP2990692B2 (ja) バス獲得制御方式
KR100451789B1 (ko) 자원 공유를 위한 프로세서 중재장치 및 중재방법
US5799160A (en) Circuit and method for controlling bus arbitration
JPH09269927A (ja) バスアクセス方法、バス、並びにバス接続システム
JP2742135B2 (ja) バス調停装置
JPH06266657A (ja) 情報処理装置
JPH02219157A (ja) コンピュータシステム内のバスアービタ
JPH03137754A (ja) 共有メモリのアクセス制御方式
JPH05189311A (ja) キャッシュメモリ・システム
JPH08339353A (ja) マルチプロセッサ装置
JPH05151147A (ja) コンピユータシステム
JPH11232215A (ja) バスコントローラ、バスマスタ装置及びバス制御システムの制御方法
JPH1011405A (ja) メモリアクセス競合制御システム

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees