JPH0831061B2 - バツフア制御方式 - Google Patents
バツフア制御方式Info
- Publication number
- JPH0831061B2 JPH0831061B2 JP62183721A JP18372187A JPH0831061B2 JP H0831061 B2 JPH0831061 B2 JP H0831061B2 JP 62183721 A JP62183721 A JP 62183721A JP 18372187 A JP18372187 A JP 18372187A JP H0831061 B2 JPH0831061 B2 JP H0831061B2
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- JP
- Japan
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- address
- bus
- processing
- main
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バツフア制御方式に係り、特に、バツフア
メモリを有する複数の処理装置が１個の主記憶装置を共
有する情報処理システムにおけるバツフア制御方式に関
する。
メモリを有する複数の処理装置が１個の主記憶装置を共
有する情報処理システムにおけるバツフア制御方式に関
する。
情報処理装置の主記憶アクセス時間を短縮する方法
に、バツフアメモリを用いる方法がある。この方法は、
主記憶装置より小容量ではあるが高速のバツフアメモリ
を、処理装置と主記憶装置の間に設け、処理装置がアク
セスした主記憶装置の記憶情報の写しをバツフアメモリ
に保持しておき、処理装置が主記憶装置をアクセスする
際、まずバツフアメモリにアクセスすべき情報があるか
否か調査し、もし存在する場合には、主記憶装置をアク
セスすることなく、バツフアメモリから情報を供給する
ことで、主記憶アクセス時間を見かけ上短縮するもので
ある。
に、バツフアメモリを用いる方法がある。この方法は、
主記憶装置より小容量ではあるが高速のバツフアメモリ
を、処理装置と主記憶装置の間に設け、処理装置がアク
セスした主記憶装置の記憶情報の写しをバツフアメモリ
に保持しておき、処理装置が主記憶装置をアクセスする
際、まずバツフアメモリにアクセスすべき情報があるか
否か調査し、もし存在する場合には、主記憶装置をアク
セスすることなく、バツフアメモリから情報を供給する
ことで、主記憶アクセス時間を見かけ上短縮するもので
ある。
このようなバツフアメモリを有する処理装置を少なく
とも１つ含む複数の処理装置が、主記憶装置を共有する
情報処理システムにおいて、ある処理装置が主記憶装置
のある記憶アドレスの情報を更新した際、更新を行なわ
なかつた他処理装置のバツフアメモリに当該記憶アドレ
スの情報が存在すると、そのバツフア内の情報と主記憶
装置内の情報とが不一致となつてしまう。
とも１つ含む複数の処理装置が、主記憶装置を共有する
情報処理システムにおいて、ある処理装置が主記憶装置
のある記憶アドレスの情報を更新した際、更新を行なわ
なかつた他処理装置のバツフアメモリに当該記憶アドレ
スの情報が存在すると、そのバツフア内の情報と主記憶
装置内の情報とが不一致となつてしまう。
このため、従来のシステムにおいて、主記憶装置の内
容を更新する際、先ず要求元の処理装置は、主記憶装置
に対して主記憶の更新要求と更新すべき記憶アドレス，
データ等を送出し、主記憶装置は、これらの要求を受け
付けると、指定されたアドレスの記憶内容を更新すると
同時に、更新要求に用いられたバスを用いて、更新要求
元以外の処理装置に対してバツフアメモリに更新された
記憶アドレスの情報を無効化するように要求していた。
容を更新する際、先ず要求元の処理装置は、主記憶装置
に対して主記憶の更新要求と更新すべき記憶アドレス，
データ等を送出し、主記憶装置は、これらの要求を受け
付けると、指定されたアドレスの記憶内容を更新すると
同時に、更新要求に用いられたバスを用いて、更新要求
元以外の処理装置に対してバツフアメモリに更新された
記憶アドレスの情報を無効化するように要求していた。
なお、この種バツフア制御方式に関する従来技術とし
て、例えば、特開昭61−112258号公報等に記載された技
術が知られている。
て、例えば、特開昭61−112258号公報等に記載された技
術が知られている。
前記従来技術は、バスを処理装置から主記憶装置への
アクセス以外に、主記憶装置が更新された記憶アドレス
を処理装置に送出して、処理装置内のバツフアメモリの
記憶アドレスの情報を無効化するためにも用いられるた
め、この間、全ての処理装置から主記憶装置へのアクセ
スができなくなり、処理装置は、バスが空くまで待たさ
れることになり、処理装置の処理性能を低下させてしま
うという問題点を有している。
アクセス以外に、主記憶装置が更新された記憶アドレス
を処理装置に送出して、処理装置内のバツフアメモリの
記憶アドレスの情報を無効化するためにも用いられるた
め、この間、全ての処理装置から主記憶装置へのアクセ
スができなくなり、処理装置は、バスが空くまで待たさ
れることになり、処理装置の処理性能を低下させてしま
うという問題点を有している。
本発明の目的は、前記従来技術の問題点を解決し、主
記憶装置からの更新アドレスの送出を不要とし、これに
より処理装置のバス待ち時間を無くして、処理装置の処
理性能の低下を防止することのできるバツフア制御方式
を提供することにある。
記憶装置からの更新アドレスの送出を不要とし、これに
より処理装置のバス待ち時間を無くして、処理装置の処
理性能の低下を防止することのできるバツフア制御方式
を提供することにある。
本発明によれば、前記目的は、主記憶装置を共有する
全ての処理装置のうち、バッファメモリを持つ全ての処
理装置が、主記憶装置によってなされた記憶アドレスの
取り込み指示に従ってバスを監視し、ある処理装置が主
記憶装置の記憶内容の更新要求の発行を知り、他の処理
装置が、主記憶装置に送出されている更新記憶アドレス
を読取り、自バツフアメモリ内に当該記憶アドレスの情
報が存在する場合、その情報を無効化するようにするこ
とにより達成される。
全ての処理装置のうち、バッファメモリを持つ全ての処
理装置が、主記憶装置によってなされた記憶アドレスの
取り込み指示に従ってバスを監視し、ある処理装置が主
記憶装置の記憶内容の更新要求の発行を知り、他の処理
装置が、主記憶装置に送出されている更新記憶アドレス
を読取り、自バツフアメモリ内に当該記憶アドレスの情
報が存在する場合、その情報を無効化するようにするこ
とにより達成される。
処理装置は、常にバスの状態を監視し、バスに他処理
装置から主記憶装置への更新要求が送出されると、同時
に送出される更新記憶アドレスを読取り、これにより、
当該処理装置内のバツフアメモリの無効化処理を行うよ
う制御する。従つて、各処理装置は、主記憶装置からの
無効化処理の要求と、そのための更新アドレスを必要と
すること無く、自装置内のバツフアメモリの情報と主記
憶装置内の情報との一致を図ることができ、また、この
ためにバスが処理装置から主記憶装置へのアクセス以外
に使用されることが無くなり、処理性能の向上を図るこ
とができる。
装置から主記憶装置への更新要求が送出されると、同時
に送出される更新記憶アドレスを読取り、これにより、
当該処理装置内のバツフアメモリの無効化処理を行うよ
う制御する。従つて、各処理装置は、主記憶装置からの
無効化処理の要求と、そのための更新アドレスを必要と
すること無く、自装置内のバツフアメモリの情報と主記
憶装置内の情報との一致を図ることができ、また、この
ためにバスが処理装置から主記憶装置へのアクセス以外
に使用されることが無くなり、処理性能の向上を図るこ
とができる。
以下、本発明によるバツフア制御方式の一実施例を図
面により詳細に説明する。
面により詳細に説明する。
第１図は本発明の一実施例のシステム構成を示すブロ
ツク図、第２図は処理装置の内部構成を示すブロツク図
である。第１図，第２図において、1,2は処理装置、3,4
はバツフアメモリ、５は主記憶装置、６はバス、7,8は
要求線、9,10は受付線、11,12はキヤンセル要求線、13,
14はライトアクセス抑止線、30はキヤンセルスタツクレ
ジスタ、31はキヤンセルアドレスレジスタ、32はキヤン
セルアドレス上位ビツト部、33はキヤンセルアドレス下
位ビツト部、34はアドレスアレイメモリ、35は有効フラ
グ、36は部分アドレス、37は比較回路、38はキヤンセル
一致出力、39はキヤンセルスタツク制御部である。
ツク図、第２図は処理装置の内部構成を示すブロツク図
である。第１図，第２図において、1,2は処理装置、3,4
はバツフアメモリ、５は主記憶装置、６はバス、7,8は
要求線、9,10は受付線、11,12はキヤンセル要求線、13,
14はライトアクセス抑止線、30はキヤンセルスタツクレ
ジスタ、31はキヤンセルアドレスレジスタ、32はキヤン
セルアドレス上位ビツト部、33はキヤンセルアドレス下
位ビツト部、34はアドレスアレイメモリ、35は有効フラ
グ、36は部分アドレス、37は比較回路、38はキヤンセル
一致出力、39はキヤンセルスタツク制御部である。
本発明の一実施例のシステムは、第１図に示すよう
に、夫々、内部にバツフアメモリ3,4を有する処理装置
1,2と、主記憶装置５と、バス６とにより構成され、処
理装置1,2は、バス６を介して主記憶装置５を共有して
いる。また、主記憶装置５を制御するため、各処理装置
1,2と主記憶装置５との間は、要求線7,8、受付線9,10、
キヤンセル要求線11,12及びライトアクセス抑止線13,14
により接続されている。
に、夫々、内部にバツフアメモリ3,4を有する処理装置
1,2と、主記憶装置５と、バス６とにより構成され、処
理装置1,2は、バス６を介して主記憶装置５を共有して
いる。また、主記憶装置５を制御するため、各処理装置
1,2と主記憶装置５との間は、要求線7,8、受付線9,10、
キヤンセル要求線11,12及びライトアクセス抑止線13,14
により接続されている。
このような構成の第１図に示すシステムにおいて、処
理装置１が、主記憶装置５のある記憶アドレスの情報を
更新するものとする。処理装置１は、まず、要求線７を
用いて主記憶装置５に主記憶装置５内の情報更新のため
にバス６の使用を要求する。主記憶装置５は、この要求
を受付けると受付線９を介して、処理装置１にバス６の
使用許可信号を送出する。処理装置１は、バス６の使用
許可信号を受領すると、バス６に更新すべき記憶アドレ
スと、更新すべき情報を送出し、主記憶装置５は、バス
６を介して送られた情報に基づいて、主記憶装置５内の
情報を更新する。
理装置１が、主記憶装置５のある記憶アドレスの情報を
更新するものとする。処理装置１は、まず、要求線７を
用いて主記憶装置５に主記憶装置５内の情報更新のため
にバス６の使用を要求する。主記憶装置５は、この要求
を受付けると受付線９を介して、処理装置１にバス６の
使用許可信号を送出する。処理装置１は、バス６の使用
許可信号を受領すると、バス６に更新すべき記憶アドレ
スと、更新すべき情報を送出し、主記憶装置５は、バス
６を介して送られた情報に基づいて、主記憶装置５内の
情報を更新する。
さて、前述の動作において、主記憶装置５は、受付線
９を介して、処理装置１にバス６の使用許可信号を送出
する際、同時に、処理装置２に対して、キヤンセル要求
線12を介して、キヤンセル要求信号を送出する。処理装
置２は、このキヤンセル要求信号を受取ると、バス６に
出力されている記憶アドレスを読取る。この記憶アドレ
スは、前述したように、処理装置１が主記憶装置５内の
記憶情報を更新する記憶アドレスに他ならず、処理装置
２は、この記憶アドレスと、自処理装置２内のバツフア
メモリ４内に記憶されている情報の記憶アドレスとを比
較し、バツフアメモリ４内に当該記憶アドレスを持つ情
報が存在する場合、その内容を無効化するための処理を
実行する。
９を介して、処理装置１にバス６の使用許可信号を送出
する際、同時に、処理装置２に対して、キヤンセル要求
線12を介して、キヤンセル要求信号を送出する。処理装
置２は、このキヤンセル要求信号を受取ると、バス６に
出力されている記憶アドレスを読取る。この記憶アドレ
スは、前述したように、処理装置１が主記憶装置５内の
記憶情報を更新する記憶アドレスに他ならず、処理装置
２は、この記憶アドレスと、自処理装置２内のバツフア
メモリ４内に記憶されている情報の記憶アドレスとを比
較し、バツフアメモリ４内に当該記憶アドレスを持つ情
報が存在する場合、その内容を無効化するための処理を
実行する。
前述の処理を実行するため、処理装置1,2は、第２図
に示すように、キヤンセルスタツクレジスタ30と、該レ
ジスタ30を制御するキヤンセルスタツク制御部39と、キ
ヤンセルアドレスレジスタ31と、有効フラグを有するア
ドレスアレイメモリ34と、比較回路37とを備えて構成さ
れる。
に示すように、キヤンセルスタツクレジスタ30と、該レ
ジスタ30を制御するキヤンセルスタツク制御部39と、キ
ヤンセルアドレスレジスタ31と、有効フラグを有するア
ドレスアレイメモリ34と、比較回路37とを備えて構成さ
れる。
第２図において、主記憶装置５よりキヤンセル要求線
11を介してキヤンセル要求信号が与えられると、キヤン
セルスタツク制御部39は、主記憶装置５内の記憶情報を
更新する処理装置が送出した記憶アドレスをバス６から
読込み、これをキヤンセルアドレスとして、キヤンセル
スタツクレジスタ30に書込む制御を行う。キヤンセルス
タツクレジスタ30に書込まれたキヤンセルアドレスは、
１つずつキヤンセルアドレスレジスタ31にセツトされ、
このキヤンセルアドレスの下位ビツトによりアドレスア
レイメモリ34が読出される。アドレスアレイメモリ34
は、バツフアメモリ3,4の一部をなす機構であり、バツ
フアメモリに記憶されている情報の主記憶装置上の記憶
アドレスの一部と有効フラグを有している。キヤンセル
アドレスレジスタ31にセツトされたキヤンセルアドレス
下位ビツト部33により、アドレスアレイメモリ34より読
出された部分アドレス36は、この例の場合、記憶アドレ
スの上位ビツトであり、この部分アドレス36と、キヤン
セルアドレスレジスタ31にセツトされたキヤンセルアド
レス上位ビツト部32とは、比較回路37に与えられる。比
較回路37による比較の結果一致が得られた場合、キヤン
セルアドレスレジスタ31にセツトされたキヤンセルアド
レスが、バツフアメモリ内にあり、その記憶アドレスに
記憶情報が存在していることを意味している。比較回路
37からのキヤンセル一致出力38は、対応するアドレスア
レイメモリ34の有効フラグ35を無効化することにより、
バツフアメモリ内の当該記憶アドレスの記憶情報を無効
化する。
11を介してキヤンセル要求信号が与えられると、キヤン
セルスタツク制御部39は、主記憶装置５内の記憶情報を
更新する処理装置が送出した記憶アドレスをバス６から
読込み、これをキヤンセルアドレスとして、キヤンセル
スタツクレジスタ30に書込む制御を行う。キヤンセルス
タツクレジスタ30に書込まれたキヤンセルアドレスは、
１つずつキヤンセルアドレスレジスタ31にセツトされ、
このキヤンセルアドレスの下位ビツトによりアドレスア
レイメモリ34が読出される。アドレスアレイメモリ34
は、バツフアメモリ3,4の一部をなす機構であり、バツ
フアメモリに記憶されている情報の主記憶装置上の記憶
アドレスの一部と有効フラグを有している。キヤンセル
アドレスレジスタ31にセツトされたキヤンセルアドレス
下位ビツト部33により、アドレスアレイメモリ34より読
出された部分アドレス36は、この例の場合、記憶アドレ
スの上位ビツトであり、この部分アドレス36と、キヤン
セルアドレスレジスタ31にセツトされたキヤンセルアド
レス上位ビツト部32とは、比較回路37に与えられる。比
較回路37による比較の結果一致が得られた場合、キヤン
セルアドレスレジスタ31にセツトされたキヤンセルアド
レスが、バツフアメモリ内にあり、その記憶アドレスに
記憶情報が存在していることを意味している。比較回路
37からのキヤンセル一致出力38は、対応するアドレスア
レイメモリ34の有効フラグ35を無効化することにより、
バツフアメモリ内の当該記憶アドレスの記憶情報を無効
化する。
キヤンセルスタツクレジスタ30は、前述した無効化動
作を効率よく実行するために備えられたバツフアレジス
タであり、主記憶装置５を共有する処理装置が多数存在
し、主記憶装置５に対する情報更新速度が、バツフアメ
モリの無効化動作速度を上回る場合、未処理のキヤンセ
ルアドレスを一時的に複数個保持しておくことができ
る。キヤンセルスタツクレジスタ30に、キヤンセルアド
レスが一定値以上蓄積されると、キヤンセルスタツク制
御部39は、ライトアクセス抑止線13を用い、主記憶装置
５に対して、主記憶装置内の記憶情報更新のためのバス
６の使用を許可しないように要求し、これによりキヤン
セルスタツクレジスタ30のオーバフローを防止する。
作を効率よく実行するために備えられたバツフアレジス
タであり、主記憶装置５を共有する処理装置が多数存在
し、主記憶装置５に対する情報更新速度が、バツフアメ
モリの無効化動作速度を上回る場合、未処理のキヤンセ
ルアドレスを一時的に複数個保持しておくことができ
る。キヤンセルスタツクレジスタ30に、キヤンセルアド
レスが一定値以上蓄積されると、キヤンセルスタツク制
御部39は、ライトアクセス抑止線13を用い、主記憶装置
５に対して、主記憶装置内の記憶情報更新のためのバス
６の使用を許可しないように要求し、これによりキヤン
セルスタツクレジスタ30のオーバフローを防止する。
前述した本発明に実施例によれば、バツフアメモリも
無効化処理のためのバスを使用する必要がないため、各
処理装置の処理能率を向上させることができ、また、シ
ステム全体の処理性能を向上させることができる。
無効化処理のためのバスを使用する必要がないため、各
処理装置の処理能率を向上させることができ、また、シ
ステム全体の処理性能を向上させることができる。
また、前述した本発明の実施例は、１個の主記憶装置
５を２個の処理装置1,2により共有するものとしたが、
本発明は、さらに多くの同様な構成の処理装置により主
記憶装置を共有する場合にも適用することができ、多く
の処理装置の一部がバツフアメモリを持たない処理装置
であつてもよい。
５を２個の処理装置1,2により共有するものとしたが、
本発明は、さらに多くの同様な構成の処理装置により主
記憶装置を共有する場合にも適用することができ、多く
の処理装置の一部がバツフアメモリを持たない処理装置
であつてもよい。
以上説明したように、本発明によれば、複数の処理装
置が主記憶装置を共有する情報処理システムのバツフア
メモリと主記憶装置の情報の一致化処理において、バス
上に送出されている更新アドレスを各処理装置が取込
み、該当情報の無効化を行つているので、主記憶装置よ
り無効化のための情報をバス上に送出する必要がなく、
これにより、システム性能を著しく高めることができ
る。
置が主記憶装置を共有する情報処理システムのバツフア
メモリと主記憶装置の情報の一致化処理において、バス
上に送出されている更新アドレスを各処理装置が取込
み、該当情報の無効化を行つているので、主記憶装置よ
り無効化のための情報をバス上に送出する必要がなく、
これにより、システム性能を著しく高めることができ
る。
更に、処理装置は、主記憶装置からのキヤンセル要求
線を通じた記憶アドレスの取り込み指示に応じてバスか
ら記憶アドレスを取り込んで無効化処理を行えばよいた
め、処理装置自身が常にバスを監視してバス上に更新要
求が出力されたか否かを判定する必要が無いという顕著
な効果を奏する。
線を通じた記憶アドレスの取り込み指示に応じてバスか
ら記憶アドレスを取り込んで無効化処理を行えばよいた
め、処理装置自身が常にバスを監視してバス上に更新要
求が出力されたか否かを判定する必要が無いという顕著
な効果を奏する。
第１図は本発明の一実施例のシステム構成を示すブロツ
ク図、第２図は処理装置の内部構成を示すブロツク図で
ある。 1,2……処理装置、3,4……バツフアメモリ、５……主記
憶装置、６……バス、7,8……要求線、9,10……受付
線、11,12……キヤンセル要求線、13,14……ライトアク
セス抑止線、30……キヤンセルスタツクレジスタ、31…
…キヤンセルアドレスレジスタ、34……アドレスアレイ
メモリ、35……有効フラグ、37……比較回路、39……キ
ヤンセルスタツク制御部。
ク図、第２図は処理装置の内部構成を示すブロツク図で
ある。 1,2……処理装置、3,4……バツフアメモリ、５……主記
憶装置、６……バス、7,8……要求線、9,10……受付
線、11,12……キヤンセル要求線、13,14……ライトアク
セス抑止線、30……キヤンセルスタツクレジスタ、31…
…キヤンセルアドレスレジスタ、34……アドレスアレイ
メモリ、35……有効フラグ、37……比較回路、39……キ
ヤンセルスタツク制御部。
Claims (2)
- 【請求項１】バッファメモリを有する処理装置を少なく
とも１個以上含む複数の処理装置がバスを介して主記憶
装置を共有する情報処理システムにおいて、 前記処理装置の１個が前記主記憶装置内の記憶情報を更
新する際、当該処理装置は、前記主記憶装置に対して処
理装置と主記憶装置との間を接続する要求線を通じて情
報更新のためにバスの使用を要求すると共に、更新する
情報と当該情報の記憶アドレスとを前記バスに送出し、 前記主記憶装置は、更新要求した処理装置以外のバッフ
ァメモリを有する処理装置に対して、処理装置と主記憶
装置との間を接続するキャンセル要求線を通じて前記記
憶アドレスの取り込みを指示し、 前記更新要求した処理装置以外のバッファメモリを有す
る処理装置は、前記キャンセル要求線からの前記取り込
みの指示に応じて、前記バスに送出された前記記憶アド
レスを受信し、自身のバッファメモリ内に前記記憶アド
レスの情報が存在するか否かを検出し、存在する場合に
は前記記憶アドレスの情報を無効化することを特徴とす
るバッファ制御方式。 - 【請求項２】前記バッファメモリを有する処理装置は、 前記バスを介して前記記憶アドレスを受信する手段とし
て、受信した記憶アドレスが処理されるまで前記記憶ア
ドレスを格納しておくキャンセルスタックレジスタを有
し、 前記キャンセルスタックレジスタに前記記憶アドレスが
一定量以上格納されたとき、前記主記憶装置に対して、
前記主記憶装置が他のすべての処理装置からの情報の更
新要求を抑止させるように要求を行う手段を有すること
を特徴とする特許請求の範囲第１項記載のバッファ制御
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183721A JPH0831061B2 (ja) | 1987-07-24 | 1987-07-24 | バツフア制御方式 |
| US07/222,841 US5008817A (en) | 1987-07-24 | 1988-07-22 | Method and apparatus for transferring addresses and information in a buffer memory and a common main storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183721A JPH0831061B2 (ja) | 1987-07-24 | 1987-07-24 | バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6428756A JPS6428756A (en) | 1989-01-31 |
| JPH0831061B2 true JPH0831061B2 (ja) | 1996-03-27 |
Family
ID=16140798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62183721A Expired - Lifetime JPH0831061B2 (ja) | 1987-07-24 | 1987-07-24 | バツフア制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5008817A (ja) |
| JP (1) | JPH0831061B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68918832T2 (de) * | 1988-12-28 | 1995-02-09 | Suntory Ltd | Benzoxazepinderivate. |
| KR940009702B1 (ko) * | 1989-11-29 | 1994-10-17 | 마쯔시다덴기산교 가부시기가이샤 | 데이터전송장치 |
| JP2986176B2 (ja) * | 1990-05-11 | 1999-12-06 | 株式会社日立製作所 | バス権制御方式およびバスシステム |
| US5410654A (en) * | 1991-07-22 | 1995-04-25 | International Business Machines Corporation | Interface with address decoder for selectively generating first and second address and control signals respectively in response to received address and control signals |
| US5463753A (en) * | 1992-10-02 | 1995-10-31 | Compaq Computer Corp. | Method and apparatus for reducing non-snoop window of a cache controller by delaying host bus grant signal to the cache controller |
| US5376221A (en) * | 1992-11-06 | 1994-12-27 | Staudte; Juergen H. | Process for mass producing high frequency crystal resonators |
| CN113157615B (zh) * | 2021-02-02 | 2023-05-23 | 浙江大华技术股份有限公司 | 一种服务总线通信方法、电子设备以及计算机存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1988
- 1988-07-22 US US07/222,841 patent/US5008817A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5008817A (en) | 1991-04-16 |
| JPS6428756A (en) | 1989-01-31 |
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