JPS62226348A - 主記憶装置兼主記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ストア・イン方式のキャッシュメモリを有
するプロセッサと主記憶回路との間でデータ転送を行う
場合に、一時的にデータを格納するだめのストア・バッ
ファメモリが設けられた主記憶装置兼主記憶制御装置に
関するものである。

〔従来の技術〕

従来、キャッシュメモリにはストア・イン方式とストア
ースル一方式がある。ストア・イン方式のキャッシュメ
モリ中に所望のデータが存在しないことをキャッシュ・
ミスと称し、このキャッシュ・ミス時には主記憶装置か
らキャッシュメモリへ所望のデータをロードする必要が
あり、この操作をブロック・ロードと呼んでいる。通常
は新たなブロックをロードするためにキャッシュメモリ
中のいづれかのブロックを追い出す必要がある。

追い出す対象となったブロックがプロセッサにより書き
換えられていた場合には、その内容を主記憶装置に薔き
戻す操作が必要で、これを掃き出しくキャスト・アウト
）と称する。

第４図はプロセッサと主記憶装置兼主記憶制御装置との
関係を示すブロック図、第５図は従来の主記憶装置兼主
記憶制御装置の構成を示すブロック図、第６図は従来の
掃き出し操作付フェッチ操作のタイミングチャート図で
ある。

図において、（１）はストア・イン方式のキャッシュメ
モリ（図示しない）を有するプロセッサ、（２）は主記
憶装置兼主記憶制御装置であり、これらは第４図に示す
ようにバス（３）で接続されている。主記憶装置兼主記
憶制御装置（２）は、第５図に示すように、プロセッサ
（りとのインターフェイス（４）ト、主記憶回路および
その読出し書込み制御回路（６）と、これらを結ぶアド
レス・バス（７）およびデータ・バス（８）とから構成
されている。なお、マルチプロセッサ番システムでは、
プロセッサ用インターフェイス（４）が複数個あり、主
記憶回路およびその続出し書込み制御回路（６）も１個
又は複数個ある。

まず、プロセッサ（１）からの掃き出し要求がプロセッ
サ用インターフェイス（４）に受信されると、プロセッ
サ用インターフェイス（４）は主記憶回路の使用要求を
出す。それと同時又はその後に掃き出しアドレス（第６
図のＡｃ）をアドレス・バス（７）を介して主記憶回路
およびその読出し書込み制御回路（６）に送信する。次
に、掃き出しデータ（第６図の０１〜Ｃ！４）ヲー５’
−タ・バス（８）を介して主記憶回路およびその読出し
書込み制御回路（６）に送る。通常、１ブロツクの大き
さはデータ・バス（８）のビット幅の数倍になっている
ため、複数回に分けて伝送する。次にフェッチアドレス
（第６図のＡｒ）をアドレス・バス（７）を介して主記
憶回路およびその読出し書込み制御回路（６）に送り、
一定期間（第６図のＴ１’ａ　）後にデータ（第６図の
？１〜Ｆ４）がデータ・バス（８）を介して主記憶回路
およびその読出し書込み制御回路（６）に送られてくる
。そのデータをプロセッサ（１）に返送することにより
ブロック拳ロードが終了する。第６図において、掃き出
しアドレスＡＣとフェッチアドレスＡでか別々の記憶バ
ンクに無い時はＴｃｙに相当するサイクルタイムを必要
とする。Ｔｆａは読出し動作に必要なアクセスタイムで
ある。実際には、Ｔｃｙ　、　Ｔｆａはともに記憶素子
の時間以外に周辺回路やバスの遅延時間も含んでいる。

掃き出し操作を含むキャッシュ・ミスと含まないキャッ
シュ・ミスでは、サイクルタイムＴｃｙに相当する時間
だけ応答時間が異なり、掃き出し率が高いとその分だけ
プロセッサ（１）の性能が低下する。　　　　。

〔発明が解決しようとする問題点〕

従来の主記憶装置兼主記憶制御装置（２）では、プロセ
ッサ（１）の性能の低下を回避しようとすると、アドレ
ス・バス（７）を送信と受信に分けてバス上でデータが
衝突しないようにするためにハードウェア量が増加し、
さらに主記憶回路のビジーにより待たされる確率を減ら
すために記憶バンク数を増加さす必要性が生じるという
問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ハードウェア量の増加を少なくして、掃き出
し操作なしのブロック・ロードと同等又はそれに近い所
要時間で掃き出し操作付きのブロック・ロードが可能で
ある主記憶装置兼主記憶制御装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明にかかる主記憶装置兼主記憶制御装置は、スト
ア・バッファメモリを備え、フェッチ・データの読出し
中に掃き出しデータをストア・バソファメモリに転送す
ることによりフェッチ・データの転送サイクルを乱さず
、また、フェッチ・データの読出し後にストア・バッフ
ァメモリの内容を主記憶回路（こストアすることにより
フェッチ動作を遅延させる要因を除去したものである。

〔作　用〕

この発明においては、ストア・バッファメモリへのデー
タ転送は、フェッチ・アドレスの送出時点からデータが
読出されてバスに乗るまでの空き時間を利用して行われ
る。ストア・バッファメモリから主記憶回路への書戻し
は、優先度を下げて行われるため、プロセッサやチャネ
ルへの要求を妨害しない。また、書戻すブロックのアド
レスはストア・バッファメモリ内に保持され、誉戻し以
前にフェッチ又はストア要求が来ても矛盾がないように
処理される。

〔実施例〕

以下、この発明の一実施例を第１図ないし第６図につい
て説明する。

第１図はこの発明の主記憶装置兼主記憶制御装置の構成
を示すブロック図、第２図はこの発明に使用されたスト
ア・バッファメモリの一例を示すブロック図、第６図は
この発明における掃き出し操作付フェッチ操作のタイミ
ングチャート図である。第１図に示す主記憶装置兼主記
憶制御装置（２人）は、第５図の場合と同様に、プロセ
ッサ用インターフェイス（４）、主記憶回路およびその
読出し書込み制御回路（６）、アドレス・バス（７）並
びにデータ・バス（８）の他に、アドレス・バス（７）
とデータ拳バス（８）によってプロセッサ用インターフ
ェイス（４）と主記憶回路およびその読出し書込み制御
回路（６）へ接続されたストア・バッファメモリ（５）
を備えている。このストア・バッファメモリ体）は、第
２図に示すように、データ・バス（８）上のデータを一
時蓄積し、後述するデータ記憶回路に書込む間保持する
入力データ・レジスタ（９）と、データが書込まれ読出
されるデータ記憶回路（１０）と、このデータ記憶回路
（１０）の値を読出し、データ・バス（８）に乗せる間
データを保持する出力データ・レジスタ（１１）と、デ
ータ・バス（８）の駆動ゲート（１２）と、入力アドレ
ス・レジスタ（１３）と、ストア・バッファメモリ（５
）内にあるブロック・アドレスを記憶しておくレジスタ
・アレイ（１４）と、ストア・バッファメモ１月５）に
残っているプロ１．りと主記憶回路、の要求のあったブ
ロックのアドレスを比較するブロック・アドレス比較回
路（１５）と、このブロック０アドレス比較回路（１５
）による比較結果が知らされるヒツト検出回路（１６）
と、ブロック・アドレス選択回路（１７）と、出力アド
レス・レジスタ（１８）と、アドレス・バス（７）の駆
動ゲート（１９）とを有する。

なお、上述した（９）〜（１２）はプロセッサ用インタ
ーフェイス（４）と主記憶回路およびその読出し書込み
制御回路（６）との間で互に転送し合うデータを一時記
憶する手段を形成する。

上述したように構成された主記憶装置兼主記憶制御装置
（２人）においては、プロセッサ（１）からの要求をプ
ロセッサ用インターフェイス（４）が受信すると、主記
憶装置兼主記憶制御装置（２人）内の優先制御回路（図
示しない）にバス要求を出す。なお、優先制御回路およ
びバス要求許可は、この発明とは直接関係がないのでそ
の説明を省略する。バスの使用権が獲得されたら、フェ
ッチ・アドレス（第３図のＡｆ）をアドレス・バス（７
）を通じて主記憶回路およびその読出し書込み制御回路
（６）に送出する。次に、掃き出しアドレス（第３図の
Ａｃ）、掃き出しデータ（第３図のＣ１〜ｃ４）をそれ
ぞれアドレス・バス（７）、データ・バス（８）に送出
する。なおアドレスの転送はアドレスがブロックΦアド
レスであるため（こ１回だけですむ。

データは通常、数サイクルに分けて転送される。

アドレスおよびデータの転送順序はどちらが先でもよい
。以下、１ブロツクが４回の転送例について述べる。デ
ータは入力データ・レジスタ（９）に蓄積された後に、
データ記憶回路（１０）に書込まれる。

この例では、５ブロツク格納でき、１ブロツクが４語よ
りなるため２０個のエントリがデータ記憶回路（１０）
に必要である。データ記憶回路（１０）のアドレスすな
わちエントリは、空きのブロック番号と何語口のデータ
であるかによって決定される。

アドレス・バス（７）より送られて来たアドレスは入カ
アドレス・レジスタ（１３）を介してレジスタ・アレイ
（１４）中の空いているレジスタに格納される。

レジスタ・アレイ（１４）はプロ・ンク拳アドレスを示
す部分と有効／無効を示すフラグよりなる。この格納に
あたって、同じブロック・アドレスがレジスタ・アレイ
（１り中の他のレジスタに存在することもあるので、格
納前か格納中にブロック・アドレス比較回路（１５）を
用いて上述の比較を行い、もし一致したらレジスタ・ア
レイ（１４）中の古いフラグを無効化する。レジスタφ
アレイ（１４）中にｆｒしくセットされたフラグは有効
を示している。データがストア・バッファメモリ（５）
に転送された後に、主記憶装置兼主記憶制御装置（２人
）のデータが読出し可能となって主記憶回路およびその
続出し書込み制御回路（６）、データ・バス（８）、プ
ロセッサ用インターフェイス（４）、およびバス体）と
伝送され、プロセッサ（１）にフェッチ・データ（第３
図のＰ１〜Ｆ４）が返送され、ブロック・ロードが完了
する。第６図において、フェッチ・アドレスＡｆの送出
時点より最初の語がバス（３）に乗る迄の時間Ｔｆａが
（ブロックの語数＋１）×バス・サイクル数以上であれ
ば、掃き出し操作のために生じる応答遅れがなくなる。

ストアｅバッファメモリ（５）に有効なブロックがあり
かつ主記憶回路に対するプロセッサ（１）やチャネルか
らのアクセス要求が無い時には、ストア・バッファメモ
リ（５）がバス使用権と主記憶回路使用権を獲得して、
書戻しを行い、フラグを無効化する。

また、ストア・バッファメモリ（５）中に存在するブロ
ックに対してフェッチが行われた時には、アドレス・バ
ス（７）、入力アドレス・レジスタ（１３）、ブロック
・アドレス比較回路（１５）、ヒツト検出回路（１６）
と云った経路でブロック・アドレスが比較され、主記憶
回路およびその読出し書込み制御回路体）又は主記憶装
置兼主記憶制御部！（２Ａ）全体の制御部にその比較結
果が知らされる。そして、そのブロックに該当する、デ
ータ記憶回路（１０）のエントリが順次読出され、主記
憶回路およびその読出し書込み制御回路（６）ｔこ代っ
てデータ・バス（８）に送出される。この時、その内容
が主記憶回路およびその読出し書込み制御回路（６）に
も送られ、主記憶回路に書込む方式と書込まない方式が
ある。書込む時には、ストア・バッファメモリ（５）中
の該ブロックは無効化される。書込まない時には、さら
に無効化するかしないかは、プロセッサ（１）の数やキ
ャッシュメモリ内の該ブロックの使用モードにより異な
る。

また、ストア・バッファメモリ（５）に存在するブロッ
クに対してストアが行われた時には、上述した方法と同
じ方法で比較され、該当するブロックは無効化される。

したがって、以上のような操作を行うことにより、論理
的な矛盾を起さずに、前述の効果が上げられる。

なお、上述した実施例ではアドレス・バス（７）とデー
タ・バス（８）を分離したものを示したが、単一のバス
を共有してもよい。また、アドレス・バス（７）、デー
タ・バス（８）を複数本備えてもよい。主記憶回路およ
びその読出し書込み制御回路（６）も複数個あっても構
わない。また、入力データ・レジスタ（９）、出力デー
タ・レジスタ（１１）、入力アドレス・レジスタ（１６
）および出力アドレス・レジスタ（１８）が省略された
り、途中に余分なバッファメモリを持ってもよいし、そ
れらを組み合わせてもよい。データ記憶回路（１ｏ）を
記憶装置でなしにレジスタの塊としたり、複数個の記憶
装置より構成してもよい。

また、レジスタ・アレイ（１４）を単−又は複数個の記
憶装置より構成し、複数サイクルをかけて比較してもよ
い。更に、実施例では、５個のブロックを示したが、１
個でもよいし、何個でもよい。

プロセッサ用インターフェイス（４）の中にデータ用の
バッファは有っても無くてもよい。上記変形例を適宜組
み合わせたものも上記実施例と同様の効果を奏する。

〔発明の効果〕

以上に説明したように、この発明の主記憶装置兼主記憶
制御装置は、ストア・バッファメモリを設けたことによ
り、掃き出しデータを一時スドア・バッファメモリに格
納し、フェッチ・データを読出し転送後にそこに格納さ
れている内容を主記憶回路に書戻すことにより、バスと
主記憶回路のビジーを回避して、掃き出し時のブロック
・ロードの応答性能を上げる効果がある。

【図面の簡単な説明】

第１図はこの発明の主記憶装置兼主記憶制御装置の構成
を示すブロック図、第２図はこの発明に使用されたスト
ア・バッファメモリの一例を示すブロック図、第６図は
この発明における掃き出し操作付フェッチ操作のタイミ
ングチャート図、第４図は従来の技術およびこの発明に
共通な、プロセッサと主記憶装置兼主記憶制御装置との
関係を示すブロック図、第５図は従来の主記憶装置兼主
記憶制御装置の構成を示すブロック図、第６図は従来の
掃き出し操作付フェッチ操作のタイミングチャート図で
ある。 図において、 （１）・・・プロセッサ、（２Ａ）・・・主記憶装置兼
主記憶制御装置、（３）・・・バス、（４）・・・プロ
セッサ用インターフェイス、　（５）・・・ストアやバ
ッファメモリ、（６）・・・主記憶回路およびその読出
し書込み制御回路、（７）・・・アドレス・バス、（１
１）・・・データ・バス、（９）・・・入力データ・レ
ジスタ、（１ｏ）・・・データ記憶回路、（１１）・・
・出力データ・レジスタ、（１２）・・・駆動ゲート、
（１３）・・・入力アドレス・レジスタ、（１４）・・
・レジスタ・アレイ、（１５）・・・プロ・ンク嗜アド
レス比較回路、（１６）・・・ヒツト検出回路、（１７
）・・・ブロック・アドレス選択回路％　　（１８）・
・・出力アドレス・レジスタ、（１９）・・・駆動ゲー
トである。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　曽　我　道　照１：質 昂２図

Claims (1)

【特許請求の範囲】
1. ストア・イン方式のキャッシュメモリを有するプロセッ
   サに接続されたプロセッサ用インターフェイスと、この
   プロセッサ用インターフェイスを介して前記プロセッサ
   からアドレスおよびデータを受信すると共に前記プロセ
   ッサへデータを返送する主記憶回路およびその読出し書
   込み制御回路と、前記プロセッサ用インターフェイス並
   びに前記主記憶回路およびその読出し書込み制御回路に
   接続されたストア・バッファメモリとを備え、このスト
   ア・バッファメモリは、前記プロセッサ用インターフェ
   イスと前記主記憶回路およびその読出し書込み制御回路
   との間で互に転送し合うデータを一時記憶する手段と、
   ブロック・アドレスを記憶するレジスタ・アレイと、こ
   のレジスタ・アレイに同一のブロック・アドレスがある
   かどうかを比較、選択する手段と、掃き出し要求とブロ
   ック・ロード要求を受け付けてロード・データを読み出
   し中に掃き出しデータを前記プロセッサから前記ストア
   ・バッファメモリに転送し、その後フェッチ・データを
   前記ストア・バッファメモリから前記プロセッサに転送
   し、前記主記憶回路がビジー状態でない時に前記ストア
   ・バッファメモリの内容を前記主記憶回路に書込み、前
   記主記憶回路への書込み以前に前記ストア・バッファメ
   モリに格納されているブロックに対するフェッチが生じ
   た時にはその内容を要求元の前記プロセッサに転送し、
   前記主記憶回路への書込み以前に前記ストア・バッファ
   メモリに格納されているブロックに対する書き込み要求
   が生じた時には前記ストア・バッファメモリの内容を無
   効化することを特徴とする主記憶装置兼主記憶制御装置
   。