JPH06309229A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH06309229A JPH06309229A JP5093131A JP9313193A JPH06309229A JP H06309229 A JPH06309229 A JP H06309229A JP 5093131 A JP5093131 A JP 5093131A JP 9313193 A JP9313193 A JP 9313193A JP H06309229 A JPH06309229 A JP H06309229A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- bus
- storage device
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリに記憶されているデータ
と、記憶装置の対応するアドレスに記憶されているデー
タを常に一致させておくことが可能なデータ処理装置を
得る。 【構成】 データラッチ７１がデータを保持している期
間中、アドレスラッチ７２に保持しているアドレスと記
憶装置９に対して出力されるアドレス信号とが一致した
場合に、複数のバスマスタのうち、少なくとも１つのバ
スマスタに対してアドレスラッチ７２に保持しているア
ドレス信号と記憶装置９に対し出力されるアドレス信号
とが一致したことを報知する手段を設ける。
と、記憶装置の対応するアドレスに記憶されているデー
タを常に一致させておくことが可能なデータ処理装置を
得る。 【構成】 データラッチ７１がデータを保持している期
間中、アドレスラッチ７２に保持しているアドレスと記
憶装置９に対して出力されるアドレス信号とが一致した
場合に、複数のバスマスタのうち、少なくとも１つのバ
スマスタに対してアドレスラッチ７２に保持しているア
ドレス信号と記憶装置９に対し出力されるアドレス信号
とが一致したことを報知する手段を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理装置、特
にキャッシュメモリを使用した装置のライト・バッファ
に関するものである。
にキャッシュメモリを使用した装置のライト・バッファ
に関するものである。
【０００２】
【従来の技術】キャッシュメモリは、中央処理装置から
の要求に応じて、主記憶装置上の使用頻度の高いデータ
を高速のバッファ・メモリに記憶し、中央処理装置から
のアクセスに対し、主記憶装置に変わってそのデータの
読みだしを高速に行うメモリである。図３は、例えば、
昭和６２年８月ＣＱ出版社発行のインターフェース誌
「１チップ・キャッシュメモリ」に掲載された従来のラ
イトバッファを使用したキャッシュメモリである。
の要求に応じて、主記憶装置上の使用頻度の高いデータ
を高速のバッファ・メモリに記憶し、中央処理装置から
のアクセスに対し、主記憶装置に変わってそのデータの
読みだしを高速に行うメモリである。図３は、例えば、
昭和６２年８月ＣＱ出版社発行のインターフェース誌
「１チップ・キャッシュメモリ」に掲載された従来のラ
イトバッファを使用したキャッシュメモリである。
【０００３】図において１はキャッシュメモリであり、
２はキャッシュメモリ１内に複数個あるメモリブロック
であり、２０はデータメモリ、２１はタグメモリであ
り、２２のアドレスタグ、２３の有効ビットなどの記憶
装置である。３はアドレスタグ２２に記憶されているア
ドレスと同一アドレスの記憶装置９上のデータが変更さ
れたかどうかを監視するバス監視装置であり、４は中央
処理装置５がアクセスを要求するアドレスと、アドレス
タグ２２に記憶されているアドレスとを比較して、アク
セス要求のあったデータがキャッシュメモリ１上に記憶
されているかどうかを判定する比較装置であり、６は置
換制御装置であり、７１は、書き込みデータを保持する
データラッチであり、７２は、データを書き込むアドレ
スを保持する、アドレスラッチであり、８は信号線バス
である。
２はキャッシュメモリ１内に複数個あるメモリブロック
であり、２０はデータメモリ、２１はタグメモリであ
り、２２のアドレスタグ、２３の有効ビットなどの記憶
装置である。３はアドレスタグ２２に記憶されているア
ドレスと同一アドレスの記憶装置９上のデータが変更さ
れたかどうかを監視するバス監視装置であり、４は中央
処理装置５がアクセスを要求するアドレスと、アドレス
タグ２２に記憶されているアドレスとを比較して、アク
セス要求のあったデータがキャッシュメモリ１上に記憶
されているかどうかを判定する比較装置であり、６は置
換制御装置であり、７１は、書き込みデータを保持する
データラッチであり、７２は、データを書き込むアドレ
スを保持する、アドレスラッチであり、８は信号線バス
である。
【０００４】Ｒ／Ｗ信号は、記憶装置９に対して、信号
線バス８上のアドレス信号によって特定される記憶領域
に、信号線バス８上のデータを書き込むか、あるいは、
その記憶領域に記憶されているデータを信号線バス８に
出力するかを指示する信号である。
線バス８上のアドレス信号によって特定される記憶領域
に、信号線バス８上のデータを書き込むか、あるいは、
その記憶領域に記憶されているデータを信号線バス８に
出力するかを指示する信号である。
【０００５】次に動作について説明する。中央処理装置
５からの読みだし要求があると、読みだし要求されたア
ドレスと、タグメモリ２１内のアドレスタグ２２に記憶
されているアドレスとが比較回路４により比較され、要
求されたアドレスのデータがキャッシュメモリ１上のメ
モリブロック２のいずれかに存在すれば（キャッシュ・
ヒット）、記憶装置９にアクセスすることなく中央処理
装置５にデータが返される。読みだし要求されたアドレ
スのデータがキャッシュメモリ１上のメモリブロック２
内に存在しなければ（キャッシュ・ミス）、記憶装置９
から当該アドレスのデータを含む記憶装置９上の記憶領
域の内容をキャッシュメモリ１上のデータメモリ２０に
読み込み次回のアクセス要求に備える。同時に中央処理
装置５にデータを返す。
５からの読みだし要求があると、読みだし要求されたア
ドレスと、タグメモリ２１内のアドレスタグ２２に記憶
されているアドレスとが比較回路４により比較され、要
求されたアドレスのデータがキャッシュメモリ１上のメ
モリブロック２のいずれかに存在すれば（キャッシュ・
ヒット）、記憶装置９にアクセスすることなく中央処理
装置５にデータが返される。読みだし要求されたアドレ
スのデータがキャッシュメモリ１上のメモリブロック２
内に存在しなければ（キャッシュ・ミス）、記憶装置９
から当該アドレスのデータを含む記憶装置９上の記憶領
域の内容をキャッシュメモリ１上のデータメモリ２０に
読み込み次回のアクセス要求に備える。同時に中央処理
装置５にデータを返す。
【０００６】中央処理装置５からの書き込み要求がある
と、書き込み要求されたデータは、データラッチ７１
に、書き込みアドレスはアドレスラッチ７２にラッチさ
れる。データラッチ７１、及びアドレスラッチ７２を併
せてライトバッファと呼ぶ。ライトバッファにデータが
書き込まれると、信号線バス８を介して記憶装置９に対
する書き込みアクセスを開始する。
と、書き込み要求されたデータは、データラッチ７１
に、書き込みアドレスはアドレスラッチ７２にラッチさ
れる。データラッチ７１、及びアドレスラッチ７２を併
せてライトバッファと呼ぶ。ライトバッファにデータが
書き込まれると、信号線バス８を介して記憶装置９に対
する書き込みアクセスを開始する。
【０００７】書き込みアドレスがキャッシュヒットすれ
ば、該当するデータメモリ２０の内容を書き換える。
ば、該当するデータメモリ２０の内容を書き換える。
【０００８】バス監視装置３は、例えば、マルチ・プロ
セッサ・システムにおいて、キャッシュメモリ１上に記
憶されているデータのアドレスと同一の記憶装置のアド
レスに別の中央処理装置等によって書き込みがあったか
どうかを監視しており、データが更新された場合には、
キャッシュメモリ１内の該当するメモリブロック２のタ
グメモリ２１内に設けられた有効ビット２３をクリヤ
し、該メモリブロックに保持されているデータを無効化
し、キャッシュメモリ１に記憶されているデータと、記
憶装置９の対応するアドレスに記憶されているデータと
の一致性を保っている。
セッサ・システムにおいて、キャッシュメモリ１上に記
憶されているデータのアドレスと同一の記憶装置のアド
レスに別の中央処理装置等によって書き込みがあったか
どうかを監視しており、データが更新された場合には、
キャッシュメモリ１内の該当するメモリブロック２のタ
グメモリ２１内に設けられた有効ビット２３をクリヤ
し、該メモリブロックに保持されているデータを無効化
し、キャッシュメモリ１に記憶されているデータと、記
憶装置９の対応するアドレスに記憶されているデータと
の一致性を保っている。
【０００９】
【発明が解決しようとする課題】従来のライトバッファ
を使用した装置では、複数のバスマスクを持つ場合に次
のような問題点がある。
を使用した装置では、複数のバスマスクを持つ場合に次
のような問題点がある。
【００１０】中央処理装置５が書き込み動作を行った場
合に、中央処理装置５が出力したデータ、及びアドレス
は、ライトバッファ７に書き込まれる。このとき、他の
バスマスタからバス権獲得の要求があり、中央処理装置
がバス権を解放してしまった場合、ライトバッファ内の
データは、記憶装置９に書き込めずに再びバス権が戻っ
てくるまでデータを保持している。さらに、他のバスマ
スタの書き込みバッファが保持しているデータと同一の
アドレスのデータを書き換えてしまった場合には、キャ
ッシュメモリ１に記憶されているデータと、記憶装置９
の対応するアドレスに記憶されているデータに不一致が
生じる。
合に、中央処理装置５が出力したデータ、及びアドレス
は、ライトバッファ７に書き込まれる。このとき、他の
バスマスタからバス権獲得の要求があり、中央処理装置
がバス権を解放してしまった場合、ライトバッファ内の
データは、記憶装置９に書き込めずに再びバス権が戻っ
てくるまでデータを保持している。さらに、他のバスマ
スタの書き込みバッファが保持しているデータと同一の
アドレスのデータを書き換えてしまった場合には、キャ
ッシュメモリ１に記憶されているデータと、記憶装置９
の対応するアドレスに記憶されているデータに不一致が
生じる。
【００１１】ここで、他のバスマスタとは、ＤＭＡ装置
（Direct Memory Access 装置）、Ｉ／０プロセッサ、
あるいは、他の中央処理装置（いずれも図示せず）など
の信号線バス８に接続され、記憶装置９に対してアクセ
スすることが可能な装置をいう。
（Direct Memory Access 装置）、Ｉ／０プロセッサ、
あるいは、他の中央処理装置（いずれも図示せず）など
の信号線バス８に接続され、記憶装置９に対してアクセ
スすることが可能な装置をいう。
【００１２】この発明は上記のような問題点を解消する
ために成されたもので、ライトバッファのアドレスラッ
チと、信号線バス上のアドレス信号とを比較するバス監
視装置を設ける事により、ライトバッファが保持してい
るデータに対してもバス監視を行い、キャッシュメモリ
に記憶されているデータと、記憶装置の対応するアドレ
スに記憶されているデータを常に一致させておくことが
可能なデータ処理装置を得ることを目的とする。
ために成されたもので、ライトバッファのアドレスラッ
チと、信号線バス上のアドレス信号とを比較するバス監
視装置を設ける事により、ライトバッファが保持してい
るデータに対してもバス監視を行い、キャッシュメモリ
に記憶されているデータと、記憶装置の対応するアドレ
スに記憶されているデータを常に一致させておくことが
可能なデータ処理装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るデータ処
理装置においては、アドレス信号、データ信号を含む複
数の信号線からなる第１の信号線バスと、前記第１の信
号線バスに接続され、アドレス信号を含む複数の信号に
より、アクセス可能な第１の記憶装置と、前記第１の信
号線バスに接続され、第１の信号線バスを介して、前記
第１の記憶装置に対してアクセス可能な複数のバスマス
タとを持つデータ処理装置において、書き込みデータを
保持する少なくとも一つのデータラッチと、前記データ
ラッチに対応し、前記書き込みデータを書き込むアドレ
スを保持するアドレスラッチと、前記アドレスラッチに
保持しているアドレス信号と、前記第１の記憶装置に対
して出力されるアドレス信号とを比較する比較装置と、
前記データラッチがデータを保持している期間中、前記
アドレスラッチに保持しているアドレスと前記第１の記
憶装置に対して出力されるアドレス信号とが一致した場
合に、前記複数のバスマスタのうち、少なくとも１つの
バスマスタに対して前記アドレスラッチに保持している
アドレス信号と前記第１の記憶装置に対して出力される
アドレス信号とが一致したことを報知する手段とを備え
たものである。
理装置においては、アドレス信号、データ信号を含む複
数の信号線からなる第１の信号線バスと、前記第１の信
号線バスに接続され、アドレス信号を含む複数の信号に
より、アクセス可能な第１の記憶装置と、前記第１の信
号線バスに接続され、第１の信号線バスを介して、前記
第１の記憶装置に対してアクセス可能な複数のバスマス
タとを持つデータ処理装置において、書き込みデータを
保持する少なくとも一つのデータラッチと、前記データ
ラッチに対応し、前記書き込みデータを書き込むアドレ
スを保持するアドレスラッチと、前記アドレスラッチに
保持しているアドレス信号と、前記第１の記憶装置に対
して出力されるアドレス信号とを比較する比較装置と、
前記データラッチがデータを保持している期間中、前記
アドレスラッチに保持しているアドレスと前記第１の記
憶装置に対して出力されるアドレス信号とが一致した場
合に、前記複数のバスマスタのうち、少なくとも１つの
バスマスタに対して前記アドレスラッチに保持している
アドレス信号と前記第１の記憶装置に対して出力される
アドレス信号とが一致したことを報知する手段とを備え
たものである。
【００１４】また、前記データラッチがデータを保持し
ている期間中、前記複数のバスマスタのうちいずれか
が、前記第１の記憶装置に対して読みだしアクセスを行
う際に、前記アドレスラッチに保持しているアドレス
と、前記第１の記憶装置に対して出力されるアドレス信
号とが、一致した場合に、前記第１の記憶装置に代わっ
て、前記データラッチが保持しているデータを信号線バ
ス上に出力すると同時に、第１の記憶装置の記憶内容を
書き換えるようにしたものである。
ている期間中、前記複数のバスマスタのうちいずれか
が、前記第１の記憶装置に対して読みだしアクセスを行
う際に、前記アドレスラッチに保持しているアドレス
と、前記第１の記憶装置に対して出力されるアドレス信
号とが、一致した場合に、前記第１の記憶装置に代わっ
て、前記データラッチが保持しているデータを信号線バ
ス上に出力すると同時に、第１の記憶装置の記憶内容を
書き換えるようにしたものである。
【００１５】
【作用】ライトバッファのアドレスラッチと、信号線バ
ス上のアドレス信号とを比較するバス監視装置により、
記憶装置上のデータとライトバッファ内のデータの不一
致による誤動作を防ぐ。
ス上のアドレス信号とを比較するバス監視装置により、
記憶装置上のデータとライトバッファ内のデータの不一
致による誤動作を防ぐ。
【００１６】さらに、他のバスマスタからのアクセスが
リードアクセスである場合には、記憶装置に代わってラ
イトバッファが保持しているデータを出力する事によ
り、データの不一致を起こすこと無く、システムが動作
を続けることを可能にする。同時に、記憶装置の対応す
るアドレスに記憶されているデータを更新する事によ
り、データ処理装置の性能を向上する。
リードアクセスである場合には、記憶装置に代わってラ
イトバッファが保持しているデータを出力する事によ
り、データの不一致を起こすこと無く、システムが動作
を続けることを可能にする。同時に、記憶装置の対応す
るアドレスに記憶されているデータを更新する事によ
り、データ処理装置の性能を向上する。
【００１７】
実施例１．図１に本発明の実施例を示す。図中７３は、
ライトバッファ内のアドレスラッチが保持しているアド
レスと、信号線バス８上のアドレス信号を比較するバス
監視装置であり、１０は、記憶装置９内にもうけられた
双方向バッファであり、１１は記憶装置９に対して読み
だし、あるいは書き込みを指示する、Ｒ／Ｗ制御装置で
ある。
ライトバッファ内のアドレスラッチが保持しているアド
レスと、信号線バス８上のアドレス信号を比較するバス
監視装置であり、１０は、記憶装置９内にもうけられた
双方向バッファであり、１１は記憶装置９に対して読み
だし、あるいは書き込みを指示する、Ｒ／Ｗ制御装置で
ある。
【００１８】バス監視装置７３は、他のバスマスタが記
憶装置９に対して、ライトアクセスを行っている期間
中、ライトバッファ７内のアドレスラッチ７２が保持し
ているアドレスと、信号線バス８上のアドレス信号とを
比較し、両者が一致した場合、中央処理装置５に対して
割り込み信号を発生する。
憶装置９に対して、ライトアクセスを行っている期間
中、ライトバッファ７内のアドレスラッチ７２が保持し
ているアドレスと、信号線バス８上のアドレス信号とを
比較し、両者が一致した場合、中央処理装置５に対して
割り込み信号を発生する。
【００１９】他のバスマスタが記憶装置９に対して、リ
ードアクセスを行っている期間中に、ライトバッファ７
内のアドレスラッチ７２が保持しているアドレスと、信
号線バス８上のアドレス信号とが一致した場合には、バ
ス監視装置７３より、双方向バッファ１０、Ｒ／Ｗ制御
装置１１に対して、出力禁止信号がおくられる。同時
に、ライトバッファ７内のデータラッチ７１が保持して
いるデータを、信号線バス８上に出力する。リードアク
セスを行った他のバスマスタは、ライトバッファ７から
データバス８に出力されたデータ信号を受け取り、処理
を続行する。
ードアクセスを行っている期間中に、ライトバッファ７
内のアドレスラッチ７２が保持しているアドレスと、信
号線バス８上のアドレス信号とが一致した場合には、バ
ス監視装置７３より、双方向バッファ１０、Ｒ／Ｗ制御
装置１１に対して、出力禁止信号がおくられる。同時
に、ライトバッファ７内のデータラッチ７１が保持して
いるデータを、信号線バス８上に出力する。リードアク
セスを行った他のバスマスタは、ライトバッファ７から
データバス８に出力されたデータ信号を受け取り、処理
を続行する。
【００２０】出力禁止信号を受けた双方向バッファ１０
は、信号線バス８上のデータ信号を記憶装置９へ導く。
Ｒ／Ｗ制御装置１１は、出力禁止信号により、記憶装置
９に対してライトアクセスを指示する。信号線バス８上
に出力された、ライトバッファ７内のデータは、このよ
うにして、記憶装置９に書き込まれる。
は、信号線バス８上のデータ信号を記憶装置９へ導く。
Ｒ／Ｗ制御装置１１は、出力禁止信号により、記憶装置
９に対してライトアクセスを指示する。信号線バス８上
に出力された、ライトバッファ７内のデータは、このよ
うにして、記憶装置９に書き込まれる。
【００２１】他のバスマスタが記憶装置９に対して、リ
ードアクセスを行っているのか、ライトアクセスを行っ
ているかは、信号線バス８上のＲ／Ｗ信号により知るこ
とができる。
ードアクセスを行っているのか、ライトアクセスを行っ
ているかは、信号線バス８上のＲ／Ｗ信号により知るこ
とができる。
【００２２】実施例２．図２に本発明の他の実施例を示
す。図に示すように、実施例１に示したＲ／Ｗ制御装置
１１を取り除き、出力禁止信号によって、記憶装置９の
出力動作を禁止させても良い。この場合、他のバスマス
タのリードアクセスと同時に、記憶装置９の記憶内容を
更新することはできないが、他のバスマスタに対して
は、最新のデータが渡され、データの不一致を生じるこ
とはない。ライトバッファ７内のデータラッチ７１に保
持されているデータは、再び、中央処理装置９にバス権
が戻ったときに記憶装置９に書き込まれる。
す。図に示すように、実施例１に示したＲ／Ｗ制御装置
１１を取り除き、出力禁止信号によって、記憶装置９の
出力動作を禁止させても良い。この場合、他のバスマス
タのリードアクセスと同時に、記憶装置９の記憶内容を
更新することはできないが、他のバスマスタに対して
は、最新のデータが渡され、データの不一致を生じるこ
とはない。ライトバッファ７内のデータラッチ７１に保
持されているデータは、再び、中央処理装置９にバス権
が戻ったときに記憶装置９に書き込まれる。
【００２３】
【発明の効果】本発明によればマルチプロセッサシステ
ムなどの、複数のバスマスタを有するデータ処理装置に
おいても、キャッシュメモリと、主記憶装置上のデータ
の不一致によるシステムの誤動作を防止し、さらに他の
バスマスタからのアクセスがリードアクセスである場合
には、データの不一致を起こすこと無く、システムが動
作を続けることを可能にする。また、他のバスマスタか
らのアクセスがリードアクセスを行ったとき、同時に主
記憶の内容を更新することが可能であり、システムバス
などの信号線バスの利用効率を高め、システムの性能を
向上することが可能である。
ムなどの、複数のバスマスタを有するデータ処理装置に
おいても、キャッシュメモリと、主記憶装置上のデータ
の不一致によるシステムの誤動作を防止し、さらに他の
バスマスタからのアクセスがリードアクセスである場合
には、データの不一致を起こすこと無く、システムが動
作を続けることを可能にする。また、他のバスマスタか
らのアクセスがリードアクセスを行ったとき、同時に主
記憶の内容を更新することが可能であり、システムバス
などの信号線バスの利用効率を高め、システムの性能を
向上することが可能である。
【図１】本発明におけるライトバッファを使用したデー
タ処理システムの具体的な構成図である。
タ処理システムの具体的な構成図である。
【図２】本発明の実施例２を示すデータ処理システムの
構成図である。
構成図である。
【図３】従来の方式によるライト・バッファを使用した
データ処理システムの具体的な構成図である。
データ処理システムの具体的な構成図である。
１ キャッシュメモリ ２ メモリブロック ３ バス監視装置 ４ 比較回路 ５ 中央処理装置 ６ 置換制御装置 ７ ライトバッファ ８ 信号線バス ９ 記憶装置 １０ 双方向バッファ １１ Ｒ／Ｗ制御装置 ２０ データメモリ ２１ タグメモリ ２２ アドレスタグ ２３ 有効ビット ７１ データラッチ ７２ アドレスラッチ ＭＰＸ マルチプレクサ
Claims (2)
- 【請求項１】 アドレス信号、データ信号を含む複数の
信号線からなる少なくとも１つの第１の信号線バスと、
前記第１の信号線バスに接続され、アドレス信号を含む
複数の信号により、アクセス可能な第１の記憶装置と、
前記第１の信号線バスに接続され、第１の信号線バスを
介して、前記第１の記憶装置に対してアクセス可能な複
数のバスマスタとを持つデータ処理装置において、書き
込みデータを保持する少なくとも一つのデータラッチ
と、前記データラッチに対応し、前記書き込みデータを
書き込むアドレスを保持するアドレスラッチと、前記ア
ドレスラッチに保持しているアドレス信号と、前記第１
の記憶装置に対して出力されるアドレス信号とを比較す
る比較装置と、 前記データラッチがデータを保持している期間中、前記
アドレスラッチに保持しているアドレスと前記第１の記
憶装置に対して出力されるアドレス信号とが一致した場
合に、前記複数のバスマスタのうち、少なくとも１つの
バスマスタに対して前記アドレスラッチに保持している
アドレス信号と前記第１の記憶装置に対して出力される
アドレス信号とが一致したことを報知する手段とを備え
たことを特徴とするデータ処理装置。 - 【請求項２】 前記データラッチがデータを保持してい
る期間中、前記複数のバスマスタのうちいずれかが、前
記第１の記憶装置に対して読みだしアクセスを行う際
に、前記アドレスラッチに保持しているアドレスと、前
記第１の記憶装置に対して出力されるアドレス信号と
が、一致した場合に、前記第１の記憶装置に代わって、
前記データラッチが保持しているデータを信号線バス上
に出力すると同時に、第１の記憶装置の記憶内容を書き
換えることを特徴とする請求項第１項記載のデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093131A JPH06309229A (ja) | 1993-04-20 | 1993-04-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093131A JPH06309229A (ja) | 1993-04-20 | 1993-04-20 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309229A true JPH06309229A (ja) | 1994-11-04 |
Family
ID=14073975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093131A Pending JPH06309229A (ja) | 1993-04-20 | 1993-04-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044342A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法 |
| US7774595B2 (en) * | 2004-02-05 | 2010-08-10 | King Information & Network | Computer security apparatus and method using security input device driver |
-
1993
- 1993-04-20 JP JP5093131A patent/JPH06309229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044342A (ja) * | 2003-07-22 | 2005-02-17 | Samsung Electronics Co Ltd | マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法 |
| US7774595B2 (en) * | 2004-02-05 | 2010-08-10 | King Information & Network | Computer security apparatus and method using security input device driver |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5058006A (en) | Method and apparatus for filtering invalidate requests | |
| US6651115B2 (en) | DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces | |
| JP3289661B2 (ja) | キャッシュメモリシステム | |
| US4912631A (en) | Burst mode cache with wrap-around fill | |
| JPH0576060B2 (ja) | ||
| US4658356A (en) | Control system for updating a change bit | |
| JP2746530B2 (ja) | 共有メモリマルチプロセッサ | |
| JP3295436B2 (ja) | マイクロプロセッサキャッシュの一貫性 | |
| US5361345A (en) | Critical line first paging system | |
| JPS63253448A (ja) | マルチ計算機装置 | |
| JPH06309229A (ja) | データ処理装置 | |
| JPH0387948A (ja) | マルチプロセッサシステム | |
| JPH0744459A (ja) | キャッシュ制御方法およびキャッシュ制御装置 | |
| JPH03230238A (ja) | キャッシュメモリ制御方式 | |
| JPH06187239A (ja) | 多階層キャッシュメモリにおけるデータ一致制御方式 | |
| JPH0883215A (ja) | メモリ制御装置 | |
| KR100546295B1 (ko) | 데이타 전송 시간을 줄인 2-레벨 캐쉬 메모리 시스템 | |
| JP2636760B2 (ja) | マルチプロセッサシステム | |
| JPH06161891A (ja) | コンピュータシステム及びキャッシュ制御手段におけるキャッシュ制御方法 | |
| JPH0535697A (ja) | マルチプロセツサシステム | |
| JPH0644261B2 (ja) | マルチプロセッサシステムにおけるキャッシュ制御方式 | |
| JPH0793215A (ja) | 半導体記憶装置 | |
| JPH04291642A (ja) | キャッシュ制御方式 | |
| JPH01276348A (ja) | ２次キャッシュメモリ方式 | |
| JPH06124235A (ja) | キャッシュ制御方式 |