JPH0387948A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のプロセッサ、主記憶装置、および複数の
階層をもつキャッシュメモリを有するマルチプロセッサ
システムに関する。

〔従来の技術〕

キャッシュメモリについてはニー・シー・エム、コンピ
ユーテイング・サーベイ第１４巻３号４７３−５３０ペ
ージ（ＡＣＭ、　　Ｃｏｍｐｕｉｎｇ　５ｕｒｖｅｙｓ
、Ｖｏｌ、１４．＆３、　ｐｐ、４７３−５３０）で詳
しく論じている。

キャッシュメモリとは、主記憶に比べ、容量は小さいが
、高速のアクセス（読み出し／書き込み）が可能なメモ
リであり、プロセッサのアクセスを高速に行なう目的で
プロセッサのごく近くに置かれる。

主記憶装置とプロセッサの間のデータの転送時間はプロ
セッサの内部処理時間の数倍になるため。

データを命令の実行のつと読み出していたのでは、処理
の高速化は望めない。一方プロセッサは主記憶の全体を
アクセスの対象としているが、ごく短時間の間にはその
うちのごく一部分にアクセスは集中している。そこで主
記憶装置の情報の一部をキャッシュメモリにコピーし、
プロセッサのアクセスのほとんどをキャッシュメモリと
の間で実行すれば、平均的にアクセス時間を短縮するこ
とが可能となる。

キャッシュメモリは記憶をブロックという適当な大きさ
を単位にして管理する。各ブロックはそれぞれ主記憶の
ある箇所と対応し、その箇所のデータの写しを保持して
いる。この記憶をデータアレイと呼ぶ、加えて各ブロッ
クが主記憶のどの箇所に対応しているかはもちろん動的
に変化することが可能であり、そのアドレスの情報もキ
ャッシュメモリに保持されている。この記憶部分をアド
レスアレイと言う。

プロセッサのアクセスのほとんどをキャッシュメモリと
の間で行なうようにするためには、最近に頻繁にアクセ
スされたデータはキャッシュ内に置かれるべきであるし
、その反対に最近に全くアクセスされていないデータは
必ずしもキャッシュ内ｔｉかれるべきではない、キャッ
シュメモリは上に述べた要求を満たすような制御を行な
う。その制御を読み出し時を例に取って説明すると次の
ようになる。

キャッシュ内のデータをアクセスしたときにはそのデー
タの属するブロックを保持し続け、キャッシュ内にない
データをアクセスしたときには、主記憶上でそのデータ
を含む１ブロツクをキャッシュ内に転送し、その代わり
に、キャッシュ内で最近使われていない１ブロツクを追
い出す。

上記の文献ニー・シー・エム、コンピユーテイング・サ
ーベイ第１４巻３号４７３−５３０ページ（ＡＣＭ　。

ＣＣｏ１１ｐｕｔｉｎ　　５ｕｒｖｅｙｓ、Ｖｏｌ、１
４．＆３．　　ｐｐ、４７３−５３０）　　　ｋこ述べ
られているように、キャッシュへのストア方式として、
ライト・スル一方式とコピー・ノくツク方式とがある。

前者のライト・スル一方式は、プロセッサが書き込みを
行なう場合にキャッシュにヒツトすれば。

内側のキャッシュと外側の主記憶の両者に書き込みを行
ない、常に両者の内容を一致させる方式である。

これに対して、後者のコピー・バック方式は。

プロセッサが書き込みを行なう場合にキャッシュにヒツ
トすれば、外側の主記憶には書き込みを行なわず、内側
のキャッシュにのみ書き込みを行なう方式である。

この二つの方式を比較すると、コピー・ノくツク方式は
ライト・スル一方式に比べ制御が複雑であり、その制御
のためにたくさんのノ）−ドウエア量が必要となる。こ
れはとくに、共有メモリ型のマルチプロセッサシステム
における各キャッシュの内容の一貫性を保つための制御
で顕著となる。

しかしながら、性能面から見るとコピー・バック方式は
キャッシュにヒツトした時に、主記憶にｄき込みを行な
わないため、主記憶に対する書き込みを省略することが
でき、ライト・スル一方式よりもメリットがある。また
、主記憶に対する書き込み時間の省略により、主記憶に
対するトラフィックが軽減されるメリットもある。マル
チプロセッサシステムでは、この主記憶のトラフィック
低減が、トータルのシステム性能を向上させる上で重要
なポイントである。

次に階層キャッシュについて説明する６階層キャッシュ
記憶とは、プロセッサと主記憶との間に複数のキャッシ
ュ記憶が直列に結合しであるものを言い、その−例は「
日経エレクトロニクス」１９８１゜１０．２６のＰＰ１
７６−１９０に開示されている。

この階層キャッシュ構成を取ることによって、キャッシ
ュの効果をより高めることが期待できる。

この「日経エレクトロニクス」に開示された情報処理装
置においては、命令制御部、演算制御部およびキャッシ
ュ記憶（バッファ・ストレージ）からなるプロセッサユ
ニット（ＣＰ　Ｕ）があり、上記ＣＰＵと主記憶装置と
の間にさらに別のキャッシュ記憶（グローバル・バッフ
ァ・ストレージ）を配置されている。この場合に、上記
ＣＰＵ内のキャッシュは物理的にも論理的にも内側のキ
ャッシュであり、地方別のキャッシュ記憶は外側のキャ
ッシュである。この外側のキャッシュは、命令制御部や
演算制御部である本来のプロセッサと内側のキャッシュ
とを合わせて１つのプロセッサと見做すことによって動
作する。

このように、この「日経エレクトロニクス」には２層の
階層キャッシュが開示されているが、３層以上の階層キ
ャッシュも同様にして考えることができる。この３Ｊｉ
ｉ５以上の階層キャッシュを持つシステムでは最も外側
のキャッシュを外側のキャッシュ、それ以外のキャッシ
ュを内側のキャッシュと以下では本願では呼ぶことにす
る。従って、主記憶装置に対し、直接にアクセスを行な
うのは外側のキャッシュであることに注意されたい。

また、この「日経エレクトロニクス」には、複数のプロ
セッサ（ＣＰ　Ｕ）が主記憶装置および外側のキャッシ
ュ（グローバル・バッファ・ストレージ）を共有し、内
側のそれぞれキャッシュは関係するプロセッサごとの固
有の情報を記憶すると言う形式のマルチプロセッサ・シ
ステムについても開示されている。

すなわち、このマルチプロセッサ・システムにおいては
、内側のキャッシュと共有の外側のキャッシュとの間に
ストア・スル一方式（ライト・スル一方式）の書き込み
制御を採用し、外側の共有キャッシュがひとつの内側の
キャッシュを経由して更新された場合、外側の共有キャ
ッシュが他の内側のキャッシュに対して更新の有ったブ
ロックのアドレス（無効化アドレス）を送ることによっ
て、他の内側のキャッシュを無効化して、内側のキャッ
シュと外側の共有キャッシュの内容の一致カを取られて
いる。

一方、このマルチプロセッサ・システムにおいては、主
記憶装置へのアクセス頻度を低減するため、外側の共有
キャッシュと主記憶装置との間にスワップ方式（コピー
パック方式）を採用することも開示されている。

また、「電子情報通信学会技術研究報告Ｊ　ｌＣＤ８９
−８〜１５　１９８９年４月２１日ＰＰ２９〜３６には
、マルチプロセッサ・システムにおいて、他のバス・マ
スクによる主記憶装置の書き換えに対処するため、マイ
クロプロセッサがシステム・アドレス・バスを監視し、
マイクロプロセッサ内部のキャッシュ・メモリに登録し
ているデータのうち他のバス・マスクによって書き換え
られたデータを含む１ブロツクをクリアするバス・モニ
タリング機能をマイクロプロセッサに持たせることを開
示している。この機能によって、マルチプロセッサ環境
でも内部キャッシュと主記憶装置との一貫性（コヒーレ
ンジ）が保たれる。また、この機能を具体的に実現する
ために、２８ビツトのモニタリング・アドレスがマイク
ロプロセッサに浜給される。

一方、「テンス・アニューアル・インターナショナル・
シンポジウム・オン・コンピュータ・アーキテクチュア
Ｊ　１２４−１３１ページ１９８３、（１０ｔｈ　Ａｎ
ｎｕａｌＩｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉ
ｕｉｌｏｎ　ＣｏｍｕｐｅｒＡｒｃｈｉｔｅｃｔｕｒｅ
　ＰＰ１２４−１３１）にはＪ、Ｒ，Ｇｏｏｄｍａｎに
よるυ５ＩＮＧ　ＣＡＣＨＥ　ＭＥＭＯＲＹ　ＴＯＲＥ
ＤＵＣＩＮＧ　ＰＲＯＣＥＳＳＯＲ−ＭＥＭＯＲＹ　Ｔ
ＲＡＦＩＣ”なる文献が掲載されている。かかる、Ｇｏ
ｏｄｍａｎの文献には、従来のライト・スル一方式およ
びコピー・バック方式とは異なる新しい方式としてライ
ト・ワンス方式が提案されている。このライト・ワンス
方式は、データ更新の問題を解決するとともに、最小の
バス転送を可能とすると説明されている。また、このラ
イト・ワンス方式では、キャッシュの各格納ブロックに
二つのビットが関連し、この二つのビットは関係データ
の四つの状態を下記の通りに定義している。

まず、一つ目の状態は、無効状態（Ｉｎｖａｌｉｄ）で
、ブロック中にデータが無いことを示す。

二つ目の状態は、有効状態（Ｖａｌｉｄ）で、主記憶か
ら読み出され、更新されていないブロック中にデータが
存在していることを示す。

三つ目の状態は、予力状態（Ｒｅｓｅｒｖｅｄ）で、ブ
ロックのデータがローカルに一度だけ更新され、それが
キャッシュ中に取り込まれ、その変更が主記憶に伝達さ
れていることを示す。

最後の四つ目の状態はダーティ状態（Ｄｉｒｔｙ）で、
ブロックのデータは一回以上ローカルに更新され、それ
がキャッシュ中に取り込まれ、その最新の変更が主記憶
に伝達されていないことを示す。

また、Ｇｏｏｄｍａｎの文献には、ライト・ワンス方式
はＣＰＵによるアドレス・タグへのアクセスと具備（ｃ
ｏｎｃｕｒｒｅｎｔｌｙ）な状態ビット対とアドレスか
タグへの迅速なアクセスが必要であること、これはダグ
・メモリの二つ（同一）のコピーを作ることによって容
易に達成できること、またこの重複によってキャッシュ
無効化要求と通常のキャッシュ参照との間の衝突を解消
することも開示されている。

〔発明が解決しようとする課題〕

一方１本願発明は、２層の階層キャッシュを有するマル
チプロセッサ・システムにおいて、外側および内側のキ
ャッシュともプロセッサごとに異なるキャッシュを持つ
方式（外側および内側のキャッシュとも非共有の方式）
を本願発明の前に本願発明者等が検討した際に、下記の
如き検討結果を基礎としてなされたものである。

すなわち、本願発明の以前に公知の階層キャッシュを有
するシステムにおいては、プロセッサ（ＣＰＵ）から内
側キャッシュメモリおよび外側キャッシュメモリへのラ
イト・アクセス（書き込み・アクセス）の要求とキャッ
シュの無効化の要求とが生じた場合の問題について、さ
らには外側キャッシュ；＾モリのアドレス端子数を低減
することに関しては、十分な配慮がなされていなかった
。

従って、本願発明の目的とするところは、階層キャッシ
ュの外側および内側のキャッシュとも非共有の方式のマ
ルチプロセッサシステムにおいて、プロセッサ（ｃ　Ｐ
　Ｕ）から内側キャッシュメモリおよび外側キャッシュ
メモリへのライト・アクセス（書き込み・アクセス）の
要求とキャッシュの無効化の要求とが生じた場合の問題
を解決する一方、外側キャッシュメモリのアドレス端子
数を低減することにある。

〔課題を解決するための手段〕

上記目的を達成する如く、本発明の代表的な実施例によ
るマルチプロセッサシステムはニアドレスを発生する第
１のプロセッサ（１０）と、上記第１のプロセッサ（１
（１）からの上記アドレスに従ってアクセスされる第１
の内側キャッシュメモリ（１１）と、 上記第１のプロセッサ（１０）からの上記アドレスに従
ってアクセスされる第１の外側キャッシュメモリ（１２
）と、 アドレスを発生する第２のプロセッサ（２０）と、上記
第２のプロセッサ（２０）からの上記アドレスに従って
アクセスされる第２の内側キャッシュメモリ（２１）と
。

上記第２のプロセッサ（２０）からの上記アドレスに従
ってアクセスされる第２の外側キャッシュメモリ（２２
）と、 上記第１の外側キャッシュメモリ（１２）を介して伝達
される上記第１のプロセッサ（１０）からの上記アドレ
スおよび上記第２の外側キャッシュメモリ（２２）を介
して伝達される上記第２のプロセッサ（２０）からの上
記アドレスが伝達されるアドレスバス（３１）と。

上記第１の外側キャッシュメモリ（１２）を介して上記
第１のプロセッサ（ｌＯ）および上記第１の内側キャッ
シュメモリ（１１）に接続され、上記第２の外側キャッ
シュメモリ（２２）を介して上記第２のプロセッサ（２
０）および上記第２の内側キャッシュメモリ（２１）に
接続されたデータバス（３２）と、 上記アドレスバス（３１）および上記データバス（３２
）に接続された記憶手段（３０）と、 上記第１の外側キャッシュメモリ（１２）および上記第
２の外側キャッシュメモリ（２２）を迂回して上記アド
レスバス（３１）と上記第１の内側キャッシュメモリ（
１１）および上記第２の内側キャッシュメモリ（２１）
との間を接続するバス（３５，３６）とを具備してなり
、上記第１の内側キャッシュメモリ（１１）および上記
第２の内側キャッシュメモリ（２１）はライト・スルー
方式で動作し、 上記第１の外側キャッシュメモリ（１２）および上記第
２の外側キャッシュメモリ（２ｚ）はコピー・バック方
式およびライト・ワンス方式の少なくとも一方で動作し
。

上記第１の外側キャッシュメモリ（１２）と上記アドレ
スバス（３１）との間の接続は、該両者間で双方向にア
ドレス伝達が可能であり、 上記第２の外側キャッシュメモリ（２２）と上記アドレ
スバス（３１）との間の接続は、該両者間で双方向にア
ドレス伝達が可能であるであることを特徴とする。

〔作用〕

以上の構成によるマルチプロセッサシステムによれば、
記憶手段（３０）の書き換えに付随して発生されるアド
レスバス（３１）上の無効化アドレスはバス（３５，３
６）を介して第１の内側キャッシュ（１１）と第２の内
側キャッシュ（２１）とに伝達されるので、これらの内
側キャッシュが無効化される。また、アドレスバス（３
１）と第１の外側キャッシュ（１２）および第２の外側
キャッシュ（２２）との間の双方向接続を介して上記無
効化アドレスが第１の外側キャッシュ（１２）と第２の
外側キャッシュ（２２）とに伝達されるので、これらの
外側キャッシュが無効化され、マルチプロセッサシステ
ムにおける記憶手段（３０）と内側および外側キャッシ
ュ（１１，２１，１２，２２）との一貫性が保たれる。

さらに、第１の外側キャッシュメモリ（１２）および第
２の外側キャッシュメモリ（２２）はコピー・バック方
式およびライト・ワンス方式の少なくとも一方で動作す
る。一方、第１のプロセッサ（１０）もしくは第２のプ
ロセッサ（２０）からのライト・アクセスの際に、ライ
ト・アクセスのアドレスが第１の外側キャッシュメモリ
（１２）もしくは第２の外側キャッシュメモリ（２２）
にヒツトする可能性が高い。

このヒツトの際は、コピー・バック方式においては、ラ
イト・アクセスのアドレスがアドレスバス（３１）に伝
達されることが無いので、アドレスバス（３１）と第１
の外側キャッシュ（１２）および第２の外側キャッシュ
（２２）との間の双方向接続を介して無効化アドレスが
第１の外側キャッシュ（１２）と第２の外側キャッシュ
（２２）とに伝達されても、この双方向接続の上でライ
ト・アクセスのアドレスと信号の競合を生じる可能性が
極めて少ない。

また、ヒツトの際は、ライト・ワンス方式においては、
特定のアドレスのデータの最初の更新時には外側キャッ
シュと主記憶とにライト・アクセスして最初の更新デー
タを格納するが、特定のアドレスのデータの再更新時に
は外側キャッシュのみライト・アクセスして再更新デー
タを格納し、主記憶をライト・アクセスすることがない
、よって、特定のアドレスのデータの再更新時には、ラ
イト・アクセスのアドレスがアドレスバス（３１）に伝
達されることが無いので、アドレスバス（３１）と第１
の外側キャッシュ（１２）および第２の外側キャッシュ
（２２）との間の双方向接続を介して無効化アドレスが
第１の外側キャッシュ（１２）と第２の外側キャッシュ
（２２）とに伝達されても、この双方向接続の上でライ
ト・アクセスのアドレスと（ａ号の競合を生じる可能性
が極めて少ない。

従って、外側キャッシュ（１２，２２）のアドレスバス
（３１）との双方向接続によって、外側キャッシュ（１
２，２２）のアドレス端子数を低減することができる。

また、以上の構成によるマルチプロセッサシステムによ
れば、第１の内側キャッシュメモリ（１１）と第１の外
側キャッシュメモリ（１２）とは第１のプロセッサ（１
０）からのアドレスに従ってアクセスされ。

第２の内側キャッシュメモリ（２１）と第２の外側キャ
ッシュメーモリ（２２）とは第２のプロセッサ（２０）
からのアドレスに従ってアクセスされる。このように。

内側キャッシュと外側キャッシュとも非共有の方式であ
る。一方、マルチプロセッサ・システムのデータ処理能
力を増大するためには、プロセッサ接続数を増大する必
要がある。この際、上記の構成によれば、プロセッサ接
続数の増加数に対応して内側キャッシュと外側キャッシ
ュの接続数を増加するだけで対処が可能である。

もし、外側キャッシュが複数のプロセッサによって共有
されたとすると、プロセッサ接続数の増加に対処するこ
とが困難となることは言うまでもない。この点において
も、上記の構成（内側キャッシュと外側キャッシュとも
非共有の方式）によるマルチプロセッサ・システムは有
益である。

本願発明のその他の目的と他の特徴は、以下の実施例の
説明から明らかとなろう。

〔実施例］ マルチプロセッサシステムの　　の 第１図に本発明の一実施例による情報処理装置の全体図
を示す６本情報処理装置は、２個のプロセッサ（ＣＰ　
Ｕ：Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ
）　１０．２０と、２個の内側のキャッシュ１１．２１
と。

２個の外側のキャッシュ１２．２２と、２個の入出力袋
［３３，３４と、１個の主記憶装置３０と、主記憶バス
アドレス線３１と、主記憶バスデータ線３２とからなる
マルチプロセッサシステムである。

主記憶３０は二つのプロセッサ１０．２０によって共有
してアクセスされる一方、内側のキャッシュ１１と外側
のキャッシュ１２はプロセッサ１０からのアドレスによ
ってのみプライベートにライト・アクセスされ、内側の
キャッシュ２１と外側のキャッシュ２２はプロセッサ２
０からのアドレスによってのみプライベートにライト・
アクセスされる。

プロセッサ１０と内側のキャッシュ１１はプロセッサア
ドレス線１３、プロセッサデータ線１４を用いてアドレ
スおよびデータの授受を行なう。

内側のキャッシュ１１と外側のキャッシュ１２はキャッ
シュ間アドレス線１５、キャッシュ間データ線１６を用
いてアドレスおよびデータの授受を行なう。２０乃至２
６の接続は１０乃至１６と全く同じように接続されてい
る。

主記憶装置３０に対するアドレスおよびデータの授受は
すべて主記憶バスアドレスｍ３１、主記憶バスデータ線
３２を用いて行なう。主記憶バスアドレス線３１．主記
憶バスデータ線３２は外側のキャッシュ１２．２２、お
よび入出力装置３３．３４と接続されている。

また主記憶バスアドレス線３１は、後述するように、第
１のバス３５と第２のバス３６とを介してそれぞれ内側
のキャッシュ１１．１２にも入力されている。なお、リ
ード・ライト識別信号、バススタート信号等のバスの制
御信号はすべて主記憶アドレス線３１に含まれていると
考える。よって内側のキャッシュ１１．１２には主記憶
バスのリード・ライト識別信号、バススタート信号など
も入力されている。

プロセッサアドレス線１３とキャッシュ間アドレス線１
５とを介して、アドレスはプロセッサ１０から内側キャ
ッシュ１１と外側キャッシュ１２とへ一方向に伝達され
る一方、この線１３．１５で逆方向にアドレスが伝達さ
れることはない。同様に、プロセッサアドレス線２３と
キャッシュ間アドレス線２５とを介して、アドレスはプ
ロセッサ２０から内側キャッシュ２１と外側キャッシュ
２２とへ一方向に伝達される一方、この線２３．２５で
逆方向にアドレスが伝達されることはない。

従って、内側キャッシュ１１と外側キャッシュ１２とは
プロセッサ１０からのアドレスに従ってアクセスされ、
内側キャッシュ２１と外側キャッシュ２２とはプロセッ
サ２０からのアドレスに従ってアクセスされる。

また主記憶バスアドレス線３１は外側キャッシュ１２を
介して伝達されるプロセッサ１０からのアドレスが伝達
され、外側キャッシュ２２を介して伝達されるプロセッ
サ２０からのアドレスが伝達され、また入出力装置３３
．３４からのアドレスも伝達される。

従って、主記憶袋＠３０は二つのプロセッサ１０．２０
からのアドレスによって共有してアクセスされることに
なる。

主記憶バスデータｗ＆３２は外側キャッシュ１２を介し
てプロセッサ１０と内側キャッシュ１１と接続され、外
側キャッシュ２２を介してプロセッサ２０と内側キャッ
シュ２１と接続されている。

すなわち、プロセッサデータ線１４とキャッシュ間デー
タ線１６とを介して、外側キャッシュ１２とプロセッサ
１０および内側キャッシュ１工との間はデータが双方向
に伝達されることができ、プロセッサデータ線２４とキ
ャッシュ間データ線２６とを介して、外側キャッシュ２
２とプロセッサ２０および内側キャッシュ２１との間は
データが双方向に伝達されることができる。

また、外側キャッシュ１２．２２、入出力装置３３．３
４、主記憶装置３０と主記憶バスデータ線３２との間は
、データが双方向に伝達されることができる。

一方、外側キャッシュ１２を迂回して主記憶バスアドレ
ス線３１と内側キャッシュ１１とを接続する第１のバス
３５と、外側キャッシュ２２を迂回して主記憶バスアド
レス線３１と内側キャッシュ２１とを接続する第２のバ
ス３６とがシステムに配置されている。

また、キャッシュに書き込みアクセスを受けた場合のキ
ャッシュ内の処理としては、既に説明したようにライト
・スル一方法とコピー・バック方法とライト・ワンス方
法の３通りがある。ライト・スル一方法は書き込みアク
セスのたびに、キャッシュ・ヒツトの際も自キャッシュ
と自キャッシュの外側とに書き込みを行う方法であり、
コピー・バック方法はキャッシュ・ヒツトの際に自キャ
ッシュにのみ書き込み、自キャッシュの外側には書き込
まない方法であり、ライト・ワンス方式においては、特
定のアドレスのデータの最初の更新時には外側キャッシ
ュと主記憶とにライト・アクセスして最初の更新データ
を格納するが、特定のアドレスのデータの再更新時には
外側キャッシュのみライト・アクセスして再更新データ
を格納し、主記憶をライト・アクセスすることがない。

本実施例では内側キャッシュ１１．２１はライト・スル
一方法で動作し、外側キャッシュ１２．２２は状況に応
じてコピー・バック方法もしくはライト・ワンス方法で
動作する。

また、主記憶バスアドレス線３Ｌは外側キャッシュ１２
．２２．入出力装置３３．３４と双方向のアドレスの伝
達が可能である一方、主記憶バスアドレス１１Ａ３１か
ら主記憶装置１３０への一方向のみのアドレスの伝達が
行なわれる。

キ　・シュ彊　　　　の このようなマルチプロセッサシステムによれば、主記憶
装置３０の書き換えに付随して発生される主記憶アドレ
スバス３１上の無効化アドレスは第１のバス３５と第２
のバス３６とを介して内側キャッシュ１１と内側キャッ
シュ２１とに伝達されるので、これらの内側キャッシュ
１１．２１が無効化される。

また、主記憶アドレスバス３１と外側キャッシュ１２お
よび外側キャッシュ２２との間の双方向接続を介して無
効化アドレスが外側キャッシュ１２と外側キャッシュ２
２とに伝達されるので、これらの外側キャッシュ１２．
２２が無効化され、マルチプロセッサシステムにおける
主記憶装置３０と内側および外側キャッシュ１１．２１
．１２゜２２との一貫性が保たれる。

八〇゛の さらに、外側キャッシュ１２および外側キャッシュ２２
はコピー・バック方式もしくはライト・ワンス方式のい
ずれかで動作する。従って、プロセッサ１０もしくはプ
ロセッサ２０からのライト・アクセスの際に、ライト・
アクセスのアドレスが外側キャッシュメモリ１２もしく
は外側キャッシュメモリ２２にヒツトする可能性が高い
。

このヒツトの際は、コピー・バック方式では。

ライト・アクセスのアドレスが主記憶アドレスバス３１
に伝達されることが無いので、主記憶アドレスバス３１
と外側キャッシュ１２および外側キャッシュ２２との間
の双方向接続を介して無効化アドレスが外側キャッシュ
１２と外側キャッシュ２２とに伝達されても、この双方
向接続の上でライト・アクセスのアドレスと信号の競合
を生じる可能性が極めて少ない。

また、ヒツトの際は、ライト・ワンス方式においては、
特定のアドレスのデータの最初の更新時には外側キャッ
シュと主記憶とにライト・アクセスして最初の更新デー
タを格納するが、特定のアドレスのデータの再更新時に
は外側キャッシュのみライト・アクセスして再更新デー
タを格納し、主記憶をライト・アクセスすることがない
。よって、特定のアドレスのデータの再更新時には、ラ
イト・アクセスのアドレスがアドレスバス（３１）に伝
達されることが無いので、アドレスバス（３１）と第１
の外側キャッシュ（１２）および第２の外側キャッシュ
（２２）との間の双方向接続を介して無効化アドレスが
第１の外側キャッシュ（１２）と第２の外側キャッシュ
（２２）とに伝達されても、この双方向接続の上でライ
ト・アクセスのアドレスと信号の競合を生じる可能性が
極めて少ない。

キヤ・シュの 内側のキャッシュ１１の内部回路構成図を、第２図に示
す。

アドレスアレイ２００は、上位アドレスおよびデータア
レイの記憶が有効であることを示す１ビツトのフラグ（
Ｖｂｉｔ）を組にして１列分とした記憶部を多数列持っ
ている。その記憶部は、入力アドレスの下位アドレス２
１１によっていずれか１列が選択される。アドレスアレ
イ２００はプロセッサ１０の下位アドレス２１１、主記
憶アドレスバス３１の下位アドレス２１７を入力として
いるが、その記憶部はデュアルポートのＲＡＭによって
構成されているので、２つの入力に対して独立に動作可
能であり、同時に異なる列に対してアクセスすることが
できる。

データアレイ２０１は１ブロック分のデータの記憶部か
らなる列をアドレスアレイ２００とちょうど同数列もち
、そのデータは信号線２１９を介して読み出し／書き込
みのアクセスが可能である。

データアレイ２０１の各列はアドレスアレイ２００の各
列と１対１に対応している。ある下位アドレス２１１に
対応する列のアドレスアレイ２００のＶビットが１のと
き、アドレスアレイ２００から読み出した上位アドレス
と該当下位アドレスとを組合せたアドレスから始まる１
ブロック分のデータをデータアレイ２０１は有している
ことを示し、ＶビットがＯのときには、そのブロックは
何も格納していないことを示す。

アドレスアレイ２００、データアレイ２０１がセットア
ソシアティブ方式をとる場合には、以上に述べたアドレ
スアレイ、データアレイを複数個多重に構成すればよい
。本特許はセットアソシアティブ方式のキャッシュに適
用しても何ら障害はない。

２０２．２０３．２０４はアドレス線のスイッチ、２０
５，２０６はデータ線のスイッチである。

２０９はキャッシュ１１の全体の制御を行なうコントロ
ールブロックである。コントロールブロック２０９はキ
ャッシュがブロックの転送をするのに必要なアドレスの
保持も行う。

プロセッサ１０からのアクセスが発生した場合のキャッ
シュ１１の動作を以下に述べる。要求元がアクセスした
データがキャッシュ内に存在することをヒツトと言う。

キャッシュはアクセスのたびにヒツトしたか否か次のよ
うにして調べる。プロセッサ１０からのアクセスが発生
すると、アクセスアドレス１３の下位アドレス２１１に
よってアドレスアレイ２００のうちの１列を選択し、そ
の内容を読み出す。読み出した上位アドレスは信号線２
１２に出力される。この信号線２１２上の上位アドレス
とアクセスアドレスの上位アドレス２１０とを比較する
。アドレスが一致し、かつアドレスアレイ２００のＶビ
ットが１ならばヒツトである。すなわち、（アドレス一
致）Ｘ　（Ｖ＝１）がヒツト条件である。その判断はヒ
ツト判定器２０８が行ない、その結果は信号線２１４を
介してコントロールブロック２０９に伝えられる。

プロセッサ１０が読み出しアクセスを発行した場合、も
しヒツトすれば内側のキャッシュ１１はデータアレイ２
０１からプロセッサ１０ヘヒツトしたアクセスアドレス
に対応するデータを供給する。すなわち、データはデー
タアレイ２０１から信号線２１９、スイッチ２０５、プ
ロセッサデータ線１４を介して、プロセッサ１０に転送
される。

ヒツトしなかった場合には、要求するデータが内側のキ
ャッシュ１１内に存在しないことを意味するので、内側
のキャッシュ１１は外側のキャッシュ１２に対し該当ブ
ロックのリード要求を出す。

このため、プロセッサ１０から上位アドレス２１０、下
位アトレイ２１１がスイッチ２０３とキャッシュ間アド
レス線１５とを介して外側のキャッシュ１２に伝達され
、該当ブロックを外側のキャッシュ１２もしくは主記憶
３０から獲得して、データアレイ２０１に格納すると同
時にプロセッサ１０にデータを供給する。

コントロールブロック２０９は、上記のアドレスおよび
データの転送が可能となるように、スイッチ２０２．２
０３．２０４．２０５，２０６の信号伝達を制御してい
る。

またプロセッサ１０が書き込みアクセスを発行した場合
は、もしヒツトすれば内側のキャッシュ１１はデータを
データアレイ２０１と外側のキャッシュ１２の両方に書
き込み、ヒツトしなかった場合にはデータを外側のキャ
ッシュ１２にのみ書き込む、すなわち、ライト・スル一
方法の書き込み動作を内側のキャッシュ１１が実行する
ものとなる。

内側のキャッシュ１１の無効化について以下に説明する
。主記憶バス３１のリード、ライト識別信号、バススタ
ート信号等の制御信号は第１のバス３５と信号線２１８
とを介して内側のキャッシュ１１のコントロールブロッ
ク２０９に入力されているので、内側のキャッシュ１１
は主記憶装置３０に対する書き込みが行われるタイミン
グを知ることができる。主記憶バス上で書き込みアクセ
スが行なわれるたびに、主記憶アドレスバス３１上の下
位アドレス２１７を使ってアドレスアレイ２００の列の
うち１列を選択し、その内容を読み出す。その結果読み
出した上位アドレスは信号線２１３に出力される。この
信号線２１３上の上位アドレスと主記憶バスの上位アド
レス２１６とを比較し、もしくアドレス一致）　ｘ　（
Ｖビット＝１）であったら、該当のＶビットをＯに書き
換えて内側のキャッシュ１１の無効化を実行する。この
ためのアドレス一致の判断はヒツト判定器２０７が行な
い、その結果は信号線２１５を介してコントロールブロ
ック２０９に伝えられ、コントロールブロック２０９の
出力によってＶビットは１から０に書き換えられる。

久１し萱Ｖ−）２呈１ヱロ連見皮 外側のキャッシュ１２の構成図を第３図に示す。

３００乃至３１９は内側のキャッシュ１１の２００乃至
２１９とそれぞれほぼ等しいもので構成されている。

しかし、若干の相違点はある。アドレスアレイ３００は
アドレスアレイ２００に比べ１列につき２ビツトの記憶
部を余計に持っている。そのｌビットは更新ビット（Ｕ
ｂｉｔ）と言い、コピー・バック方法を可能とするため
に存在する。他のｌヒツトは予約ビット（Ｒｂｉｔ）と
言い、ライト・ワンス方法を可能とするために存在する
。このライト・ワンス方法については、後に詳細に説明
する。

コントロールブロック３０９は主記憶バス３１のアドレ
ス３１６，３１７とアドレスの授受を行う、また図には
表示しないがコントロールブロック３０９はアドレスア
レイ３００のＶ、Ｕ、Ｒフラグを直接入力している。

内側のキャッシュ１１からのアクセスが発生した場合の
外側のキャッシュ１２の動作を、以下に述べる。

内側のキャッシュ１１が読み出しアクセスを発行した場
合、もしヒツトすれば外側のキャッシュ１２はデータア
レイ３０１から内側のキャッシュ１１ヘデータを供給す
る。ヒツトしなかった場合には要求するデータがキャッ
シュ内に存在しないことを意味するので外側のキャッシ
ュ１２は主記憶装置３０に対し該当ブロックのリード要
求を出す。そして該当ブロックを獲得すると同時に内側
のキャッシュ１１にデータを供給する。

また内側のキャッシュ１１が書き込みアクセスを発行し
た場合の外側キャッシュ１２のライト・アクセス動作お
よび外側キャッシュ１２の主記憶アドレスバス３１の監
視の動作等についても、以キ　　シュのライ　・アクセ
ス まず、プロセッサ１０から内側キャッシュ１１を経由し
たライト・アクセスのアドレスを受けた第３図の外側キ
ャッシュ１２の場合の動作を、第４図の動作フロー図を
参照して説明する。

キャッシュ間データ線１５を経由して供給される上記ア
ドレスの下位アドレスに従って第３図の外側キャッシュ
１２のアドレスアレイ３００の一列から上位アドレス、
Ｖ、Ｕ、Ｒのビットが読み出される。読み出された上位
アドレスと供給アドレスの上位アドレスの一致とＶビッ
トとから、第４図の処理１０で外側キャッシュ１２に対
するヒツトもしくはミスが判別される。ヒツトの場合に
動作は処理１０の右のルートに移り、ミスの場合に処理
１０の左のルートに移る。

第４図の処理１１では、読み出されたＶビット。

Ｕビットの判定が行われ、■＝１、Ｕ＝１の場合に動作
は処理１２に移り、それ以外のｖ＝ｏもしくはＶ＝１．
Ｕ＝Ｏの場合に動作は処理１２を迂回して処理１３に移
る。

すなわち、ミス時のＶ＝１．Ｕ＝１の事実は、外側キャ
ッシュ１２に格納されかつ下位アドレスに対応したデー
タが、主記憶３０に格納されかつ下位アドレスに対応し
たデータと対応してないことを意味している。従って、
ミスしたアドレスへの新しいデータの書き込みの前に、
ミスしたアドレスの以前のデータを外側キャッシュ１２
から主記憶３０に戻すと言う動作（コピー・バック）が
必要である。このコピー・バックが省略されたとすれば
、その後の処理１３の後以前のデータが外側キュッシュ
１２および主記憶３０のいずれにも存在し得ないと言う
問題が生じる。

これを回避するための第４図の処理１２は、このコピー
・バックの動作を示している。このコピー・バックの処
理に際して、まず下位アドレスと該下位アドレスに従っ
て外側キャッシュ１２のアドレスアレイ３００から読み
出された上位アドレスとを連結してアドレスが生成され
る一方、外側キャッシュ１２のデータアレイ３０１から
下位アドレスに対応したｌブロックのデータが読み出さ
れる。このようにして読み出されたｌブロックのデータ
が上記の連結アドレスに従って主記憶３゜に書き込まれ
、コピー・バックの処理が完了する。

Ｖ＝ＯもしくはＶ＝１、Ｕ＝Ｏ（７）場合には、このコ
ピー・バック処理１２は必要とされず、処理１３のミス
時に対処するための外部キャッシュのデータ格納動作に
移る。

ミス時に対処するためのこの処理１３においては、下位
アドレスおよびプロセッサ１ｏから発行された上位アド
レスに従って主記憶３ｏがらデータが読み出され、この
読み出しデータと上位アドレスとはそれぞれ外側キャッ
シュ１２のデータアレイ３０１とアドレスアレイ３００
とに下位アドレスによって指定される１列に書き込まれ
る。それと同時に外側キャッシュ１２の該当フラグは。

Ｖ＝１、Ｕ＝Ｏ，Ｒ＝Ｏとセットされる。

処理１０の右のルートおよび処理１３に続いて。

処理１４のＲビット判定処理が行なわれる。このＲビッ
トは、プロセッサ１０から発行されたアドレスの下位ア
ドレスに従って外側キャッシュのアドレスアレイ３００
から読み出された列のＲビットである。Ｒ＝Ｏの場合は
処理１５に移り、Ｒ＝１の場合は処理１６に移る。

Ｒ＝Ｏの場合の処理１５はライト・ワンスの書き込み動
作となる。すなわち、この処理１５では、プロセッサ１
０から発行されたアドレスに従って外側キャッシュ１２
と主記憶３０とにデータを書き込む。また、この主記憶
３０へのデータ書き込み時に、外側キャッシュ１２の該
当ＲビットをＯから１に更新する。この処理１５は通常
のコピー・バック方式のライト・アクセスと異なり、Ｒ
＝０の場合、ヒツト時に自キャッシュのみにデータを書
き込むのではなく、該当アドレスに従って一回だけ主記
憶袋ｆｉｔ３０にもデータを書き込むのでライト・ワン
ス方式の書き込みと言う。

一方、Ｒ＝１の場合の処理１６は１通常のヒツト時のコ
ピー・バック方式の書き込みとなる。すなわち、プロセ
ッサ１０から発行されたアドレスに従って外側キャッシ
ュ１２にデータが書き込まれるが、主記憶３０にはアド
レスが伝達されることもなく、主記憶３０にデータが書
き込まれることもない。この外側キャッシュ１２へのデ
ータ書き込み時に、外側キャッシュ１２の該当Ｕピット
を１にセットする。

以上の処理１５または１６の完了によって、プロセッサ
１０から内側キャッシュ１１を経由したライト・アクセ
スのアドレスを受けた外側キャッシュ１２の場合の動作
が完了することとなる。

入　力　　による　　　の　き　え 第１図のマルチプロセッサシステムで、主記憶袋［３０
の特定のアドレスのデータＤのコピーが内側キャッシュ
１１．２１、外側キャッシュ１２．２２に保持されてい
る状態で、１個の入出力装置３３によって主記憶袋［３
０の特定のアドレスのデータＤがデータＤ′に書き換え
られる場合を考える。このような主記憶のデータ更新に
際して、キャッシュの該当データを無効化する必要が有
ることは良く知られている。

このデータ更新に際して、入出力装置３３から上記特定
のアドレスが主記憶アドレスバス３１に供給される一方
、入出力装置３３から更新データＤ′が主記憶データバ
ス３２に供給される。この時の主記憶アドレスバス３工
上の上記特定のアドレスが、キャッシュ無効化のための
無効化アドレスとして利用される。

この無効化アドレスは第１のバス３５と第２のバス３６
とを介して内側キャッシュ１１と内側キャッシュ２１と
に伝達されるので、これらの内側キャッシュが無効化さ
れる。また、アドレスバス３１と外側キャッシュ１２お
よび外側キャッシュ２２との間の双方向接続を介して上
記無効化アドレスが外側キャッシュ１２と外側キャッシ
ュ２２とに伝達されるので、これらの外側キャッシュが
無効化される。

このキャッシュの無効化の後、プロセッサ１０が上記特
定のアドレスを発生して、主記憶３０にリード・アクセ
スすると、更新データＤ′が内側キャッシュ１１と外側
キャッシュ１２とに格納されることとなる。

このようにして、マルチプロセッサシステムにおける主
記憶３０と内側および外側キャッシュ１１．２１．１２
．２２との一貫性が保たれる。

プロセ・すによる　　　の　き　え この書き換え前の、キャッシュの動作から説明する。

今、第１図のマルチプロセッサシステムで、内側および
外側キャッシュ１１．２１．１２．２２には、どのよう
なデータも格納されていない状態（すなわち、空の状態
）であると考える。この時は、外側キャッシュ１２．２
２はともにＶ＝Ｏ１Ｕ＝０、Ｒ＝Ｏの無効状態となって
いる。

この状態でプロセッサ２０が特定アドレスを発行するこ
とによってデータのリード・アクセスを行うと、内側キ
ャッシュ２１と外側キャッシュ２２とでキャッシュ・ミ
スが生じ、主記憶３０がアクセスされ１発行アドレスに
該当するデータＤが主記憶３０から外側キャッシュ２２
、内側キャッシュ２１に格納される一方、プロセッサ２
０にも転送される。このデータＤの外側キャッシュ２２
への格納によって、外側キャッシュ２２はｖ＝Ｏ１Ｕ＝
Ｏ，Ｒ＝Ｏ（７）無効状態からＶ＝１．Ｕ＝Ｏ１Ｒ＝Ｏ
の有効状態に状態が遷移する。

次に、プロセッサ１０が上記特定アドレスに該当するデ
ータＤをデータＤ′に更新するようなライト・アクセス
する場合について考える。

この時は、内側キャッシュ１１でキャッシュ・ミスが生
じ、更新データＤ′は内側キャッシュ１工に書き込まれ
ない。

外側キャッシュ１２もキャッシュ・ミスとなるので、第
４図の処理の左のルートに移り、処理１１でＶビット、
Ｕビットの判定が行なわれる。外側キャッシュ１２は無
効状態であったので、動作は第４図の処理土１から処理
１３に移り、データＤを含む１ブロツクのデータが主記
憶３０から外側キャッシュ１２に転送される。このデー
タ転送によって、外側キャッシュ１２の該当アドレスは
Ｖ＝１、Ｕ＝Ｏ，Ｒ＝Ｏとビットの設定が行なわれる。

Ｒ＝Ｏであるため、処理１４を介して動作は処理１５に
移り、この処理１５によってプロセッサ１０からデータ
Ｄ′が外側キャッジツユ１２と主記憶３０とに書き込ま
れ、外側キャッジツユ１２のＲビットがＯから１に更新
される。また、この主記憶３０へのデータの書き込みに
おける主記憶アドレスバス３１上のアドレスが無効化ア
ドレスとして外側キャッシュ２２、内側キャッシュ２１
に供給されるので、外側キャッシュ２２、内側キャッシ
ュ２１の格納データＤを含む各１ブロツクのデータが無
効化される。

さらに、プロセッサ１０がデータＤ′をデータｐ　ｌ　
１に再更新するようなライト・アクセスする時の動作に
ついて考える。この時も、内側キャッシュ１１はミスと
なり、データＤ　Ｉ　＋は内側キャッシュ１１に格納さ
れない。一方、外側キャッシュ１２は今度はヒツトとな
るので、その動作は第４図の処理１０の右から処理１４
のＲピット判定に動作が移る。データＤからデータＤ′
への更新時にＲ＝１にセットされていたので、処理１６
に動作が移り、再更新データ［）　ｔ　ｊは外側キャッ
シュ１２に格納される一方、主記憶３０には格納されな
い。

再更新データＤｊｌの外側キャッシュ１２への格納時に
、外側キャッシュ１２の該当するＵビットはｌにセット
される。

このように、外側キャッシュ１２のＲビットは、特定の
アドレスのデータの最初の更新時には主記憶をライト・
アクセスする一方、特定のアドレスのデータの再更新時
には主記憶をライト・アクセスしないようにするために
利用されている。かくして、このＲビットによる制御に
よって、外側キャッシュ１２はライト・ワンス方式のラ
イト動作を行なうので、一般にキャッシュのヒツト率が
高いので滅多にアドレスを主記憶アドレスバス３１に出
力することはない。従って、外側キャッシュ１２は主記
憶アドレスバス３１との双方向アドレスバスを介して無
効化ア・ドレスを受けることができる。

ライト・ワンス方式のライト動作の書き込みと無効化ア
ドレスの受信の競合に対処する手法について説明する。

この競合に対処するため、主記憶アドレスバスの監視の
機能が外側キャッシュに設けられている。

以下に、その監視機能について説明する。

キャッシュの　　　アドレスバス 第３図の外側キャッシュ１２が主記憶アドレスバス３１
のリード・アクセスもしくはライト・アクセスのアドレ
スに応答してどのように動作するかを、第５図の動作フ
ロー図を参照して説明する。

主記憶アドレスバス３１のリード・ライト識別信号に応
答して第３図の外側キャッシュ１２のコントローラ３０
９は、主記憶アドレスバス３１への要求がリード要求か
ライト要求かを第７図の処理１０で判別する。リード要
求であれば第５図の処理１０の左のルートに動作が移り
、ライト要求であれば処理１０の右のルートに移る。

処理１１はリード・アクセスのアドレスが、外側キャッ
シュにヒツトしているかミスしているを判別する。

ミスの場合は、外側キャッシュ１２に対して主記憶アド
レスバス３１のリード・アクセスは何の関係も無いので
、処理１１の左のルートに移って処理を終了する。

ヒツトの場合は、主記憶アドレスバス３１のリード・ア
クセスと外側キャッシュ１２の格納データとの関係が問
題となるので、処理１２のＵビットの判定処理に動作が
移る。すなわち、リード・アクセスのアドレスに従って
、外側キャッシュ１２のアドレスアレイ３００からＵビ
ットを読み出し、Ｕ＝ＯかＵ＝１かを判定する。

Ｕ＝１の場合は、リード・アクセス要求のあったデータ
が外側キャッシュ１２でのみ更新されているので、処理
１３に動作が移る。

この処理１３では、リード・アクセス要求のあったデー
タを外側キャッシュ１２から主記憶３０に転送し、その
後外側キャッシュ１２のＵビットを１からＯに更新する
・ この処理１３の後、もしくはＵ＝Ｏの場合、処理１４に
動作が移り、この処理１４ではＲ＝１かＲ＝Ｏかが判定
される＠Ｒ＝１の場合は、外側キャッシュ１２が特定の
アドレスに対応したデータを初めて更新し、キャッシュ
２１，２２の特定のアドレスに対応したデータを無効化
したことを意味している。しかし、この主記憶バス３１
のリード・アクセスはプロセッサ２０が特定のアドレス
で主記憶３０をリード・アクセスして、主記憶３０から
読み出したデータのコピーをキュッシュ２１．２２が保
持している可能性が有ることを示している０次に、プロ
セッサ１０が特定のアドレスのデータを再更新するよう
なライト・アクセスを実行すると、特定のアドレスが外
側キャッシュにヒツトし、Ｒ＝１であるので、動作は第
４図の処理１６に移ってしまい、データ再更新は外側キ
ャッシュでのみ行なわれ、主記憶アドレスバス３１にア
ドレスが出力されず、キャッシュ２１．２２を無効化す
ることができなくなる。これを回避するため、Ｒ＝１の
場合は第５図の処理１５に動作が移り、この処理１５で
Ｒビットが１からＯに更新して、処理を終了する。Ｒ＝
Ｏの場合は、そのまま処理を終了する。

ライト要求時には、動作は第５図の処理１０の右のルー
トに移る。

処理１６はライト・アクセスのアドレスが、外側キャッ
シュにヒツトしているかミスしているを判別する。

ミスの場合は、外側キャッシュ１２に対して主記憶アド
レスバス３１のライト・アクセスは何の関係も無いので
、処理１６の右のルートに移って処理を終了する。

ヒツトの場合は、主記憶アドレスバス３１のライト・ア
クセスと外側キャッシュ１２の格納データとの関係が問
題となるので、処理１７のＵビットの判定処理に動作が
移る。すなわち、ライト・アクセスのアドレスに従って
、外側キャッシュ１２のアドレスアレイ３００からＵビ
ットを読み出し、Ｕ＝ＯかＵ＝１かを判定する。

Ｕ＝１の場合は、ライト・アクセス要求のあったアドレ
スに対応する以前データが外側キャッシュ１２でのみ更
新され主記憶３０に格納されていないので、処理１８に
動作が移る。

この処理１８では、ライト・アクセス要求のあった以前
のデータを外側キャッシュ１２から主記憶３０に転送し
、その後外側キャッシュ１２のＶビットをｌからＯに更
新して、外側キャッシュ１２の該当ブロックを無効化す
る。

主記憶３０では、外側キャッシュ１２から戻された以前
のデータの上にライト・アクセス要求に従った新しいデ
ータが上書きされる。

Ｕ＝Ｏの場合は、Ｖビットを１からＯにセットし、Ｒビ
ットを０として、単に外側キャッシュ（２の該当ブロッ
クを無効化して処理を完了する。

すなわち、この処理１７で、もしＵ＝Ｏの場合、処理１
９に動作が移り、この処理１９ではＶビットを１からＯ
に更新して処理を終了する。

先に問題にした信号の競合に、説明を戻す、すなわち、
外側キャッシュ１２のライト・ワンスの書き込みタイミ
ングと主記憶アドレスバス３１上の無効化アドレスの発
生タイミングの時間差によって、信号の競合が下記のよ
うにして問題とならなくなる。

まず、前者が後者より早い場合は、外側キャッシュ１２
のライト・ワンスの書き込み（第４図の処理１５）によ
って、他のキャッシュ２１．２２は無効化されている。

その後、入出力装置３３からバス３１．３２を介して主
記憶３０にデータの転送が行なわれ、この際の無効化ア
ドレスがバス３１から外側キャッシュ１２に供給されて
も何ら問題ない。

一方、後者が前者よりも早い場合を、考える。

この時は、外側キャッシュ１２はライト・ワンスの書き
込みを行なう直前であるので、そのＵビットはＯである
。従って、主記憶アドレスバス３１上の無効化アドレス
に応答して、外側キャッシュ１２は第５図の処理１０．
１６．１７．１９のルートによって無効化される。従っ
て、ＲビットとＶビットとがＯとなるので、その後のラ
イト動作は、外側キャッシュ１２はキャッシュ・ミスと
なり、第４図の処理１０．１１．１３．１４．１５のル
ートになって、ライト・ワンスのライト・アクセスが実
行される。

以上説明した本発明の一実施例によれば、下記 の如き効果を有する。

（１）内側および外側のキャッシュともにアドレスアレ
イ２００，３００がデュアルポートのＲＡＭによって構
成されているので、プロセッサ側からのアクセスのアド
レスと主記憶アドレスバスからの無効化アドレスとを並
行して処理することが可能となり、情報処理効率が良い
。

（２）外側キャッジユニ２．２２にコピー・バック方式
又はライト・ワンスのいずれかで動作するため。

ライト・アクセス時のアドレスと無効化アドレスとが競
合する可能性が低く、外側キャッシュ１２．２２のアド
レス出力と主記憶アドレスバス３１との間を双方向接続
とすることができ、外側キャッシュ１２．２２のアドレ
ス端子数を低減することができた。

本発明は上記実施例に限定されるものではなく、その技
術思想の範囲内で種々の変形が可能であることは言うま
でもない。

例えば、第１図で３０の記憶装置を共有キャッシュとし
て３層の階層キャッシュとし、主記憶装置を４層目の記
憶装置とすることも可能である。

また、３層目の共有キャッシュを複数配置し、この複数
の３層目の共有キャッシュと４層目の主記憶装置との間
に第２の主記憶アドレスバスと第２の主記憶データバス
とを接続することも可能である。

また、プロセッサ１０と内側キャッシュ２ｏとを、ひと
つの半導体チップに形成することも可能である。

また、ＵＬＳＩの集積密度の飛躍的向上によって、二つ
のプロセッサ１Ｏ１２０、二つの内側キャッシュ１１．
２１、二つの外側キャッシュ１２．２２のすべてを、ひ
とつの半導体チップに形成することも可能である。この
際は、バス３５．３６は共通化され、ひとつのバスとし
て半導体チップの外部に取り出されることとなり、バス
の配線数を低減することが可能となる。

［発明の効果］ 本発明によれば、階層キャッシュの外側および内側のキ
ャッシュとも非共有の方式のマルチプロセッサシステム
において、プロセッサ（ＣＰＵ）から内側キャッシュメ
モリおよび外側キャッシュメモリへのライト・アクセス
（書き込み・アクセス）の要求とキャッシュの無効化の
要求とが生じた場合に、これらを問題無く対処できる一
方、外側キャッシュメモリのアドレス端子数を低減する
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチプロセッサシス
テムのブロックダイヤグラムを示し。 第２図は第１図のシステム中の内側キャッシュの内部構
成を示すブロックダイヤグラムであり、第３図はオニ図
のシステム中の外側キャッシュの内部構成を示すブロッ
クダイヤグラムであり、第４図は外側キャッシュのライ
ト・アクセスの動作を説明するための動作フロー図であ
り。 第５図は外側キャッシュの主記憶アドレスバス監視の動
作を説明するための動作フロー図である。 第 図 ３Ｃ鳩六裟亙 第 図 第 図 第 亭 茅５図

Claims (1)

1. 【特許請求の範囲】 １、マルチプロセッサシステムであって： （１）アドレスを発生する第１のプロセッサと、 （２）上記第１のプロセッサからの上記アドレスに従っ
   てアクセスされる第１の内側キャッシュメモリと、 （３）上記第１のプロセッサからの上記アドレスに従っ
   てアクセスされる第１の外側キャッシュメモリと、 （４）アドレスを発生する第２のプロセッサと、 （５）上記第２のプロセッサからの上記アドレスに従っ
   てアクセスされる第２の内側キャッシュメモリと、 （６）上記第２のプロセッサからの上記アドレスに従っ
   てアクセスされる第２の外側キャッシュメモリと、 （７）上記第１の外側キャッシュメモリを介して伝達さ
   れる上記第１のプロセッサからの上記アドレスおよび上
   記第２の外側キャッシュメモリを介して伝達される上記
   第２のプロセッサからの上記アドレスが伝達されるアド
   レスバスと、 （８）上記第１の外側キャッシュメモリを介して上記第
   １のプロセッサおよび上記第１の内側キャッシュメモリ
   に接続され、上記第２の外側キャッシュメモリを介して
   上記第２のプロセッサおよび上記第２の内側キャッシュ
   メモリに接続されたデータバスと、 （９）上記アドレスバスおよび上記データバスに接続さ
   れた記憶手段と、 （１０）上記第１の外側キャッシュメモリおよび上記第
   ２の外側キャッシュメモリを迂回して上記アドレスバス
   と上記第１の内側キャッシュメモリおよび上記第２の内
   側キャッシュメモリとの間を接続するバスとを具備し、 上記第１の内側キャッシュメモリおよび上記第２の内側
   キャッシュメモリはライト・スルー方式で動作し、 上記第１の外側キャッシュメモリ）および上記第２の外
   側キャッシュメモリはコピー・バック方式でおよびライ
   ト・ワンス方式の少なくとも一方で動作し、 上記第１の外側キャッシュメモリと上記アドレスバスと
   の間の第１の接続は、該両者間で双方向にアドレス伝達
   が可能であり、 上記第２の外側キャッシュメモリと上記アドレスバスと
   の間の第２の接続は、該両者間で双方向にアドレス伝達
   が可能であることを特徴とするマルチプロセッサシステ
   ム。 ２、請求項１記載のマルチプロセッサシステムであって
   、 上記アドレスバスと上記データバスとに接続された入出
   力装置をさらに具備し、 上記アドレスバスと上記データバスとを介してアドレス
   とデータとが上記入出力装置から上記記憶手段に転送さ
   れ、 上記転送時に上記アドレスバスの上記アドレスが上記バ
   スを介して第１と第２の内側キャッシュメモリに供給さ
   れ、上記アドレスは上記第１と第２の接続を介してそれ
   ぞれ上記第１と第２の外側キャッシュメモリに供給され
   、その結果上記アドレスに関係するキャッシュの保持デ
   ータが無効化されることを特徴とするマルチプロセッサ
   システム。 ３、請求項２記載のマルチプロセッサシステムであって
   、 上記記憶手段は主記憶装置であることを特徴とするマル
   チプロセッサシステム。 ４、請求項１乃至３のいずれかに記載のマルチプロセッ
   サシステムであって、 上記第１の内側キャッシュは上記第１のプロセッサから
   の上記アドレスと上記バスを介しての上記アドレスバス
   の上記アドレスとによって並行してアクセスされること
   の可能なデュアルポートのＲＡＭによるアドレスアレイ
   を有し、上記第２の内側キャッシュは上記第２のプロセ
   ッサからの上記アドレスと上記バスを介しての上記アド
   レスバスの上記アドレスとによって並行してアクセスさ
   れることの可能なデュアルポートのＲＡＭによるアドレ
   スアレイを有し、上記第１の外側キャッシュは上記第１
   のプロセッサからの上記アドレスと上記第１の接続を介
   しての上記アドレスバスの上記アドレスとによって並行
   してアクセスされることの可能なデュアルポートのＲＡ
   Ｍによるアドレスアレイを有し、 上記第２の外側キャッシュは上記第２のプロセッサから
   の上記アドレスと上記第１の接続を介しての上記アドレ
   スバスの上記アドレスとによって並行してアクセスされ
   ることの可能なデュアルポートのＲＡＭによるアドレス
   アレイを有することを特徴とするマルチプロセッサシス
   テム。 ５、請求項１記載のマルチプロセッサシステムであって
   、 上記第１と第２の外側キヤッシュメモリは上記第１と第
   ２の接続を介して上記アドレスバス上のライト・アクセ
   ス要求のアドレスを監視し、該アドレスに上記第１と第
   ２の外側キャッシュメモリの少なくともひとつがヒット
   した際、該ヒットした上記アドレスに関係したデータが
   該ヒットしたキャッシュでのみ更新されていない場合、
   該ヒットのキャッシュは該アドレスに関係したデータを
   無効化し、該アドレスに関係したライト・アクセスに際
   してライト・ワンス方式に従って該ヒットのキャッシュ
   と記憶手段とにデータを書き込むことを指示するビット
   をセットすることを特徴とするマルチプロセッサシステ
   ム。