KR910001548A - 계층 캐쉬를 무효화화는 멀티 프로세서 시스템 - Google Patents

계층 캐쉬를 무효화화는 멀티 프로세서 시스템 Download PDF

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KR910001548A
KR910001548A KR1019900009054A KR900009054A KR910001548A KR 910001548 A KR910001548 A KR 910001548A KR 1019900009054 A KR1019900009054 A KR 1019900009054A KR 900009054 A KR900009054 A KR 900009054A KR 910001548 A KR910001548 A KR 910001548A
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오사무 니시이
구니오 우찌야마
히로까즈 아오끼
다까시 기꾸찌
야스히꼬 사이고
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초엘에스 아이 엔지니어링 가부시끼가이샤
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Abstract

내용 없음

Description

계층 캐쉬를 무효화하는 멀티 프로세서 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 멀티 프로세서 시스템의 블록도,
제 2도는 제 1도의 시스템내의 내부 캐쉬의 내부 구성을 도시한 블록도,
제 3도는 제 1도의 시스템내의 외부 캐쉬의 내부구성을 도시한 블럭도.

Claims (10)

  1. 어드레스를 생성하는 제1의 프로세서(10), 상기 어드레스에 따라서 상기 제1의 프로세서에 의해 엑세스되는 제1의 내부 캐쉬 메모리(11), 상기 어드레스에 따라서 상기 제1의 프로세서(10)에 의해 엑세스되는 제1의 외부 캐쉬 메모리(12), 어드레스를 생성하는 제2의 프로세서(20), 상기 어드레스에 따라서 상기 제2의 프로세서에 의해 엑세스되는 제2의 내부 캐쉬 메모리(21), 상기 어드레스에 따라서 상기 제2의 프로세서에 의해 엑세스되는 제2의 외부 캐쉬 메모리(22), 상기 제1의 프로세서에서 상기 제1의 외부 캐쉬 메모리를 거쳐서 전송된 어드레스와 상기 제2의 프로세서에서 상기 제2의 외부 캐쉬 메모리를 거쳐서 전송된 어드레스가 전송되는 어드레스 버스(31), 상기 제1의 외부 캐쉬 메모리를 거쳐서 상기 제1의 프로세서 및 상기 제1의 내부 캐쉬 메모리에 접속되고, 상기 제2의 외부 캐쉬 메모리를 거쳐서 상기 제2의 프로세서 및 상기 제2의 내부 캐쉬 메모리에 접속된 데이터 버스(32), 상기 어드레스 버스 및 데이터 버스에 접속된 메모리 수단(30) 및 상기 제1의 외부 캐쉬 메모리와 상기 제2의 외부캐쉬 메모리를 거치지 않고 상기 어드레스 버스를 상기 제1의 내부 캐쉬 메모리 및 상기 제2의 내부 캐쉬 메모리에 각각 접속하는 경로(35,36)을 포함하고, 상기 제1의 내부 캐쉬 메모리와 상기 제2의 내부 캐쉬 메모리는 라이트 스루 시스템에서 동작하고, 상기 제1의 외부 캐쉬 메모리 및 제2의 외부 캐쉬 메모리는 카피백 시스템 및 라이트 윈스 시스템에의 적어도 하나에서 동작하며, 상기 제1의 외부 캐쉬 메모리와 어드레스버스 사이의 제1의 접속은 그들 사이에서 어드레스가 양방향으로 전송되도록 되어 있고, 상기 제2의 외부 캐쉬 메모리와 상기 어드레스 버스 사이의 제2의 접속은 그들 사이에서 어드레스가 양방향으로 전송되도록 되어 있는 멀티 프로세서 시스템.
  2. 특허청구의 범위 제 1항에 있어서, 또 상기 어드레스 버스와 상기 데이터 버스에 접속된 입/출력 장치(33,34)를 포함하고, 어드레스 및 데이터가 상기 어드레스 버스 및 상기 데이터 버스를 거쳐서 상기 입/출력 장치에서 상기 메모리 수단으로 전송되고, 상기 어드레스 버스상의 상기 전송된 어드레스는 상기 경로를 거쳐서 상기 제1 및 제2의 내부 캐쉬로 공급되고, 상기 제1 및 제 2의 접속을 거쳐서 상기 제1 및 제2의 외부 캐쉬로 공급되는 것에 의해 상기 어드레스와 관련된 상기 캐쉬내에 유지된 데이터가 무효로 되는 멀티 프로세서 시스템.
  3. 특허청구의 범위 제 2항에 있어서, 상기 메모리 수단은 메인 메모리인 멀티 프로세서 시스템.
  4. 특허청구의 범위 제 1항에 있어서, 상기 제1의 내부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 내부 캐쉬 메모리는 상기 제2의 프로세서로 부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로서의 이중 포트 RAM을 갖고, 상기 제1의 외부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 외부 캐쉬 메모리는 상기 제2의 프로세서로 부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖는 멀티 프로세서 시스템.
  5. 특허청구의 범위 제 2항에 있어서, 상기 제1의 내부 캐쉬 메모리는 상기 제1의 프로세서로 부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제2의 내부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제1의 외부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제2의 외부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖는 멀티 프로세서 시스템.
  6. 특허청구의 범위 제 3항에 있어서, 상기 제1의 내부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스 상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제2의 내부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제1의 외부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖고, 상기 제2의 외부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중포트 RAM을 갖는 멀티 프로세서 시스템.
  7. 특허청구의 범위 제 1항에 있어서, 상기 제1 및 제2의 외부 캐쉬 메모리는 상기 제1 및 제2의 접속을 거쳐서 상기 어드레스 버스상에 라이트 엑세스를 요구하는 어드레스를 모니터하고, 상기 제1 및 제2의 외부 캐쉬 메모리중의 적어도 하나가 상기 어드레스에 히트하고, 상기 히트된 어드레스에 관련된 데이터가 상기 히트된 캐쉬 메모리에서만 갱신되지 않을때 상기 히트 캐쉬 메모리는 상기 어드레스에 관련된 데이타를 무효화하고, 상기 어드레스에 관련된 라이트 엑세스시에 상기 라이트 원스 시스템에서 상기 히트 캐쉬와 상기 메모리 수단에 대한 데이타의 라이트를 명령하는 비트를 설정하는 멀티 프로세서 시스템.
  8. 특허청구의 범위 제 7항에 있어서, 상기 메모리 수단은 메인 메모리인 멀티 프로세서 시스템.
  9. 특허청구의 범위 제 7항에 있어서, 상기 제1의 내부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 내부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제1의 외부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 외부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖는 멀티 프로세서 시스템.
  10. 특허청구의 범위 제 8항에 있어서, 상기 제1의 내부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 내부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 경로를 거쳐서 상기 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제1의 외부 캐쉬 메모리는 상기 제1의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 어드레스 버스상의 어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖고, 상기 제2의 외부 캐쉬 메모리는 상기 제2의 프로세서로부터의 어드레스와 상기 제1의 접속을 거쳐서 어드레스 버스상의어드레스에 의해 병렬로 엑세스되는 어드레스 어레이로써의 이중 포트 RAM을 갖는 멀티 프로세서 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900009054A 1989-06-21 1990-06-20 계층 캐쉬를 무효화화는 멀티 프로세서 시스템 KR910001548A (ko)

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