JPH10232831A

JPH10232831A - キャッシュ・タグ維持装置

Info

Publication number: JPH10232831A
Application number: JP10005361A
Authority: JP
Inventors: M Jacobs Edward; エドワード・エム・ジェイコブス; W Monkton Julie; ジュリー・ダブリュー・モンクトン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1997-01-17
Filing date: 1998-01-14
Publication date: 1998-09-02
Also published as: US5907853A

Abstract

(57)【要約】【課題】システム性能をそれほど犠牲にせずに、重複キ
ャッシュ・タグのタグ幅を使用可能な集積回路表面積ま
たはデバイス・ピン配列に対して適合させる。【解決手段】重複タグ・サブシステム内の部分タグが、
要求されたラインを表すために、プロセッサ「Ｂ」から
の要求がプロセッサ「Ａ」キャッシュにヒットした場
合、重複タグ・ヒットが発生する。重複タグ・サブシ
ステム内の部分タグが、要求されたライン以外のキャッ
シュ・ラインの簡略化形であったために、プロセッサ
「Ｂ」からの要求がプロセッサ「Ａ」キャッシュにヒッ
トしない場合、偽重複タグ・ヒットが発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
・コンピュータ・アーキテクチャに関する。詳細には、
本発明は、コヒーレントに維持されるプロセッサ・キャ
ッシュを含むマルチプロセッサ・コンピュータ・アーキ
テクチャに関する。

【０００２】

【従来の技術】コンピュータ・アーキテクチャ内のプロ
セッサ間の情報の流れでは、古いデータ、すなわち他の
キャッシュ位置またはメイン・メモリ内に記憶されてい
る関連データよりも古く、あるいはそのような関連デー
タと矛盾するデータの使用を回避すべきである。したが
って、プロセッサ動作に対する妨害を最小限に抑えなが
らキャッシュ・コヒーレンシを維持すべきである。コン
ピュータ・システム・アーキテクチャでは、キャッシュ
・コヒーレンシをハードウェアまたはソフトウェア、あ
るいはその両方によって処理することができる。ある種
のそのようなアーキテクチャでは、プロセッサとメモリ
との間のコヒーレンシがハードウェアによって維持さ
れ、それに対してソフトウェアはキャッシュとメモリと
入出力装置との間のコヒーレンシを確保する。

【０００３】キャッシュは、ライト・スルーとライト・
バックのどちらかとして分類することができる。ライト
・スルー・キャッシュは常にシステム・メモリと共に書
き込まれ、そのため、システム・メモリとキャッシュが
それぞれ、書き込まれた情報の現在のコピーを維持し、
古いデータが使用される可能性が回避される。ライト・
スルー・キャッシュを使用するコンピュータ・アーキテ
クチャで情報を入力するには、かなりのシステム・オー
バヘッドが必要である。たとえば、システムは、入力に
関して指定された入力バッファのブロックがどれもキャ
ッシュ内にないことを保証しなければならない。

【０００４】ライト・バック・キャッシュは、データが
追い出され（キャスト・アウトされ）メモリに書き直さ
れ新しいデータ用の空間ができるまで、修正されたデー
タを維持する。ライト・バック・キャッシュは修正済み
データの唯一のコピーを有するので、キャッシュ・デー
タに迅速にアクセスでき、かつキャッシュ・データが失
われないようにキャッシュと入出力システムとの間のキ
ャッシュ・コヒーレンシ・プロトコルに特に注意しなけ
ればならない。

【０００５】古い(stale)データの問題に対する１つの
ソフトウェア解決策では、バッファ・ページがキャッシ
ュ不能とマーク付けされ、オペレーティング・システム
は、このキャッシュ不能ページにのみ情報を入力するよ
うに構成される。この問題に対する他のソフトウェア解
決策では、情報の入力が行われた後に、オペレーティン
グ・システムを使用してキャッシュからバッファ・アド
レスがフラッシュされ、キャッシュが効果的にクリアさ
れる。古いデータの問題に対するハードウェア解決策で
は、情報入力時に入出力アドレスが検査され、そのアド
レスがキャッシュ内にあるかどうかが判定される。そう
である場合、キャッシュ入力が無効化され、古いデータ
が回避される。

【０００６】複数のプロセッサに対するコヒーレンシを
維持するために使用されるプロトコルをキャッシュ・コ
ヒーレンシ・プロトコルと呼ぶ。下記の２種類のキャッ
シュ・コヒーレンシ・プロトコルがある。

【０００７】１．ディレクトリ・ベースト・プロトコ
ル：物理メモリの１つのブロックに関する情報が１つの
位置のみに維持される。この情報には通常、どのキャッ
シュがこのブロックのコピーを有するかと、そのコピー
が将来の修正のために専用とマーク付けされているかど
うかが含まれる。特定のブロックへのアクセスではま
ず、ディレクトリが問い合わせを受け、メモリ・データ
が古く、実際のデータが他のキャッシュに存在するかど
うかが調べられる。そうである場合、修正済みブロック
を含むキャッシュはそのデータをメモリに返すよう強制
される。次いで、メモリはデータをこの新しい要求側へ
転送し、そのブロックの新しい位置を用いてディレクト
リを更新する。このプロトコルは、バス間モジュール
（またはキャッシュ間）妨害を最小限に抑えるが、通
常、待ち時間が長く、大きなディレクトリ・サイズが必
要であるために作成コストが高い。

【０００８】２．スヌーピング・プロトコル：物理メモ
リのブロックから得たデータのコピーを有するあらゆる
キャッシュが、そのデータ・ブロックに関する情報のコ
ピーも有する。各キャッシュは通常、共用メモリ・バス
上に配置され、すべてのキャッシュ・コントローラはこ
のバス上で監視またはスヌーピングを行い、キャッシュ
が、要求されたブロックのコピーを有するかどうかを判
定する。

【０００９】スヌーピング・プロトコルは、通常、バス
とメモリとの間に設けられた既存の物理接続において動
作するので、キャッシュおよび共用メモリを使用するマ
ルチプロセッサ・システム・アーキテクチャに非常に適
している。スヌーピングは、コヒーレンシ情報の量が、
メイン・メモリ内のブロックの数ではなくキャッシュ内
のブロックの数に比例するのでディレクトリ・プロトコ
ルよりも好ましい。

【００１０】マルチプロセッサ・アーキテクチャでは、
プロセッサが、メモリまたはオブジェクトのブロックを
書き込むための専用アクセスが可能でなければならず、
あるいはオブジェクトを読み取る際に最新のコピーを有
さなければならないときに、コヒーレンシ問題が生じ
る。スヌーピング・プロトコルは、書き込まれるオブジ
ェクトを共用するすべてのキャッシュを見つけなければ
ならない。共用データに書込みを行うと、そのデータの
他のすべてのコピーが無効化され、あるいはこの書込み
がすべての共用コピーにブロードキャストされる。ライ
ト・バック・キャッシュが使用されるので、コヒーレン
シ・プロトコルはまた、メモリ読取り時にすべてのキャ
ッシュを検査させ、どのプロセッサが情報の最新のデー
タ・コピーを有するかを判定する。

【００１１】スヌーピング・プロトコルを実施するため
にキャッシュ・ブロック内にステータス・ビットが設け
られる。この情報は、バス活動を監視する際に使用され
る。読取りミス時には、すべてのキャッシュが、要求さ
れた情報ブロックのコピーをそのキャッシュ自体が有す
るかどうかを調べ、ミスしたキャッシュにその情報を供
給することなど、適切な処置をとる。同様に、書込み時
には、すべてのキャッシュが、それ自体がそのデータの
コピーを有しているかどうかを調べ、次いで、たとえば
データのコピーを無効化し、あるいはデータのコピーを
最新の値に変更することによって対処する。

【００１２】あらゆるコヒーレント・バス・トランザク
ション時にキャッシュがそのアドレス・タグを検査する
ので、スヌーピングは、スヌーピングの結果にかかわら
ずＣＰＵのキャッシュへのアクセスを妨害する。たとえ
ば、スヌーピングによってミスが返されたときでも、キ
ャッシュが使用不能、すなわちタグがスヌープ・アドレ
スに一致するかどうかを検査するためにビジー状態であ
るために、ＣＰＵはキャッシュ・アクセスを妨げられ
る。したがって、ＣＰＵは、キャッシュがコヒーレンシ
検査のために、キャッシュがビジー状態である間にキャ
ッシュにアクセスする必要がある場合には停止またはロ
ックする。

【００１３】スヌーピング・プロトコルには下記の２種
類のプロトコルがある。

【００１４】書込み無効化：書込み側プロセッサが、ロ
ーカル・コピーを変更する前に他のキャッシュ内のすべ
てのコピーを無効化させる。プロセッサは次いで、他の
プロセッサがこのデータを要求するまでこのデータを自
由に更新する。書込み側プロセッサはバス上で無効化信
号を発行し、すべてのキャッシュは、それ自体がこのデ
ータのコピーを有するかどうかを調べる。そうである場
合、キャッシュは、このデータを含むブロックを無効化
し、そのブロックが修正済みであることをステータスが
示している場合にはこのデータを与える。この方式で
は、複数の読取り側が可能であるが、書込み側は１つだ
けである。

【００１５】書込みブロードキャスト：書込み側プロセ
ッサは、共用されるあらゆるブロックを無効化するので
はなく、新しいデータをバスを介してブロードキャスト
する。次いで、すべてのコピーがその新しい値で更新さ
れる。この方式では、共用データへの書込みが連続的に
ブロードキャストされ、それに対して前述の書込み無効
化方式では、後に続く書込みに関するローカル・コピー
が１つだけになるように他のすべてのコピーが削除され
る。書込みブロードキャスト・プロトコルでは通常、デ
ータに共用（ブロードキャスト）とタグ付けし、あるい
はデータに専用（ローカル）とタグ付けすることができ
る。コヒーレンシの詳細については、Ｊ．Ｈｅｎｎｅｓ
ｓｙ、Ｄ．Ｐａｔｔｅｒｓｏｎ著「Computer Architect
ure: A Quantitative Approach」（ＭｏｒｇａｎＫａ
ｕｆｍａｎｎＰｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．、１９
９０年）を参照されたい。

【００１６】スヌーピング式の（スヌーピィ）コヒーレ
ンシ・マルチプロセッサ・システム・アーキテクチャで
は、システム上の各コヒーレンシ・トランザクションが
各プロセッサのキャッシュ・サブシステムへ転送され、
コヒーレンシ検査が実行される。コヒーレンシ検査が行
われている間プロセッサからキャッシュにアクセスする
ことはできないので、この検査は通常、プロセッサのパ
イプラインを妨害する。

【００１７】重複キャッシュ・タグを有さない従来型の
単一ポート・キャッシュでは、キャッシュ・コントロー
ラが他のプロセッサに関するキャッシュ・コヒーレンシ
検査のためにビジー状態であるとき、プロセッサ・パイ
プラインはキャッシュ・アクセス命令時に停止する。各
スヌーピングごとに、キャッシュ・コントローラはま
ず、キャッシュ・タグをスヌーピング・アドレスに関し
て検査し、ヒットした場合、キャッシュ状態を修正し、
そのブロックが修正済みであることをステータスが示し
ている場合にはデータを与える。アトミック（分離不
能）タグ読取りおよび書込み用（修正のため）にキャッ
シュ帯域幅を割り振ると、キャッシュはスヌーピングが
タグ書込みを必要としない場合、必要とされるよりも長
い間プロセッサからロックされる。たとえば、キャッシ
ュ問い合わせの８０％ないし９０％がミスであり、すな
わちタグ書込みは必要とされない。

【００１８】二重ポート・キャッシュを実装することに
よってプロセッサ・パイプラインとバス・スヌーピング
との間の競合を低減することが可能である。しかし、こ
の解決策は、追加ハードウェアおよび相互接続を必要と
し、したがって実装が困難であり、コストが高い。

【００１９】マルチプロセッサ・システムでは、重複タ
グ（「タグ・キャッシュ」とも呼ばれる）を使用して、
プロセッサ上で実行されるコヒーレンシ検査の数を最小
限に抑えることができる。キャッシュ上で実行されるコ
ヒーレンシ検査の数を低減させることによって、キャッ
シュをより十分に使用して命令を実行し、それによって
システム性能を向上させることができる。

【００２０】従来技術の実施態様では、重複タグは実際
のキャッシュのタグの厳密なコピーである。キャッシュ
のサイズが増大するにつれて、重複タグの維持に使用さ
れるキャッシュ集積回路表面積の部分も増大し、あるい
は重複タグを維持するために必要な（たとえば、オフチ
ップ重複タグ用の）デバイス・ピンカウントのコストが
増加する。

【００２１】

【発明が解決しようとする課題】重複キャッシュ・タグ
を簡単にかつ廉価に維持する機構を含み、そのような重
複キャッシュ・タグによる集積回路表面積の使用または
そのような重複キャッシュ・タグに関連付けられたデバ
イス・ピン配列の使用を最小限に抑えるシステムは、ユ
ニプロセッサおよびマルチプロセッサ・アーキテクチャ
設計を著しく進歩させるであろう。

【００２２】

【課題を解決するための手段】本発明は、システム性能
をそれほど犠牲にせずに、重複キャッシュ・タグのタグ
幅を使用可能な集積回路表面積またはデバイス・ピン配
列に対して適合させる。また、本発明では、集積回路設
計段階中に、使用可能な集積回路表面積またはピン可用
性が減少した場合、この段階の任意の時に部分タグ幅を
減少させることができる。

【００２３】

【発明の実施の形態】図１は、例示的なマルチプロセッ
サ・コンピュータ・アーキテクチャのブロック概略図で
ある。マルチプロセッサ・コンピュータ・アーキテクチ
ャでは、プロセッサ１０、２０、３０など複数のモジュ
ールがそれぞれ、バス・リンク１６、２２、２９によっ
てシステム・バス２３に結合される。そのようなアーキ
テクチャでは、プロセッサ速度およびオペレーティング
・システム設計に応じて任意の数のプロセッサを使用す
ることができる。各プロセッサは、内部リンク１２を介
してプロセッサ・キャッシュ・メモリ１３に結合された
中央演算処理装置（「ＣＰＵ」）１１を含む内部構造を
有する。プロセッサ・キャッシュ・メモリは、アドレス
・タグと、ステータスと、データ・コンポーネントとか
らなるキャッシュ・ライン４０を含む。バス・インタフ
ェース・モジュール１５は、内部リンク１４およびプロ
セッサ・リンク１６によってプロセッサ・キャッシュを
システム・バス２３に結合する。プロセッサは、互いに
通信するようになされ、バス・リンク１７によってシス
テム・バス２３に結合されたシステム・メモリ１８と通
信するようになされ、バス・リンク１９によってシステ
ム・バス２３に結合されたシステム入出力（Ｉ／Ｏ）モ
ジュール２１と通信するようになされる。

【００２４】本明細書で説明する特定のシステム・アー
キテクチャおよびプロセッサ・アーキテクチャが例示の
ために論じられており、特許請求の範囲によって定義さ
れた本発明の範囲に対する制限と解釈すべきものではな
いことを理解されたい。本発明は、多数の異なる種類の
プロセッサおよびマルチプロセッサ・アーキテクチャに
うまく適応化される。

【００２５】バス２３上でコヒーレンシ・トランザクシ
ョンが発行されると、各プロセッサ１０、２０、３０
は、サード・パーティ・プロセッサとして働き、仮想イ
ンデックスおよび実際のアドレスを使用してキャッシュ
・コヒーレンシ検査を実行する。本発明は、物理的にイ
ンデックス付けされたキャッシュを使用するシステムに
適用することもできる。

【００２６】各サード・パーティ・プロセッサは、アド
レス・サイクルの後にキャッシュ・コヒーレンシ・ステ
ータスを知らせる責任を負う。サード・パーティ・プロ
セッサは、そのキャッシュ・ライン４０が共用、専用ク
リーン（または「専用」）、専用ダーティ（または「修
正済み」）、非存在（または「無効」）の４つの状態の
うちの１つであることを知らせる。要求側プロセッサ
は、コヒーレンシ・ステータスを解釈し、キャッシュ・
ラインをどのようにマーク付けするか、すなわち専用ク
リーン、専用ダーティ、共用のうちのどれにマーク付け
するかを決定する。サード・パーティ・プロセッサもキ
ャッシュ・ライン状態を非変更、共用、非存在のうちの
どれかを示すように更新する。

【００２７】あるサード・パーティ・プロセッサが、要
求されたラインが専用ダーティ状態であることを知らせ
た場合、そのサード・パーティ・プロセッサはアドレス
・サイクルの後にキャッシュ間トランザクションを開始
する。要求側プロセッサは、最初の要求に関してメイン
・メモリから受信されたデータを破棄し、その代わりに
キャッシュ間転送時にこのサード・パーティ・プロセッ
サから直接データを受け付ける。同時に、サード・パー
ティ・プロセッサからのデータがメイン・メモリに書き
込まれる。マルチプロセッサ・システム・アーキテクチ
ャでは複数の未処理パイプライン・トランザクションが
許容されるので、プロセッサ・モジュールがパイプライ
ン・キャッシュ・コヒーレンシ検査を実行しバス帯域幅
を最大限に利用することが重要である。本発明を容易に
適用することができるタイプのマルチプロセッサ・シス
テム・アーキテクチャの詳細については、Ｋ．Ｃｈａ
ｎ、Ｔ．Ａｌｅｘａｎｄｅｒ、Ｃ．Ｈｕ、Ｄ．Ｌａｒｓ
ｏｎ、Ｎ．Ｎｏｏｒｄｅｅｎ、Ｙ．ＶａｎＡｔｔａ、
Ｔ．Ｗｙｌｅｇａｌａ、Ｓ．Ｚｉａｉ著「Multiprocess
or Features of the HP Corporate Business Servers」
（ＣｏｍｐｃｏｎＤｉｇｅｓｔｏｆＰａｐｅｒ
ｓ、１９９３年２月）を参照されたい。

【００２８】従来技術では、重複タグ・サブシステムで
キャッシュ・タグが重複される、重複タグ・サブシステ
ムでキャッシュ・タグを重複するオール−オア−ナシン
グ手法が提供される。したがって、従来技術では、重複
タグを使用してキャッシュ・タグ内容の完全なコピーが
実施され、それによって性能が向上し、あるいは重複タ
グが実施されず、したがって集積回路の表面上の空間ま
たはデバイス・ピン数、あるいはその両方が節約され
る。

【００２９】すべての重複キャッシュ・タグ・サブシス
テムにおいて、プロセッサでキャッシュ入力が行われる
たびに重複タグに対応する入力を与えなければならな
い。本発明の好ましい実施形態によれば、プロセッサ・
キャッシュ・タグの幅がＮビットである場合、重複タグ
の幅は１ないしＮ−１の任意の値でよい。したがって、
本発明は、完全な重複タグを使用する場合、ほぼすべて
の可能な性能利得を与えるが、従来技術の手法を使用す
るときに必要な集積回路表面積またはデバイス・ピン、
あるいはその両方の一部しか必要としない。

【００３０】本発明の好ましい実施形態では、キャッシ
ュ・タグが簡略化され、各キャッシュ・タグの所定数の
ビットが重複キャッシュ・タグ・サブシステムに保存さ
れる。すなわち、各キャッシュ・タグの大部分の特定の
ビットは、ある入力を再使用して新しいメモリ・アドレ
スをマップするときに変更される可能性が高いので保存
される。本発明の他の実施形態では、たとえばソフトウ
ェアの物理メモリ使用度に基づいてキャッシュ・タグ・
ビットのサブセットを選択することができる。したがっ
て、本発明はキャッシュ・タグ・ビットの特定のサブセ
ットには制限されない。

【００３１】本発明は、部分キャッシュ・ヒットを与え
るアルゴリズムも備え、そのため部分重複タグに対する
ヒットによって、重複キャッシュ・タグ・サブシステム
に関連付けられたキャッシュが、要求されたデータを有
することを示す応答が生成される。本発明の好ましい実
施形態では、キャッシュ・ラインがダーティではない場
合、メモリは常にデータを供給する。部分キャッシュ・
ヒットの場合、本明細書のアルゴリズムでは、キャッシ
ュが読み取られ、そのキャッシュが、要求されたデータ
を含むかどうかが確認されるまで、メモリのデータが保
持される。キャッシュが要求されたデータを含む場合、
メモリは解放される。そのキャッシュが、要求されたデ
ータを含まず、すなわち偽重複キャッシュ・タグ・ヒッ
トである場合、データが直接メモリから削除される。

【００３２】図２は、本発明の好ましい実施形態の動作
を示す流れ図である。図２に示したように、リモート・
プロセッサによりメモリからデータを要求する（１０
０）。ローカル・プロセッサのバス・インタフェース
が、その部分重複キャッシュ・タグ・リストを読み取り
（１１０）、ローカル・プロセッサで部分ヒットがある
かどうかを判定する（１２０）。部分ヒットがなく、す
なわち要求されたアドレスと部分重複キャッシュ・タグ
・リストが一致しない場合、このデータはメモリから取
り出される（１３０）。

【００３３】部分ヒットがあり、すなわち要求されたア
ドレスと部分重複キャッシュ・タグ・リストが一致した
場合、そのデータはメモリに保持され（１４０）、ロー
カル・プロセッサが割り込まれ（１５０）、部分重複キ
ャッシュ・タグが実際に、要求されたデータの簡略化形
であり、すなわちキャッシュ・ヒットがあることが確認
される（１６０）。部分重複キャッシュ・タグが実際の
キャッシュ・タグに一致し、ステータスが、ブロックの
修正済みを示している場合、このデータはキャッシュか
ら取り出される（１８０）。そうでない場合、データは
メモリから取り出される（１７０）。

【００３４】上記が２プロセッサ・システムについて説
明したものであることを理解されたい。マルチプロセッ
サ・システムが他のプロセッサを有することは明らかで
ある。そのような場合、各プロセッサごとに前述のアル
ゴリズムが繰り返される。したがって、そのようなシス
テムの各プロセッサは部分重複キャッシュ・タグ・サブ
システムを含む。

【００３５】本発明は、偽重複タグ・ヒットのために所
与のキャッシュ・ブロックに対してある程度の追加待ち
時間を導入することもできる。本発明はまた、重複キャ
ッシュ・タグ参照をプロセッサ・キャッシュ参照と直列
的に使用するためにある程度の追加待ち時間を導入する
こともできる。後者の待ち時間は、重複タグを使用する
あらゆるキャッシュ・システムに存在する。前者の待ち
時間は、本発明によって与えられるかなりの節約および
性能向上に鑑みて重要ではないとみなされる。

【００３６】図３は、本発明による部分重複タグを有す
る重複キャッシュ・タグ・サブシステムのブロック概略
図である。この図で、（キャッシュ３７と重複タグ・サ
ブシステム３６とを有する）プロセッサ「Ｂ」３５は、
（符号で識別した矢印によって図示したように）シス
テム・バス２３上でデータを要求する。この要求は、
（符号で識別した矢印によって図示したように）プロ
セッサ「Ａ」３１のために維持されている部分重複タグ
（サブシステム「Ａ」３３）でヒットする。重複タグが
部分タグにすぎないので、プロセッサ「Ｂ」からの要求
は、実際にプロセッサ「Ａ」キャッシュ３２でヒットす
る場合も、あるいはヒットしない場合もある。そのよう
な部分タグはキャッシュ・ラインを完全に識別するとは
限らず、したがって所望のキャッシュ・ラインに類似し
ているが、同じではない。

【００３７】重複タグ・サブシステム内の部分タグが、
要求されたラインを表すために、プロセッサ「Ｂ」から
の要求がプロセッサ「Ａ」キャッシュにヒットした場
合、（符号で識別した矢印によって図示したように）
重複タグ・ヒットが発生する。

【００３８】重複タグ・サブシステム内の部分タグが、
要求されたライン以外のキャッシュ・ラインの簡略化形
であったために、プロセッサ「Ｂ」からの要求がプロセ
ッサ「Ａ」キャッシュにヒットしない場合、（符号で
識別した矢印によって図示したように）偽重複タグ・ヒ
ットが発生する。

【００３９】しかし、プロセッサ「Ｂ」からの要求が重
複タグを完全にミスした場合、（符号で識別した矢印
によって図示したように）要求されたデータがプロセッ
サ「Ａ」キャッシュにないのは明らかである。このよう
に、プロセッサ「Ａ」キャッシュは、重複タグ・ヒット
があるときに問い合わせるだけでよい。本発明は、シス
テム・アーキテクチャ全体にわたってキャッシュ・タグ
が分散しているため、そのような重複タグ・ヒットが、
偽部分重複タグ・ヒットと比べて統計的に真ヒットでは
ある可能性が高いことを利用する。

【００４０】重複タグの幅が１ビット増加するごとに、
偽ヒットの確率が２分の１に削減されると考えられる。
たとえば、重複タグ幅が６ビットである場合、偽ヒット
の確率は１／６４になり、重複タグ幅が８ビットである
場合、偽ヒットの確率は１／２５６になる。３２ビット
・アドレス（最近は６４ビット・アドレス）を使用する
と、タグ幅は２０ビットを超えることが多い。重複タグ
のタグ幅を２分の１（すなわち、１０ビット）に維持す
ることによって、偽ヒットの確率は１／１０２４、ある
いはほぼ零になる。したがって、本発明は実際上、ほぼ
すべての重複タグ・ヒットがプロセッサ・キャッシュ・
ヒットでもある方式を提供する。

【００４１】本発明の好ましい実施形態を実施する際、
この方式によって、予期される低偽ヒット率を与える必
要がある場合には、プロセッサ・データのアドレス位置
を部分タグ・ビットの少数の組合せに集中すべきではな
い。言い換えれば、１または０である各部分タグ・ビッ
トの確率は好ましくは、約５０％に近い値にすべきであ
る。

【００４２】本明細書では本発明を好ましい実施形態に
関して説明したが、当業者には、本発明の趣旨および範
囲から逸脱せずに、本明細書に記載した応用例を他の応
用例で置き換えられることが容易に理解されよう。した
がって、本発明は、特許請求の範囲によってのみ制限さ
れるべきである。

【００４３】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００４４】（実施態様１）重複キャッシュ・タグを維
持する装置であって、キャッシュ内で行われたキャッシ
ュ入力の少なくとも一部に関する対応する入力を重複タ
グの形で維持する重複キャッシュ・タグ・サブシステム
を備え、前記各キャッシュ入力のタグ部の幅がＮビット
であり、前記重複タグが、前記タグ部を構成するビット
のサブセットを備え、前記重複タグの幅として、１ない
しＮ−１の任意の値が選択されることを特徴とする装
置。

【００４５】（実施態様２）前記キャッシュ・タグが簡
略化されることを特徴とする実施態様１に記載の装置。

【００４６】（実施態様３）各キャッシュ・タグの所定
数のビットが前記重複キャッシュ・タグ・サブシステム
に保存されることを特徴とする実施態様１に記載の装
置。

【００４７】（実施態様４）重複タグに対するヒットに
よって、前記重複キャッシュ・タグ・サブシステムに関
連付けられたキャッシュが、要求されたデータを有する
可能性があることを示す応答が生成されるように、部分
キャッシュ・ヒットを与える手段を備えることを特徴と
する実施態様１に記載の装置。

【００４８】（実施態様５）部分キャッシュ・ヒットの
場合に、前記キャッシュが読み取られ、前記キャッシュ
が、前記要求されたデータを含むかどうかが確認される
まで、データをメモリまたは要求側モジュールに保持す
る手段を備えることを特徴とする実施態様４に記載の装
置。

【００４９】（実施態様６）前記キャッシュが、要求さ
れたデータを含む場合に、前記メモリまたは前記要求側
モジュールを解放する手段を備えることを特徴とする実
施態様５に記載の装置。

【００５０】（実施態様７）前記キャッシュが、前記要
求されたデータを含んでいない場合に、前記要求された
データをメモリから削除する手段を備えることを特徴と
する実施態様５に記載の装置。

【００５１】（実施態様８）重複キャッシュ・タグを維
持する方法であって、メモリのデータを要求するステッ
プと、部分重複キャッシュ・タグ・リストを読み取り、
部分ヒットがあるかどうかを判定するステップと、要求
されたアドレスと前記部分重複キャッシュ・タグ・リス
トとの間に一致がない場合に前記データを前記メモリか
ら取り出すステップと、前記要求されたアドレスと前記
部分重複キャッシュ・タグ・リストとの間に一致がある
場合に前記データをメモリまたは要求側モジュールに保
持するステップと、プロセッサ動作に割り込み、前記要
求されたアドレスが実際のキャッシュ・タグに対応する
ことを確認するステップとを含み、前記要求されたアド
レスが前記実際のキャッシュ・タグに一致し、キャッシ
ュ・ステータスが、前記データが修正済みであることを
示している場合に、前記データが前記キャッシュから取
り出され、前記部分重複キャッシュ・タグが前記実際の
キャッシュ・タグに一致せず、あるいはキャッシュ・ス
テータスが、前記データが修正されていないことを示し
ている場合に、前記データがメモリから取り出されるこ
とを特徴とする方法。

【００５２】（実施態様９）重複キャッシュ・タグ・サ
ブシステムにおいて、キャッシュ・ラインを完全に識別
するわけではない部分重複キャッシュ・タグを備え、前
記重複タグにヒットしたときにプロセッサ・キャッシュ
に問い合わせるだけでよいことを特徴とする重複キャッ
シュ・タグ・サブシステム。

【００５３】（実施態様１０）前記部分重複タグの幅を
１ビット増加させるごとに偽キャッシュ・ヒットの確率
が２分の１になることを特徴とする実施態様９に記載の
重複キャッシュ・タグ・サブシステム。

【００５４】（実施態様１１）プロセッサ・データのア
ドレス位置が前記部分重複タグの少数の組合せに集中せ
ず、そのため、１または０である各部分重複タグ・ビッ
トの確率が５０％に近いことを特徴とする実施態様９に
記載の重複キャッシュ・タグ・サブシステム。

【００５５】（実施態様１２）前記部分重複キャッシュ
・タグ用に予約されるビットの実際の数として、集積回
路表面領域またはデバイス・ピン、あるいはその両方の
可用性が限られているためにより少ない数のビットを有
する重複キャッシュ・タグを与えるような数が選択され
ることを特徴とする実施態様９に記載の重複キャッシュ
・タグ・サブシステム。

【００５６】（実施態様１３）前記部分重複キャッシュ
・タグ用に予約されるビットの実際の数として、より多
くのビットを有する重複キャッシュ・タグを与えること
によってより高い性能を達成し、それによって偽部分重
複キャッシュ・タグ・ヒットの確率を最小限に抑えるよ
うな数が選択されることを特徴とする実施態様９に記載
の重複キャッシュ・タグ・サブシステム。

【００５７】（実施態様１４）重複キャッシュ・タグを
維持する方法であって、キャッシュ内で行われたキャッ
シュ入力の少なくとも一部に関する対応する入力を重複
タグの形で重複キャッシュ・タグ・サブシステム内に維
持するステップを含み、前記各キャッシュ入力のタグ部
の幅がＮビットであり、前記重複タグが、前記タグ部を
構成するビットのサブセットを備え、前記重複タグの幅
として、１ないしＮ−１の任意の値が選択されることを
特徴とする方法。

【００５８】（実施態様１５）前記キャッシュ・タグが
簡略化されることを特徴とする実施態様１４に記載の方
法。

【００５９】（実施態様１６）各キャッシュ・タグの所
定数の下位ビットを前記重複キャッシュ・タグ・システ
ムに保存するステップを含むことを特徴とする実施態様
１４に記載の方法。

【００６０】（実施態様１７）重複タグに対するヒット
によって、前記重複キャッシュ・タグ・サブシステムに
関連付けられたキャッシュが、要求されたデータを有す
る可能性があることを示す応答が生成されるように、部
分キャッシュ・ヒットを与えるステップを含むことを特
徴とする実施態様１４に記載の方法。

【００６１】（実施態様１８）部分キャッシュ・ヒット
の場合に、前記キャッシュが読み取られ、前記キャッシ
ュが、前記要求されたデータを含むかどうかが確認され
るまで、データをメモリまたは要求側モジュールに保持
するステップを含むことを特徴とする実施態様１７に記
載の方法。

【００６２】（実施態様１９）前記キャッシュが、要求
されたデータを含む場合に、前記メモリ・データを解放
する手段を備えることを特徴とする実施態様１８に記載
の方法。

【００６３】（実施態様２０）前記キャッシュが、前記
要求されたデータを含んでいない場合に、前記要求され
たデータにメモリからアクセスするステップを含むこと
を特徴とする実施態様１８に記載の方法。

【００６４】（実施態様２１）重複キャッシュ・タグを
維持する装置であって、メモリのデータを要求する手段
と、部分重複キャッシュ・タグ・リストを読み取り、部
分ヒットがあるかどうかを判定する手段と、要求された
アドレスと前記部分重複キャッシュ・タグ・リストとの
間に一致がない場合に前記データを前記メモリから取り
出す手段と、前記要求されたアドレスと前記部分重複キ
ャッシュ・タグ・リストとの間に一致がある場合に前記
データをメモリまたは要求側モジュールに保持する手段
と、プロセッサ動作に割り込み、前記部分重複キャッシ
ュ・タグが実際のキャッシュ・タグに対応することを確
認する手段とを備え、前記部分重複キャッシュ・タグが
前記実際のキャッシュ・タグに一致し、キャッシュ・ス
テータスが、前記データが修正済みであることを示して
いる場合に、前記データが前記キャッシュから取り出さ
れ、前記部分重複キャッシュ・タグが前記実際のキャッ
シュ・タグに一致せず、あるいはキャッシュ・ステータ
スが、前記データが修正されていないことを示している
場合に、前記データがメモリから取り出されることを特
徴とする装置。

【００６５】

【発明の効果】以上のように、本発明の重要な特徴は、
たとえば、部分重複キャッシュ・タグ用に予約する実際
のビット数を必要に応じて選択できることである。した
がって、設計が進行するにつれて、集積回路表面積また
はデバイス・ピン、あるいはその両方の可用性が限られ
ているためにより少ない数のビットを有する重複キャッ
シュタグを与えた方が好ましく、あるいは、より多くの
ビットを有する重複キャッシュ・タグを与えることによ
ってより高い性能を達成し、それによって偽部分重複キ
ャッシュ・タグ・ヒットの確率を最小限に抑えた方が好
ましいと判定することができる。

【図面の簡単な説明】

【図１】図１は、例示的なマルチプロセッサ・コンピュ
ータ・アーキテクチャのブロック概略図である。

【図２】本発明の好ましい実施形態の動作を示す流れ図
である。

【図３】本発明による部分重複タグを有する重複キャッ
シュ・タグ・サブシステムのブロック概略図である。

【符号の説明】

１０、２０、３０：プロセッサ１１：中央演算処理装置（ＣＰＵ）１２：内部リンク１３：プロセッサ・キャッシュ・メモリ１５：バス・インタフェース・モジュール１６、２２、２９：バス・リンク１８：システム・メモリ２１：システム入出力（Ｉ／Ｏ）モジュール２３：システム・バス３１：プロセッサ「Ａ」３２：プロセッサ「Ａ」キャッシュ３３：サブシステム「Ａ」３５：プロセッサ「Ｂ」３６：重複タグ・サブシステム３７：キャッシュ４０：キャッシュ・ライン１００、１１０、１２０、１３０、１４０、１５０、１
６０、１７０、１８０：ブロック

Claims

【特許請求の範囲】

【請求項１】重複キャッシュ・タグを維持する装置であ
って、キャッシュ内で行われたキャッシュ入力の少なくとも一
部に関する対応する入力を重複タグの形で維持する重複
キャッシュ・タグ・サブシステムを備え、前記各キャッシュ入力のタグ部の幅がＮビットであり、前記重複タグが、前記タグ部を構成するビットのサブセ
ットを備え、前記重複タグの幅として、１ないしＮ−１の任意の値が
選択されることを特徴とする装置。