JPH05241954A - プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ライトバック、ライトスルー、ないしライト
ワンス・プロトコルの選択を可能にする改良されたプロ
セッサを提供する。 【構成】 ピンを大地ないしＶcc電位に接続してライト
スルーないしライトバック・プロトコルを選択する。こ
のピンを読取り／書込み回線に接続すると、ライトワン
ス・プロトコルを選択できる。２つのプロセッサを相互
接続することで最低限のグルーロジックでライトバック
・プロトコルでのプロセッサ操作を可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ・メモリに関
し、特に多重プロセッサ環境で作動するキャッシュ・メ
モリに関する。

【０００２】

【従来の技術】本発明ではキャッシュ・メモリとＲＩＳ
Ｃマイクロプロセッサで実行する関連ロジックにおける
いくつかの改良点を説明する。ＲＩＳＣプロセッサは市
販のインテル 860プロセッサの改良型バージョンであ
る。改良型キャッシュ・メモリと関連ロジックは特に共
用バスを使用する多重プロセッサ環境に適用することが
できる。

【０００３】インテル 860マイクロプロセッサは市販さ
れていることに加え、1990年にオズボーン・マックグロ
ーヒル社刊行のニール・マルグリスによる「ｉ 860マイ
クロプロセッサ・アーキテクチャ」などの数々の印刷物
で説明されている。キャッシュ・メモリを有するインテ
ル 860マイクロプロセッサと他のマイクロプロセッサは
処理装置からそのキャッシュ・メモリに仮想アドレスで
アクセスする。仮想アドレスは変換装置により物理的ア
ドレスに変換され、ミスが生じると外部メモリサイクル
を始動して物理的アドレスを用いて主記憶装置にアクセ
スする。一般に仮想アドレスでキャッシュ・メモリにア
クセスすることは、仮想アドレスから物理的アドレスへ
の変換を待たずにアドレスを行うことができるのでより
望ましい。

【０００４】マイクロプロセッサないし多重タスク環境
では、いくつかの仮想アドレスを単一物理的アドレスに
写像することがある。これは従来技術で克服し難い問題
を提起してはいないが、この環境で従来の仮想アドレス
を元にしたキャッシュ・メモリを用いるには弱点があ
る。そこで後述するように本発明ではマイクロプロセッ
サないし多重タスク環境により適したキャッシュ・メモ
リを説明する。

【０００５】キャッシュ・メモリを組織する際、回線サ
イズ、タッグフィールドサイズ、オフセット・フィール
ドサイズなどの間で一定の取り決めを行う。大方の場
合、それらの取り決めでは回線サイズをデータバスより
かなり広くし、一般にキャッシュ回線にはいくつかの命
令を含める。例えばインテル 860マイクロプロセッサで
は、キャッシュ回線は32バイトで、データバスは８バイ
ト、命令は４バイトである。命令取出しでミスが生じる
と処理装置は、命令がキャッシュ・メモリから処理装置
に与えられる前にキャッシュ・メモリが全命令（８命
令）を受け取るまで待機しなければならない。そこで後
述するように、本発明ではこの待機期間をなくする回線
バッファを備える。

【０００６】多重プロセッサ環境で特にキャッシュ・コ
ヒーレンスを提供するよく知られたプロトコルが数多く
ある。キャッシュ・メモリ（例：インテル 486）を含む
一部のプロセッサではライトスルー・プロトコルを用い
ている。キャッシュ・メモリへの書込みが生じると、同
時に書込みサイクルは主記憶装置へ「ライトスルー」す
る。このようにして主記憶装置は常に現在データの真の
コピーを持つことになる（このプロトコルに付いては、
キャッシュ・メモリはデータを無効ないし本発明の用語
で「共用」と類別する）。他のプロセッサでは、インテ
ル 860で使用されるライトバック・プロトコルのような
ディファード（deferred）書込みプロトコルを使用して
いる。ここでキャッシュ・メモリ内のデータは無効ない
し排他的あるいは修正済み（汚染）と類別される。一部
のシステムで使用されているディファード書込みを有す
る他のプロトコルにライトワンス・プロトコルがある。
このプロトコルでは、キャッシュ・メモリ内のデータを
無効、排他的、修正済み、あるいは共用と類別する。こ
れらのプロトコルとその変形は米国特許 4,755,930号で
検討されている。

【０００７】後述するように本発明によりユーザは３つ
のプロトコルの内の１つを選択することができる。本発
明を使用するプロセッサは、多重プロセッサ環境でプロ
セッサ外に最低の回路しか有せずにキャッシュ・コヒー
レンスを可能にする他のプロセッサと相互接続するいく
つかの端子（ピン）を内蔵している。主記憶装置へ書き
込むデータの順序を維持することはときどき問題とな
り、特にメモリに共用バスを通してアクセスする場合に
そうである。「書込み」を格納するためにバッファを使
用し、それによりそれらを都合の良いときに主記憶装置
に書き込むことができるようにしている。これに伴う問
題は、データが生成された順序で主記憶装置に書き込む
ようにするには何らかのメカニズムを備えなければなら
ないということである。本発明は、一定の条件に基づい
て書込みの強い順序付けと弱い順序付けの両方を可能に
する適応的なメカニズムを提供する。

【０００８】

【発明が解決しようとする課題】以上のように本発明の
目的はマイクロプロセッサないし多重タスク環境により
適したキャッシュ・メモリを提供することである。更な
る目的は上記待機期間をなくする回線バッファを備え、
ユーザが上記３つのプロトコルの内の１つを選択するこ
とができるマイクロプロセッサを提供することである。
別の目的は一定の条件に基づいて書込みの強い順序付け
と弱い順序付けの両方を可能にする適応的なメカニズム
を提供することである。

【０００９】

【課題を解決するための手段】キャッシュ・メモリを有
するマイクロプロセッサを改良するため、キャッシュ・
メモリはそのデータが無効状態、共用状態、排他的状
態、あるいは修正状態の１つの状態にあるかどうかを示
すデータ各々の回線の記憶手段を内蔵する。プロセッサ
はライトバック、非ライトスルー端子（ＷＢ／ＷＴ＼）
を識別する端子を内蔵している。この端子が大地と接続
されている場合はライトスルー・プロトコルが選択さ
れ、Ｖccと接続されている場合はライトバック・プロト
コルが選択される。プロセッサからの読取り／書込み信
号と接続されている場合は、ライトワンス・プロトコル
が選択される。プロセッサは、本発明の詳細な説明で説
明するように接続された場合に２つのプロセッサが最小
限の外部回路を用いてライトワンス・プロトコルに接続
可能にする他の端子を内蔵している。本発明の他の態様
は以下の詳細な説明で述べる。

【００１０】

【実施例】改良したキャッシュ・メモリと関連ロジック
を説明する。以下の説明では、本発明の完全な理解をも
たらすため特定ビット数など数々の特定の詳細を挙げ
る。しかし当業者には本発明はそれらの特定の詳細がな
くとも実施できることが明かとなろう。他の例では本発
明を不必要に曖昧にしないため、よく知られた回路をブ
ロック図で示すことにする。本出願を通しバイナリ情報
を示すのに「データ」という語を使用する。一部の例で
は、「データ」は例えばメモリに格納された定数、命令
ないし無数のその他のフィールドを初めとする総称的な
意味で使用している。本発明の本実施例では命令（デー
タ）は非命令データとは別々にキャッシュ・メモリ内に
格納される。これは適宜指摘する。

【００１１】本発明のキャッシュ・メモリの本実施例は
64ビットＲＩＳＣマイクロプロセッサの単一チップに組
み込む。プロセッサはよく知られた相補型金属酸化膜半
導体（ＣＭＯＳ）技術その他の技術を使用して実現でき
る。このプロセッサを製作するために用いる技術は本発
明にとっては重要ではなく、本発明はマイクロプロセッ
サで使用するのに適したキャッシュ・メモリに向けたも
のである。そこで大部分本発明に関連したプロセッサの
それらの部分のみを説明することにする。

【００１２】従来の技術の項で述べたように、本発明の
キャッシュ・メモリを組み込むプロセッサはインテル 8
60の改良型バージョンである。この市販のＲＩＳＣプロ
セッサの入出力の多くは本発明のキャッシュ・メモリを
組み込んだプロセッサで使用される。また先述したよう
に、インテル 860マイクロプロセッサを説明した優れた
参考文献として、1990年にオズボーン・マックグローヒ
ル社刊行のニール・マルグリスによる「ｉ 860マイクロ
プロセッサ・アーキテクチャ」がある。

【００１３】本発明のキャッシュ・メモリはデータ（非
命令）キャッシュと命令キャッシュに分割される。両方
とも32バイトの回線幅の４ウェイ・セットアソシアティ
ブ方式で、両方とも16ｋＢのデータを格納する。各々の
タッグフィールドは20ビットである。７ビットのオフセ
ットフィールドを用いてデータ記憶装置のバンク内にエ
ントリ番号を形成する。後述するように物理的タッグ及
び仮想タッグは両方とも非命令データ記憶装置に格納す
る。物理的タッグは、（詮索）外部バス上のアドレス並
びに変換装置からの物理的アドレスの両方の検査を可能
にする二重ポート記憶装置アレィに格納する。このアレ
ィで用いられるセルと１サイクル読取り／修正書込みサ
イクルを可能にする付随回路は、1989年12月29日に出願
され、本発明の譲渡人に譲渡された出願番号 458,985号
の「１サイクル読取り・修正・書込み操作を有する二重
ポート静的メモリ」の係属出願で説明されている。キャ
ッシュ・メモリの記憶の残りは、マスタ・スレーブ・セ
ルを用いる回線バッファを除き、通常の６トランジスタ
・セル（静的、フリップフロップ・セル）で実現する。
仮想アドレスと物理的アドレスの各々は、インテル 860
の場合と同様に32ビットで構成する。

【００１４】仮想及び物理的タッグ記憶装置の全体的な
アーキテクチャとその作動 図１には、インテル 860などの従来のプロセッサで見ら
れる処理装置と同様の処理装置15が示されている。この
処理装置には両方向データバスと仮想アドレスバスが接
続されている。データバスは外部データバス26と接続さ
れている。仮想アドレスはキャッシュ・メモリと変換装
置20にバスを通して接続されている。アドレスのタッグ
フィールドは仮想アドレスタッグ記憶部分22に接続され
ている。アドレスのオフセットフィールドはデータ・キ
ャッシュ23に接続されている。オフセットフィールド
は、データ・キャッシュ23のバンクにエントリ番号（回
線選択）を与える。インデックス・フィールドは図示し
ていない。仮想タッグの格納に加えて、物理的タッグも
物理的アドレスタッグ記憶部分21に格納する。各々の物
理的タッグはその対応する仮想タッグと連関している。
変換装置20は処理装置15からの仮想アドレスを通常の方
法で物理的アドレスに変換する。変換装置20の出力のバ
ス24は外部アドレスバス25と接続される。物理的アドレ
ス（タッグフィールド）は物理的アドレスタッグ記憶部
分21と接続される。

【００１５】図１に示すように、主記憶装置18、アドレ
スバス25及びデータバス26は「チップ外」にあり、すな
わちそれらは本実施例ではプロセッサの残りと共に単一
の基板上には形成されない。インテル 860の場合と同
様、キャッシュ・メモリ、処理装置、変換装置その他の
装置は単一基板上に形成される。作動の際、処理装置15
がデータを要求する場合、データの仮想アドレスが仮想
アドレスタッグ記憶部分22に送られる。処理装置からの
タッグフィールドと仮想アドレスタッグ記憶部分22に格
納されているタッグフィールドが合致せず、ミス状態に
なると想定する。仮想アドレスタッグ記憶部分22での比
較過程と同時に、変換装置20は仮想アドレスを物理的ア
ドレスに変換する。次に物理的アドレスのタッグフィー
ルドは物理的アドレスタッグ記憶部分21（非命令データ
用）と連結される。再びそれを物理的アドレスタッグ記
憶部分21に格納された物理的タッグフィールドの各々と
比較する。再び合致せず、ミス状態が起こると想定する
と、読取りメモリサイクルが起動され、物理的アドレス
を用いて主記憶装置18にアクセスする。求めるアドレス
が「キャッシュ可能」ならば、そのデータの対応する仮
想アドレスと物理的アドレスがそれぞれ仮想アドレスタ
ッグ記憶部分22と物理的アドレスタッグ記憶部分21に格
納され、主記憶装置からのデータはデータ・キャッシュ
23に格納される。

【００１６】図２で、再び処理装置はブロック28に示す
仮想アドレスを与えると想定する。このアドレスは再び
仮想アドレスタッグ記憶部分22に連結される。ブロック
30に示すように、処理装置15からの仮想アドレスの20ビ
ット・タッグフィールドを仮想アドレスタッグ記憶部分
22に格納された20ビット・タッグフィールドと比較す
る。合致すれば、ブロック33に示すようにデータ（有効
ならば）を従来技術でよく知られているように、オフセ
ットと索引ビットを用いて通常の方法でデータ・キャッ
シュ23から得ることができる。仮想タッグに対して比較
が行われている間に、変換装置20は図２のブロック29に
示すように、仮想アドレスを物理的アドレスに変換す
る。物理的アドレスのタッグフィールドは物理的アドレ
スタッグ記憶部分21と連結され、そこに格納されている
20ビットタッグフィールドと比較される。仮想タッグに
対してミスが生じるが、物理的タッグに対してヒットが
生ずれば、再びオフセットと索引ビット（これらのビッ
トは仮想、物理的アドレスに対して同じ）を用いて物理
的タッグ部分のヒットに基づいてデータキャッシュから
データを選択する。またこの状態に対しブロック35で示
すように、仮想アドレスタッグ・フィールドを、仮想ア
ドレスタッグ記憶部分22のヒットをもたらした物理的ア
ドレスのタッグフィールドに対応する位置に入れる。

【００１７】仮想、物理的タッグの両方に対してミスが
生ずれば、通常のメモリサイクルを起動してデータは主
記憶装置から読み取られる。データがキャッシュ可能で
あれば、ブロック32に示すように、データ自身に加えて
仮想アドレスタッグ記憶部分と物理的アドレスタッグ記
憶部分は更新される。プロセッサに対してタスクないし
内容変更があれば、仮想アドレスタッグ記憶部分22の全
ての仮想タッグは無効化される。データ・キャッシュ23
のデータ並びに物理的アドレスタッグ記憶部分21の物理
的タッグは残存する。変換装置は一般に新しいタスクに
写像することでこの時に再プログラム化される。処理装
置15が次に仮想アドレスを生成しても、仮想アドレスタ
ッグ記憶部分22内ではヒットは不可能である。しかし物
理的アドレスタッグ記憶部分21内ではヒットは可能であ
り、そしてそれが生ずれば、データ・キャッシュ23から
データが与えられ、仮想アドレスのタッグフィールドは
仮想アドレスタッグ記憶部分22のヒットをもたらした物
理的タッグフィールドに対応する位置にロードされる。

【００１８】プロセッサ上で１つ以上のタスクが実行さ
れる場合、単一物理的アドレスにとり１つ以上の対応す
る仮想アドレスを有することは異常なことではない。従
って１つのタスクから他のものへの変更がある場合、異
なる仮想アドレスが他の仮想アドレスと関連してデータ
・キャッシュ23内に先に格納されたデータを要求するこ
とができる。物理的タッグが比較されるので、主記憶装
置18に依存することなくデータをデータ・キャッシュ23
内で求められる。図１に示すメモリキャッシュの他の利
点、特にマイクロプロセッサ・アプリケーションでは、
外部アドレスバス25上の物理的アドレスを物理的アドレ
スタッグ記憶部分21内のタッグと比較することが出来、
特定のキャッシュがデータの最新バージョンを有する場
合、後述するようにそれを容易に判定することができ
る。物理的アドレスタッグ記憶部分21は上記の機能を行
いつつ、詮索を可能にする二重ポート記憶アレィであ
る。

【００１９】回線バッファ 本実施例で、図１で説明した仮想及び物理的タッグフィ
ールドの用途は、キャッシュ・メモリの非命令データ部
分と共にのみ使用する。しかし命令記憶部分についても
使用することができる。他方、図３に示す改良形の回線
バッファは、非命令データ記憶装置ではなく命令記憶装
置と共に使用するが、これも非命令データ記憶装置に使
用することができる。図３の回線バッファを説明する前
に、プロセッサが命令の取出しを求め、キャッシュ・メ
モリでミスが生じる場合、どのようなことが起こるか検
討することにする。説明するキャッシュ・メモリに対
し、８命令に対応してデータの各々の回線は32バイドワ
イドである。ミスが生じると、キャッシュ・メモリの全
回線は充填され、そこでプロセッサはその回線で要求し
た命令（４バイト）を検索することができる。その結
果、ミスが一旦生じると、プロセッサが要求した命令を
検索できる前に、直ちに必要なバイトよりも多くのバイ
トをキャッシュ・メモリに転送する必要があることがあ
る。

【００２０】図３の回線バッファはこの問題を解決す
る。図３の点線の下に示すキャッシュ・メモリ部分は、
命令データキャッシュ38（命令記憶装置を除き、データ
・キャッシュ23と同様）と命令タッグ記憶部分37を内蔵
した通常のキャッシュ・メモリを反映したものである。
プロセッサからの仮想アドレスのタッグフィールドは命
令タッグ記憶部分と連結され、通常の方法で格納された
タッグフィールドと比較される。合致すれば、オフセッ
トで選択した回線の１つは命令を通常の方法でもたら
す。典型的なケースとしてオフセットをキャッシュ38に
与えて、タッグ記憶部分37で比較過程が行われているの
と同時に適切な回線を選択可能にすることに留意する。

【００２１】本発明の回線バッファでは、完全に連関
し、更にデータの単一回線内に格納されたデータのフィ
ールドを存在する残りの回線なしに選択できる１つの追
加回線キャッシュ・メモリを加える。回線バッファは仮
想アドレス（27ビットと以下に説明するように少なくと
も１つの追加ビット）を格納する第１の記憶手段42とデ
ータ（32ビットと後述する追加ビット）を格納する第２
の記憶手段44からなる。本実施例の記憶手段42と44は、
従来技術でよく知られているマスタ・スレーブ・フリッ
プフロップを用いて製作する。この配置により例えばア
ドレスやデータの記憶手段42、44からの読取りや、新し
いアドレスやデータの単一サイクルでの回線バッファへ
の読込みを可能にする単一メモリサイクルでの読取り、
書込みが可能になる。

【００２２】第１記憶手段42はタッグフィールド（20ビ
ット）とオフセットフィールド（７ビット）の両方を格
納する。これは20ビット・タッグフィールドだけしか格
納しない命令タッグ記憶部分37と対照的である。処理装
置がキャッシュ・メモリからの命令を求める場合、命令
タッグ記憶部分37のタッグフィールドで比較が生じるだ
けでなく、処理装置からのタッグとオフセットフィール
ドの両方が第１記憶手段42内に格納されたタッグ及びオ
フセットと比較される。通常の比較手段がこのために第
１記憶手段42内に内蔵されている。第１記憶手段42は追
加ビット43、「有効ビット」を含んでいる。ミスが生じ
ると、後述するように第１記憶手段42（タッグ部分だ
け）の内容は命令タッグ記憶部分37に移され、オフセッ
トを用いてキャッシュ38内の回線を選択する。そして第
２記憶手段44内のデータがキャッシュ38に移される。処
理装置からのタッグとオフセットフィールドはそこで第
１記憶手段42にロードされる。この時の有効ビットは無
効にセットされる。通常のメモリサイクルを用いてここ
で主記憶装置にアクセスする。主記憶装置にアクセスさ
れているデータは「キャッシュ可能」であることを示す
信号を主記憶装置が返答すると、有効ビット43はその有
効状態にセットされる。処理装置がキャッシュ可能デー
タを要求したことを示す信号は、ＫＥＮ／として識別さ
れる。この信号は現在インテル 860で使用しているが、
回線バッファでではない。この有効ビットの利用は図12
と共に説明する。

【００２３】第２記憶手段44はそれぞれ64ビットワイド
の４つの部分に分割されている。更に各々の部分には、
各々の部分のデータが有効かどうかを示すために用いる
追加ビットが含まれている。例えば８バイト（２命令）
が部分45に格納されている。ビット49は部分45内のデー
タが有効かどうかを示すために用いる。同様に部分46、
47、48に関連したビットと、全回線の有効性を示すため
に用いる１つの追加ビット51がある。このビットはキャ
ッシュ38内で使用される有効ビットと対応している。

【００２４】本実施例では、データバスは64ビットワイ
ドで、従って各々のメモリサイクルについて第２記憶手
段44の１つの部分が充填される。データが第２記憶手段
44に左から右に典型的な回線充填でロードされるとする
と、まず記憶部分45が第１のメモリサイクルで充填さ
れ、有効ビット49はその有効状態にセットされる。第２
記憶手段44と関連した他の全ての有効ビットはその無効
ビット状態のままである。更にメモリサイクルが生じる
と、部分46、47、48へデータがロードされ、それらの部
分の各々の関連有効ビットは有効状態に変わる。全ての
部分が有効データを持つようになると、ビット51が有効
状態にセットされる。

【００２５】後述するようにデータを第２記憶手段44か
らキャッシュ38に転送することができる。転送が生じる
と、第１記憶手段42からのオフセットフィールドをキャ
ッシュ38へのエントリ番号として用い、第２記憶手段44
からのデータがキャッシュ38に転送される。最終有効ビ
ット51だけがキャッシュ38に格納される。後述するよう
に、例えば部分45、46だけがデータを有していても、キ
ャッシュ38へのデータの転送は生じ得る。その後、次の
２回のメモリサイクルで、回線の残りの半分のデータが
キャッシュ38に直接転送される。

【００２６】重要なことは、処理装置は全回線の充填が
生じる前に第２記憶手段44からデータを読み取ることが
できることである。例えば部分45が主記憶装置から２つ
の命令を受け取る第１のメモリサイクルの後、無効ビッ
ト49はその有効状態にセットされる。仮想アドレスの索
引フィールドを用いることで、処理装置は部分45からの
命令の１つないし両方を選択し、それにより残りの部分
46、47、48が主記憶装置からの命令で充填されていなく
とも作動し続ける。これは従来の技術ではそのようなア
クセスが可能になる前にキャッシュ38の全回線を満たす
こととは対照的である。実際、これを「第５番目の」集
合結合性とみることができる。

【００２７】ここで図12に示すように、処理装置はブロ
ック55で示すように命令を読み取ろうとしていると想定
する。この命令のアドレス（タッグとオフセットフィー
ルドの両方）は、第１記憶手段42と結合しており、記憶
手段の内容と比較される。同時に、オフセットフィール
ドがキャッシュ38内の回線を選択する間、命令のタッグ
フィールドは通常の方法で命令タッグ記憶部分37に格納
されたタッグフィールドと比較される。ヒットが命令タ
ッグ記憶部分37ないし第１記憶手段42のどちらかで生じ
得る。ヒットが命令タッグ記憶部分37で生じる場合、命
令は通常の方法でキャッシュ38から提供される。ヒット
が第１記憶手段42の内容故に（タッグとオフセットフィ
ールドは合致しなければならない）生じる場合は、第２
記憶手段44から当該するデータがもちろんそれを有効と
想定して選択される。

【００２８】ブロック55で示す取出しが第１記憶手段42
と命令タッグ記憶部分37の両方でミスになる場合を想定
する。ミスにより外部メモリサイクルが起動される。す
なわちプロセッサは主記憶装置から命令を得ようとす
る。これが生じている間、第１記憶手段42の有効な内容
（があれば）は記憶手段から移される（実際、回線バッ
ファの内容は、回線バッファの次の回線充填が行われて
いる間、キャッシュに書き込まれる）。タッグフィール
ドは命令タッグ記憶部分37に転送され、所定の置換アル
ゴリズム（例：ランダム置換）下で命令タッグ記憶部分
37に格納されているタッグフィールドと取って替わる。
第１記憶手段42からのオフセットフィールドはエントリ
番号を提供して第２記憶手段44からのデータをキャッシ
ュ38へ転送できるようにする。ミスを起こしたアドレス
のタッグとオフセットフィールドはそこで第１記憶手段
42に転送される。これをブロック56により示す。

【００２９】ここで第１記憶手段42にロードしたアドレ
スはキャッシュ可能であると想定する。ＫＥＮ＼信号が
返答されると、ビット43は有効状態にセットされる。求
めるデータがキャッシュ可能でない場合は、次のミスで
新しいアドレスが第１記憶手段42にロードされ、その以
前の内容は廃棄される。データが主記憶装置からもたら
され、第２記憶手段44の少なくとも１つの部分にロード
されると、先述したように処理装置はそれを利用するこ
とができる。一般にプロセッサ操作では、パイプライン
化故に主記憶装置から先の命令が返答される前に次の命
令が取り出される。これを図12のブロック58に示し、こ
の次の命令取出しが生じた場合、次の２つの可能な状態
を示している。１つは回線バッファでのヒットであり、
もう１つは回線バッファでのミスである。別の可能性と
しては、命令タッグ記憶部分37内でヒットが生じること
があり、この場合、主記憶装置から先の命令が返答され
た後にキャッシュ38から命令を選択する。

【００３０】ここでミスが回線バッファで生じると想定
する。ブロック59に示すように、データ内容（があれ
ば）は第１記憶手段42からのオフセットフィールドでキ
ャッシュ38に移され、先述したようにエントリ番号を提
供し、第１記憶手段42からのタッグフィールドは命令タ
ッグ記憶部分37に入力される。これにより新しい命令ア
ドレスを第１記憶手段42に入れる方法が切り開かれる。
外部メモリサイクルが起動され、一度主記憶装置からも
たらされた新しいデータは第２記憶手段44に入力され
る。

【００３１】次の命令取出しで回線バッファでヒットが
生じる場合、そのようなヒットは先の命令が返答される
前後に生じ得る。それがブロック60で示すように先の命
令が返答される前に生じると、以下の指示子が存在す
る。すなわちアドレス有効ビット43は有効状態になり、
先に要求した命令と関連した有効ビットは無効状態とな
る。その状態下で、処理装置は先の命令は主記憶装置か
らのその途上にあり、ブロック60で示すようにその命令
を待つべきであることを知る。他方、ヒットが先の命令
が返答された後に生じると、例えばビット49のその命令
と関連した有効ビットはその有効状態にあり、処理装置
は先の命令がもちろんプロセッサにより受け取られれば
第２記憶手段44からその命令を読み取ることができる。
従って図３の回線バッファにより、処理装置は全回線充
填が生じる前に続行でき、それにより通常キャッシュ・
メモリで全回線を充填するのに関連した時間を節約でき
る。

【００３２】キャッシュ干渉性プロトコルの実施 以下の説明では、既知のプロトコルのライトスルー、ラ
イトバック、ライトワンスを説明する。これに関して
「Ｍ」「Ｅ」「Ｓ」「Ｉ」の文字を使用し、それらの文
字はときどき集合的にＭＥＳＩと称する。ライトワンス
・プロトコルについては、「Ｉ」はデータが無効である
ことを示し、「Ｓ」は例えばデータが主記憶装置にある
と共に他のキャッシュ・メモリにもあるという共有であ
ることを示す。「Ｅ」はデータが排他的であること、す
なわちデータが１つのキャッシュ・メモリと主記憶装置
内にあり、他のキャッシュ・メモリにないことを示す。
「Ｍ」はデータが修正されたものであり、主記憶装置内
のデータは不正確であることを示す。現在実施されてい
るように、データ（非命令データ）の各々の回線には、
４つのプロトコル状態「Ｍ」「Ｅ」「Ｓ」「Ｉ」の１つ
を示すビットが含まれている。ライトスルー・プロトコ
ルに付いては、「Ｉ」「Ｓ」状態だけが用いられ、ライ
トバック・プロトコルには「Ｉ」「Ｅ」「Ｍ」状態が用
いられる。

【００３３】重要なことは、プロセッサは３つのプロト
コルの１つをどれでも実行することができることであ
る。図８はライトワンス・プロトコルを提供する本発明
で実施できるように相互接続した２つのプロセッサを示
している。これには、インテル860には見られないプロ
セッサと関連したいくつかの端子ないしピンがある。ま
ず図４を見ると、様々なプロトコルを理解するのに必要
な限りにおいて、プロセッサの端子とそれらの端子上の
信号が示されている。線62はプロセッサ（チップ）とそ
の外部環境の間の境界を意図したものである。従って線
62より上はプロセッサ内部であり、線より下はプロセッ
サ外である。左端から順に両方向データバスが示されて
いる。また両方向アドレスバスがある。このバスは上記
したように外部アドレスバス上のアドレスを感知するこ
とが出来、そのために両方向である。２つのアドレスス
トローブのＥＡＤＳ＼とＡＤＳ＼がある。ＥＡＤＳ＼信
号が低いときは、外部アドレスが有効である。同様にＡ
ＤＳ＼信号が低いときは、内部アドレスが有効になる。
プロトコルの選択を可能にするプロトコル選択端子が設
けられている。この端子はＷＢ／ＷＴ＼（ライトバック
／非ライトスルー）として識別する。この端子への接続
は後述する。

【００３４】メモリサイクルが書込みあるいは読取りサ
イクル（Ｗ／Ｒ＼）であるかどうかを示す通常に用いら
れる信号も後に説明するので図４に示す。プロセッサは
プロセッサに対しデータを無効化すべきであるというこ
とを示す信号を受け取る。この信号は「ＩＮＶ」と示
す。プロセッサが外部アドレスを感知（詮索）している
場合、この信号が高ければ、プロセッサは対応するデー
タ（そのキャッシュ・メモリ内に見つかれば）を無効
「Ｉ」状態に置く。「ＢＯＦＦ＼」信号はプロセッサに
印加されると、プロセッサはメモリサイクルの完了から
撤回する。この信号の利用は後述する。プロセッサは
「外部書込みバッファ非空」のＥＷＢＥ＼信号を受け取
る。この信号は、外部右バッファが空の場合に低くな
る。ＨＩＴ＼信号は、外的に感知されたアドレスに対し
てヒットが生じる場合にプロセッサによりもたらされ
る。この信号は通常電位が高いが、ヒットが生じ、対応
するデータが「Ｍ」ないし「Ｅ」「Ｓ」である場合に降
下する。ＨＩＴＭ＼信号は、外的に感知されたアドレス
に対してヒットが生じ、対応するデータが「Ｍ」状態に
ある場合に電位が降下する。従ってプロセッサが詮索し
ており、対応するデータが「Ｍ」状態にある場合は、Ｈ
ＩＴ＼とＨＩＴＭ＼の両信号は電位が降下する。最後に
ＨＯＬＤ＼信号は、プロセッサに実際上作動を停止させ
る。これはバス・アービタと共に用いるが、図８と共に
説明する。

【００３５】以下の説明では、異なるプロトコルに対し
「Ｍ」「Ｅ」「Ｓ」「Ｉ」を示すビットの状態をそれら
が変わる条件に沿って説明する。これらは例えばゲート
よりも状態図に付いて例示するが、これは本発明のより
明解な理解をもたらすために行うものである。当業者に
は通常のロジックを用いて状態図を実現できることが明
かであろう。図５、６、７は異なるプロトコルを得るた
めＷＢ／ＷＴ＼端子に対して行った接続を示している。
これらの図はシステム内で単一のプロセッサを使用した
場合に該当する。

【００３６】まず図５で、本発明のキャッシュ・メモリ
とその関連ロジックを内蔵したプロセッサ63は大地に接
続されたそのＷＢ／ＷＴ＼端子を持つとする。これはラ
イトスルーが真であることを示し、従ってライトスルー
・プロトコルが実施されることを示している。ライトス
ルー・プロトコルに付いては、データは無効（Ｉ）状態
か共用（Ｓ）状態にあり、それは単一プロセッサ環境に
対してキャッシュ・メモリ内のデータは有効であること
を示す。ライン66に接続された大地電位で、キャッシュ
・メモリは各々のラインのデータで「Ｉ」ないし「Ｓ」
状態とだけ連関する。プロセッサが読取りサイクルを始
めると、キャッシュ・メモリに読み込まれたデータは図
５の「Ｉ」から「Ｓ」への状態の変化（矢印71）で示す
ように有効である。プロセッサがデータをキャッシュ・
メモリから読み取ると、データは矢印73で示すように
「Ｓ」状態に留まる。データは例えばキャッシュ・メモ
リからデータをパージすることにより矢印72で示すよう
に無効になることができる。

【００３７】図６を見ると、ＷＢ／ＷＴ＼端子がライン
65によりＶcc（例：５ボルト）に接続されたことを除い
てプロセッサ63と同一であるプロセッサ64が示されてい
る。これはライトバック・プロトコルを使用しているこ
とを示し、従って各々のラインのデータに付いて、
「Ｉ」ないし「Ｅ」「Ｍ」を示すビットが適用されるこ
とを示している。回線充填が生じると、状態は無効から
プロトコルが主記憶装置内で見つかるコピーを有してい
ることを示す「Ｅ」に変化する。書込みヒットが生じる
と、状態は「Ｅ」から「Ｍ」へと変化する。ライトバッ
ク・プロトコルに対する状態とそれらの変移は現在イン
テル 860で使用されている。

【００３８】図７を見ると、プロセッサ63ないし64と同
一のものとすることのできるプロセッサ65が示されてい
る。今回はＷＢ／ＷＴ＼端子は回線66により回線67に接
続されている（回線66はＷ／Ｒ＼端子である）。この接
続によりライトワンス・プロトコルをもたらしている。
例えば全ての回線充填後、Ｗ／Ｒ＼は読取りサイクルに
対して低いから回線は「Ｓ」状態になる。これは図７で
矢印74により示されており、回線66が低電位（大地）に
接続された図５の矢印71と対応する。この回線への引続
きの書込みは「Ｓ」状態故に主記憶装置へのライトスル
ーとなる。最初の書込みを行っているとき、プロセッサ
はＷＢ／ＷＴ＼端子を抽出し、書込みサイクル故に高い
と判定し、矢印75で示すように状態を「Ｅ」状態に変え
る（ライトワンス）。この回線への全ての後続の書込み
は、矢印76で示すように「Ｍ」状態への変更故に、バス
上に出てこない。その結果、ライトワンス・プロトコル
を実現できる。

【００３９】図８には、共用データバス81と共用アドレ
スバス82に接続された２つのプロセッサ76（Ｐ１）と77
（Ｐ２）が示されている。プロセッサ76と77は先述のプ
ロセッサと同一のものとすることができる。すなわちそ
れらは本発明のキャッシュ・メモリとその関連ロジック
を内蔵している。共用バス81、82は主記憶装置79と後述
する外的書込みバッファ78に接続されている。図８で
は、共用データに対するライトワンス・プロトコルを実
施するプロセッサ76と77に対する様々な相互接続が示さ
れている（他のプロセッサが回線充填を行っている間に
ＨＩＴ＼が詮索プロセッサに対して表明される）。ここ
で分かるようにそれらの相互接続により、最低限のグル
ー（glue）ロジックで干渉性キャッシュが可能になる。

【００４０】回線84、86で示すように、１つのプロセッ
サからの出力アドレスストローブ端子（ＡＤＳ＼）は他
のプロセッサの外部アドレスストローブ端子に接続され
る。これによりプロセッサの各々はそれぞれ他のサイク
ルを詮索できるようになる。すなわち、プロセッサＰ１
がバス81上にアドレスを出すと、回線81上のＡＤＳ＼ス
トローブ信号によりプロセッサ77はアドレスを読み取
る。このストローブ信号はバッファ78やメモリ79といっ
たシステム内の他の構成部分と接続できることに留意す
る。１つのプロセッサのＨＩＴ＼端子は回線82と85によ
り他のプロセッサのＷＢ／ＷＴ＼端子に接続される。こ
れにより１つのプロセッサがデータを読み取ってそのキ
ャッシュ・メモリ内の回線を充填し、他のプロセッサが
同一データを有しているとき、プロセッサは確実にデー
タは「Ｓ」状態にあることを示すようになる。これはＢ
ＯＦＦ＼信号に関連して後に説明するようにＨＩＴＭ＼
信号が低い場合は生じない。

【００４１】プロセッサ76が主記憶装置からキャッシュ
・メモリへのデータの回線を読取り、その回線はプロセ
ッサ77内にも存在すると想定する。更にプロセッサ77内
のその回線は「Ｅ」状態にあると想定する。回線82上の
ヒット信号の電位は下がり、図９の線93で示すようにデ
ータはプロセッサ76に「Ｓ」状態として読み取られるよ
うになる。詮索しているプロセッサ77の場合は、図10ｂ
の線 100で示すように「Ｅ」状態は「Ｓ」状態に変化す
る。プロセッサ77では、ＨＩＴ＼信号は低く、プロセッ
サ77内にデータがあることを示している。しかしデータ
は「Ｍ」状態にはないので、ＨＩＴＭ＼信号は高い。ま
たこれはプロセッサ76による読取りサイクルであるの
で、回線87上の無効信号は低いままとなる。その結果、
両プロセッサは「Ｓ」状態にあること、すなわちデータ
はキャッシュ・メモリにより共用されることを示してい
る。

【００４２】１つのプロセッサのＷ／Ｒ＼信号は他のプ
ロセッサのＩＮＶ端子に接続されている。これにより他
のプロセッサが書込みを行っている間に１つのプロセッ
サでデータの妥当性検査が確実に行われる。図８の回線
83と87はこれを行う。プロセッサ76が書込みを行いその
アドレスのデータがプロセッサ77内で見つかると想定す
る。回線87上の信号は高くなり、それによりプロセッサ
77内の対応するデータは「Ｉ」状態を取る。これは図10
ａでは矢印97、10ｂでは矢印98、10ｃでは矢印99により
示されている。また図10ａに示すように、プロセッサ77
内のデータが記述した条件に対して「Ｓ」状態にあると
き、キャッシュ・メモリ内のデータは「Ｍ」状態ではな
く、「Ｓ」状態にあるため、ＨＩＴ＼信号は低くなり、
ＨＩＴＭ＼信号は高くなる。図10ｂで、データが「Ｅ」
状態にあるとき、それは矢印98で示すように「Ｉ」状態
に変化し、ＨＩＴ＼信号は再び高くなる。ＩＮＶピンが
ＥＡＤＳ＼で活性になれば「Ｍ」から「Ｓ」への転移が
生じる。図10ｃでプロセッサ77内のデータが矢印99で示
すように「Ｍ」状態であれば、それは無効化される。Ｈ
ＩＴ＼とＨＩＴＭ＼の両信号は低い状態にあることに留
意する。あるプロセッサが詮索を行い他のプロセッサが
データを読み取っていると感知した場合、プロセッサが
既に「Ｓ」状態にあるならば、図10ａの矢印96に示すよ
うにそれは「Ｓ」状態に留まる。ここで詮索しているプ
ロセッサはヒットが生じ、データはその変更状態にない
ことを示す。

【００４３】図８に示すように、１つのプロセッサのＨ
ＩＴＭ＼端子は回線91と92により他のプロセッサのバッ
クオフ端子とバスアービタに接続されている。これによ
り１つのプロセッサが修正データを含むとき、他のプロ
セッサが主記憶装置から無効データを読み取るのを確実
に防ぐことができる。例えばプロセッサ76が修正データ
を含むとき、主記憶装置79内の対応するアドレスのデー
タは不正確である。プロセッサ77がそのデータを読み取
ろうとする場合は、回線91上のＨＩＴＭ＼信号は低くな
り、プロセッサ77に撤回させる。これは後に説明する。

【００４４】図９の残りは、プロセッサ76ないし77のよ
うなプロセッサが読取り、書込みを行う場合に、そのラ
イトワンス・プロトコルの標準更新を示している。矢印
94で示すように、プロセッサは「Ｓ」状態で、「Ｓ」状
態を変化する事なくそのキャッシュ・メモリから読み取
ることができる。矢印95で示すように、プロセッサがそ
のキャッシュに一旦書き込むと（第１の書込み）、状態
は「Ｅ」に変化し、データが主記憶装置に読み込まれ
る。別の書込みがその位置に対して生じると、矢印 101
で示すように状態を「Ｍ」状態に変化し、データの真の
コピーだけがキャッシュ・メモリ内に含まれていること
を示す。この「Ｍ」状態、特にＨＩＴＭ＼信号は他のプ
ロセッサが主記憶装置から不正確なデータを読み取るの
を防ぐ。

【００４５】説明のため、プロセッサ76が「Ｍ」状態の
データを含み、プロセッサ77が主記憶装置79からそのア
ドレスのデータを読み取ろうとしていると想定する。こ
の時プロセッサ76は詮索モードであり、メインバス上の
アドレスを認識する。そのＨＩＴ＼及びＨＩＴＭ＼は共
に電位が降下する。これはプロセッサ77に主記憶装置は
旧くなっているということを示す。特に回線91上の信号
はプロセッサ77に撤回させ、主記憶装置からのデータを
読み取らないようにさせる。回線91と92に接続されたバ
スアービタ80は回線91上の信号を感知し、プロセッサ77
が読み取ることができる前にプロセッサ76からデータを
フラッシュ可能にしなければならないことを認識する。
バスアービタ80は名目上、両プロセッサのホールド端子
を通してそれらを続行できるようにする。しかし上記の
ような特定状況下では、アービタ80は１つのプロセッサ
を保留し、他のプロセッサが先に進むことができるよう
にする。ここでアービタはプロセッサ77を保留してプロ
セッサ76が主記憶装置79を更新できるようにする。そし
てプロセッサ77をリリースしてそれが主記憶装置から捜
しているデータを読み取ることができるようにする。バ
スアービタ80は一般に他のよく知られた機能を遂行する
が、本発明に関しては本発明に関連した機能のみを説明
した。

【００４６】主記憶装置への書込みの強順序と弱順序 本発明のプロセッサは図１に示す内部書込みバッファ17
を使用する。このバッファはよく知られた方法で作動
し、以下に説明するものを除き、外部メモリへの書込み
のためのデータとアドレスを格納するものである。更に
本発明のプロセッサは図８に示す外部バッファ78と共に
作動するようにしている。このバッファは主記憶装置79
に書き込むデータの一時的な記憶装置となる。それらの
バッファによりバスが使用中でないときにデータを主記
憶装置に書き込むことができる。外部バッファ78は、い
つ外部書込みバッファが空になるかを示す（図11、13
の）回線88上に信号（ＥＷＢＥ＼）を与える。図13では
この信号は回線 121上の書込み順序制御回路 120に接続
して示されている。回線 122上の書込み順序制御回路 1
20にはいつ内部書込みバッファが空きになるかを示す同
様の信号ＩＷＢＥ＼が接続されている。

【００４７】上記のようにいつ書込みバッファを使用
し、キャッシュ・メモリがどこを詮索するかという固有
の問題がある。この問題はメモリに書き込まれるデータ
の順序に関連する。これは、外部観測者の観点からは詮
索するキャッシュの（「他の」プロセッサ）アクセスが
主記憶装置アクセスと等価であることから生じる。他
方、書込みバッファ内のデータ（主記憶装置に書き込ま
れるのを待っている）は主記憶装置更新とはみられな
い。その結果、書込みバッファを持つ詮索キャッシュは
メモリアクセス順序問題を生じることがある。ライトバ
ック・プロトコルでは連続書込みが問題を悪化させるの
でこの問題は更に深刻になる。

【００４８】本発明は２つの際だった書込み順序モード
を提供する。１つは弱順序モードと呼び、他方は強順序
モード（ＳＯＭ）と呼ぶ。リセット期間の最後の３クロ
ックサイクル中にＥＷＢＥ＼回線がアクティブになる場
合、プロセッサは強順序モードにロックされ、さもなく
ば弱順序モードが使用中となる。モードの変更にはリセ
ットが必要である。ＳＯＭビットは、ソフトウエアが順
序モードをチェックできるように内部制御レジスタに入
力される。図13で、書込み順序制御回路 120はリセット
信号を受け取り、強順序モードあるいは弱順序モードが
選択されたかを判定するためリセット期間中に回線88を
検査する。弱順序モードでは、キャッシュへの書込みは
バッファ内のデータでも許可される。データキャッシュ
から修正回線がフラッシュされると、書込みサイクル
中、同一回線と関連したデータに対して書込みバッファ
内を検査する。そのようなデータが見つかれば、無効化
される。その結果、弱順序モード内で修正回線は懸案の
書込みデータを含み、二重格納を防ぐ。以下の説明から
分かるように、強順序モードの作動とは対照的である。

【００４９】図11ではブロック102から107までは強順序
モード中の全体的な作動を示す。まず、プロセッサがブ
ロック 102で示すように書込みサイクルを要求すると想
定する。更にブロック 103で示すようにそのプロセッサ
のキャッシュ・メモリ内でミスが生じると想定する。次
にブロック 105に示すように、データは外部バッファ78
に書き込まれたと想定する。３つの条件に対してＥＷＢ
Ｅ＼信号は高くなっている。ここで更にブロック 106に
示すように、同一プロセッサないし別のプロセッサが書
込みサイクルを要求し、ブロック106、107に示すように
そのキャッシュ・メモリ内でヒットが生じると想定す
る。ヒットが生じると、プロセッサはＥＷＢＥ＼信号を
送って外部書込みバッファ内にデータがあるかどうかを
判定し、更にブロック 108に示すようにＩＷＢＥ＼信号
を送ってその内部書込みバッファ内にデータがあるかど
うかを判定する。上記の条件に対してどちらかの信号が
高ければ、ブロック 109で「プロセッサ凍結」で示すよ
うにプロセッサは停止される。キャッシュ・メモリはブ
ロック 110で示すように、全てのデータが外部書込みバ
ッファと内部書込みバッファから主記憶装置に書き込ま
れるまで更新されない。内部及び外部バッファが空にな
れば、キャッシュをブロック 111に示すように更新する
ことができる。

【００５０】要求した書込みが続いてキャッシュを更新
する前に全てのバッファを空にしなければならない。キ
ャッシュ内の「Ｍ」データはミスと関連した最初の書込
みが外部書込みバッファに到着する前にキャッシュから
主記憶装置にフラッシュすることができるので、内部チ
ェックが行われる。上記したように、ブロック 107に示
すヒットと関連したキャッシュの更新は、バッファが空
になり、更にこのヒットと関連したデータが安全に外部
メモリに格納されるまでキャッシュに書き込まれない。
これは、プロセッサが書込みバッファが空になるのを待
つ間に回線が無効化されるのを避けるために行われる。

【００５１】以下の例を考える。まず書込みバッファが
空であると想定する。キャッシュ・メモリの１つの中の
データラインは「Ｍ」状態にあり、その仮想タッグは
「Ｉ」状態にある。最初の書込みサイクルはこのライン
の物理的タッグにヒットし、従ってデータキャッシュが
更新され、データは外部バスに入力される。ここで第２
の書込みサイクルで、ヒットがその修正ラインに対して
生じるが、データは強順序を確保するため外部メモリに
最初に書き込まなければならないので、キャッシュ・メ
モリに書き込まれないと想定する。ここで詮索の結果と
して修正ラインに対してヒットが生じ、それによりライ
ンはデータキャッシュから外部メモリにフラッシュさ
れ、先に述べた２つの懸案の書込みサイクルをバイパス
すると想定する。ラインは第１の書込みデータを含むが
第２の書込みデータを含まずにライトバックされ、デー
タキャッシュへの入力は無効化される。第１の書込みと
関連したデータは二重格納と識別され、要求は打ち切ら
れる。第２の書込み要求は新しい格納と識別され、ライ
ンフラッシュの後に進められる。第２の書込みと関連し
たデータはデータキャッシュを参照し続け、ここで外部
書込みが完了してそのラインが無効状態になれば、内部
要求は打ち切られる。

【００５２】図13ではプロセッサの輪郭を線 125で示し
ている。アドレスとデータバスはバス 130により示され
ている。上述したように、ＥＷＢＥ＼信号は回線88上の
書込み順序制御回路 120と接続され、内部書込みバッフ
ァ空信号ＩＷＢＥ＼は回線 122上の書込み順序制御回路
120に接続されている。回路はキャッシュ・メモリ内で
いつヒットが生じるかを示す入力と書込みサイクルを示
す信号を受け取る。強順序を選択し、空でないバッファ
で書込みサイクル中にヒットが生じると、処理装置15は
回線 124上の信号で示すように凍結される。先述したよ
うに、バッファが一旦空になれば、書込み順序制御回路
120は処理装置15をリリースし、キャッシュ・メモリへ
の書込みが可能になる。以上、キャッシュ・メモリを単
一基板上に処理装置や関連装置と共に形成するマイクロ
プロセッサで特に有用な改良型キャッシュ・メモリと関
連回路を説明した。

【図面の簡単な説明】

【図１】本発明のキャッシュ・メモリの、一部の処理装
置、変換装置、主記憶装置との接続を示すブロック図
で、仮想タッグ記憶装置と物理的タッグ記憶装置部分を
示す。

【図２】図１のブロック図で実施されるロジックを示す
流れ図である。

【図３】本発明のキャッシュ・メモリで使用する回線バ
ッファのブロック図である。

【図４】プロセッサ・インターフェイス特に本発明のキ
ャッシュ・メモリを内蔵するプロセッサに供給及びそれ
により与えられる一部の信号を示す図である。

【図５】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トスルー・プロトコルの実施を示す状態図である。

【図６】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トバック・プロトコルの実施を示す状態図である。

【図７】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トワンス・プロトコルの実施を示す状態図である。

【図８】本発明と相互接続にしたがってそれぞれキャッ
シュ・メモリを内蔵した２つのプロセッサを示す図であ
る。

【図９】図８のプロセッサの作動を説明するために用い
た状態図である。

【図10】Ｓ状態への詮索ヒットのための図８のプロセッ
サの作動を説明するために用いた状態図（ａ）と、Ｅ状
態への詮索ヒットのための図８のプロセッサの作動を説
明するために用いた状態図（ｂ）と、Ｅ状態への詮索ヒ
ットを無効にする図８のプロセッサの作動を説明するた
めに用いた状態図（ｃ）である。

【図11】強順序モードについて図13のブロック図で実施
されるロジックを示す流れ図である。

【図12】図３の回線バッファ内で実施されるロジックを
示す流れ図である。

【図13】順序付けモードのためのキャッシュ・メモリと
関連ロジックを示すブロック図である。

【符号の説明】

１５・・・処理装置 １７・・・内部書込みバッファ １８・・・主記憶装置 ２０・・・変換装置 ２１・・・物理的アドレスタッグ ２２・・・仮想アドレスタッグ ２３・・・データ・キャッシュ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シムチャ・ゴッホマン イスラエル国 31015 ハイファ・ピイオ ーボックス 1659・（番地無し) (72)発明者 タル・ガット イスラエル国 31015 ハイファ・ピイオ ーボックス 1659・（番地無し)

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャッシュ・メモリを有するプロセッサ
   において、 前記プロセッサの一部であり前記キャッシュ・メモリに
   接続され、前記キャッシュ・メモリ内のデータが無効状
   態、共用状態、排他的状態、修正状態の１つにあること
   を示すビットを格納する記憶手段と、 前記プロセッサと接続され、ライトバック・プロトコ
   ル、ライトスルー・プロトコル、ライトワンス・プロト
   コルの１つを選択し、 ライトバック・プロトコルが選択された場合に前記無効
   状態、排他的状態及び修正状態を示す前記ビットのいず
   れかの所定の第１のロジックを実施し、 前記ライトスルー・プロトコルが選択された場合に前記
   無効状態と前記共用状態を示す前記ビットのいずれかの
   所定の第２のロジックを実施し、 前記ライトワンス・プロトコルが選択された場合に前記
   無効状態、前記共用状態、前記排他的状態及び前記修正
   状態を示す前記ビットの所定の第３のロジックを実施す
   る選択手段とからなる前記改良形プロセッサ。