JP2717752B2 - プロセッサ - Google Patents

プロセッサ

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JP2717752B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュ・メモリに関
し、特に多重プロセッサ環境で作動するキャッシュ・メ
モリに関する。
【０００２】
【従来の技術】本発明ではキャッシュ・メモリとＲＩＳ
Ｃマイクロプロセッサで実行する関連ロジックにおける
いくつかの改良点を説明する。ＲＩＳＣプロセッサは市
販のインテル８６０プロセッサの改良型バージョンであ
る。改良型キャッシュ・メモリと関連ロジックは特に共
用バスを使用する多重プロセッサ環境に適用することが
できる。
【０００３】インテル８６０マイクロプロセッサは市販
されていることに加え、１９９０年にオズボーン・マッ
クグローヒル社刊行のニール・マルグリスによる「ｉ
８６０マイクロプロセッサ・アーキテクチャ」などの数
々の印刷物で説明されている。キャッシュ・メモリを有
するインテル８６０マイクロプロセッサと他のマイクロ
プロセッサは、処理装置からそのキャッシュ・メモリに
仮想アドレスでアクセスする。仮想アドレスは変換装置
により物理的アドレスに変換され、ミスが生じると外部
メモリサイクルを始動して物理的アドレスを用いて主記
憶装置にアクセスする。一般に仮想アドレスでキャッシ
ュ・メモリにアクセスすることは、仮想アドレスから物
理的アドレスへの変換を待たずにアドレスを行うことが
できるのでより望ましい。
【０００４】マルチプロセッサないし多重タスク環境で
は、いくつかの仮想アドレスを単一物理的アドレスに写
像することがある。これは従来技術で克服し難い問題を
提起してはいないが、この環境で従来の仮想アドレスを
元にしたキャッシュ・メモリを用いるには弱点がある。
そこで後述するように本発明ではマルチプロセッサない
し多重タスク環境により適したキャッシュ・メモリを説
明する。
【０００５】キャッシュ・メモリを組織する際、データ
ラインサイズ、タグフィールドサイズ、オフセット・フ
ィールドサイズなどの間で一定の取り決めを行う。大方
の場合、それらの取り決めではデータラインサイズをデ
ータバスよりかなり広くし、一般にキャッシュのデータ
ラインにはいくつかの命令を含める。例えばインテル８
６０マイクロプロセッサでは、キャッシュのデータライ
ンは３２バイトで、データバスは８バイト、命令は４バ
イトである。命令フェッチでミスが生じると処理装置
は、命令がキャッシュ・メモリから処理装置に与えられ
る前にキャッシュ・メモリが全命令（８命令）を受け取
るまで待機しなければならない。そこで後述するよう
に、本発明ではこの待機期間をなくするラインバッファ
を備える。
【０００６】多重プロセッサ環境で特にキャッシュ・コ
ヒーレンスを提供するよく知られたプロトコルが数多く
ある。キャッシュ・メモリを含む一部のプロセッサ
（例：インテル４８６）では、ライトスルー・プロトコ
ルを用いている。キャッシュ・メモリへの書込みが生じ
ると、同時に書込みサイクルは主記憶装置へ「ライトス
ルー」する。このようにして主記憶装置は常に現在デー
タの真のコピーを持つことになる（このプロトコルにつ
いては、キャッシュ・メモリはデータを無効ないし本発
明の用語で「共用」と類別する）。他のプロセッサで
は、インテル８６０で使用されるライトバック・プロト
コルのようなディファード（ｄｅｆｅｒｒｅｄ）書込み
プロトコルを使用している。これではキャッシュ・メモ
リ内のデータは無効ないし排他的あるいは修正済み（汚
染）と類別される。一部のシステムで使用されているデ
ィファード書込みを有する他のプロトコルにライトワン
ス・プロトコルがある。このプロトコルでは、キャッシ
ュ・メモリ内のデータを無効、排他的、修正済み、ある
いは共用と類別する。これらのプロトコルとその変形は
米国特許４，７５５，９３０号で検討されている。
【０００７】後述するように本発明によりユーザは３つ
のプロトコルの内の１つを選択することができる。本発
明を使用するプロセッサは、多重プロセッサ環境でプロ
セッサ外に最低の回路しか有せずにキャッシュ・コヒー
レンスを可能にする、他のプロセッサとの相互接続用の
いくつかの端子（ピン）を内蔵している。主記憶装置へ
書き込むデータの順序を維持することはときどき問題と
なり、特にメモリに共用バスを通してアクセスする場合
にそうである。「書込み」を格納しておくためにバッフ
ァを使用し、それによりそれらを都合の良いときに主記
憶装置に書き込むことができるようにしている。これに
伴う問題は、データが生成された順序で主記憶装置に書
き込むようにするには何らかのメカニズムを備えなけれ
ばならないということである。本発明は、一定の条件に
基づいて書込みの強い順序付けと弱い順序付けの両方を
可能にする適応的なメカニズムを提供する。
【０００８】
【発明が解決しようとする課題】以上のように本発明の
目的はマルチプロセッサないし多重タスク環境により適
したキャッシュ・メモリを提供することである。更なる
目的は上記待機期間をなくするラインバッファを備え、
ユーザが上記３つのプロトコルの内の１つを選択するこ
とができるマイクロプロセッサを提供することである。
別の目的は一定の条件に基づいて書込みの強い順序付け
と弱い順序付けの両方を可能にする適応的なメカニズム
を提供することである。
【０００９】
【課題を解決するための手段】キャッシュ・メモリを有
するマイクロプロセッサを改良するため、キャッシュ・
メモリは、キャッシュ・メモリ内のデータが無効状態、
共用状態、排他的状態、あるいは修正状態のうちの１つ
の状態にあることをそれぞれ示すデータラインに対する
記憶手段を内蔵する。プロセッサはライトバック／非ラ
イトスルー端子（ＷＢ／ＷＴ＼）を識別する端子を内蔵
している（なお、ＷＴ＼は ＷＴにオーバーラインを付
したものを意味する。以下同様）。この端子がグランド
と接続されている場合はライトスルー・プロトコルが選
択され、Ｖｃｃと接続されている場合はライトバック・
プロトコルが選択される。プロセッサからの読取り／書
込み信号と接続されている場合は、ライトワンス・プロ
トコルが選択される。プロセッサは、本発明の詳細な説
明で説明するように接続された場合に２つのプロセッサ
が最小限の外部回路を用いてライトワンス・プロトコル
に接続可能にする他の端子を内蔵している。本発明の他
の態様は以下の詳細な説明で述べる。
【００１０】
【実施例】改良したキャッシュ・メモリと関連ロジック
を説明する。以下の説明では、本発明の完全な理解をも
たらすため特定ビット数など数々の特定の詳細を挙げ
る。しかし当業者には本発明はそれらの特定の詳細がな
くとも実施できることが明かとなろう。他の例では本発
明を不必要に曖昧にしないため、よく知られた回路をブ
ロック図で示すことにする。本出願を通しバイナリ情報
を示すのに「データ」という語を使用する。一部の例で
は、「データ」は例えばメモリに格納された定数、命令
ないし無数のその他のフィールドを初めとする総称的な
意味で使用している。本発明の本実施例では命令（デー
タ）は非命令データとは別々にキャッシュ・メモリ内に
格納される。これは適宜指摘する。
【００１１】本発明のキャッシュ・メモリの本実施例は
６４ビットＲＩＳＣマイクロプロセッサの単一チップに
組み込む。プロセッサはよく知られた相補型金属酸化膜
半導体（ＣＭＯＳ）技術その他の技術を使用して実現で
きる。このプロセッサを製作するために用いる技術は本
発明にとっては重要ではなく、本発明はマイクロプロセ
ッサで使用するのに適したキャッシュ・メモリに向けた
ものである。そこで大部分本発明に関連したプロセッサ
のそれらの部分のみを説明することにする。
【００１２】従来の技術の項で述べたように、本発明の
キャッシュ・メモリを組み込むプロセッサはインテル８
６０の改良型バージョンである。この市販のＲＩＳＣプ
ロセッサの入出力の多くは本発明のキャッシュ・メモリ
を組み込んだプロセッサで使用される。また先述したよ
うに、インテル８６０マイクロプロセッサを説明した優
れた参考文献として、１９９０年にオズボーン・マック
グローヒル社刊行のニール・マルグリスによる「ｉ ８
６０マイクロプロセッサ・アーキテクチャ」がある。
【００１３】本発明のキャッシュ・メモリは、データ
（非命令）キャッシュと命令キャッシュに分割される。
両方とも３２バイトのデータライン幅の４ウェイ・セッ
トアソシアティブ方式で、両方とも１６ｋＢのデータを
格納する。各々のタグフィールドは２０ビットである。
７ビットのオフセットフィールドを用いてデータ記憶装
置のバンク内にエントリ番号を形成する。後述するよう
に物理的タグ及び仮想タグは両方とも非命令データ記憶
装置に格納する。物理的タグは、外部バス上のアドレス
の検査（スヌープ動作）並びに変換装置からの物理的ア
ドレスの検査の双方を可能にする二重ポート記憶装置ア
レィに格納する。このアレィで用いられるセルと１サイ
クル読取り／修正書込みサイクルを可能にする付随回路
は、１９８９年１２月２９日に出願され、本発明の譲渡
人に譲渡された出願番号４５８，９８５号の「１サイク
ル読取り・修正・書込み操作を有する二重ポート静的メ
モリ」の米国出願で説明されている。キャッシュ・メモ
リの記憶の残りは、マスタ・スレーブ・セルを用いるラ
インバッファを除き、通常の６トランジスタ・セル（静
的、フリップフロップ・セル）で実現する。仮想アドレ
スと物理的アドレスの各々は、インテル８６０の場合と
同様に３２ビットで構成する。
【００１４】仮想及び物理的タグ記憶装置の全体的なア
ーキテクチャととその作動 図１には、インテル８６０などの従来のプロセッサで見
られる処理装置と同様の処理装置１５が示されている。
この処理装置には両方向データバスと仮想アドレスバス
が接続されている。データバスは外部データバス２６と
接続されている。仮想アドレスは、キャッシュ・メモリ
と変換装置２０に仮想アドレスバスを通して結合され
る。アドレスのタグフィールドは仮想アドレスタグ記憶
部分２２に結合される。アドレスのオフセットフィール
ドはデータ・キャッシュ２３に結合される。オフセット
フィールドは、データ・キャッシュ２３のバンクにエン
トリ番号（データライン選択）を与える。インデックス
・フィールドは図示していない。仮想タグの格納に加え
て、物理的タグも物理的アドレスタグ記憶部分２１に格
納する。各々の物理的タグはその対応する仮想タグと連
関している。変換装置２０は処理装置１５からの仮想ア
ドレスを通常の方法で物理的アドレスに変換する。変換
装置２０の出力のバス２４は外部アドレスバス２５と接
続される。物理的アドレス（タグフィールド）は物理的
アドレスタグ記憶部分２１と接続される。
【００１５】図１に示すように、主記憶装置１８、アド
レスバス２５及びデータバス２６は「チップ外」にあ
り、すなわちそれらは本実施例ではプロセッサの残りと
共に単一の基板上には形成されない。インテル８６０の
場合と同様、キャッシュ・メモリ、処理装置、変換装置
その他の装置は単一基板上に形成される。作動の際、処
理装置１５がデータを要求する場合、データの仮想アド
レスが仮想アドレスタグ記憶部分２２に送られる。処理
装置からのタグフィールドと仮想アドレスタグ記憶部分
２２に格納されているタグフィールドが合致せず、ミス
状態になると想定する。仮想アドレスタグ記憶部分２２
での比較過程と同時に、変換装置２０は仮想アドレスを
物理的アドレスに変換する。次に物理的アドレスのタグ
フィールドは物理的アドレスタグ記憶部分２１（非命令
データ用）と連結される。再びそれを物理的アドレスタ
グ記憶部分２１に格納された物理的タグフィールドの各
々と比較する。再び合致せず、ミス状態が起こると想定
すると、読取りメモリサイクルが起動され、物理的アド
レスを用いて主記憶装置１８にアクセスする。求めるア
ドレスが「キャッシュ可能」ならば、そのデータの対応
する仮想アドレスと物理的アドレスがそれぞれ仮想アド
レスタグ記憶部分２２と物理的アドレスタグ記憶部分２
１に格納され、主記憶装置からのデータはデータ・キャ
ッシュ２３に格納される。
【００１６】図２で、再び処理装置はブロック２８に示
す仮想アドレスを与えると想定する。このアドレスは再
び仮想アドレスタグ記憶部分２２に連結される。ブロッ
ク３０に示すように、処理装置１５からの仮想アドレス
の２０ビット・タグフィールドを仮想アドレスタグ記憶
部分２２に格納された２０ビット・タグフィールドと比
較する。合致すれば、ブロック３３に示すようにデータ
（有効ならば）を従来技術でよく知られているように、
オフセットと索引ビットを用いて通常の方法でデータ・
キャッシュ２３から得ることができる。仮想タグに対し
て比較が行われている間に、変換装置２０は図２のブロ
ック２９に示すように、仮想アドレスを物理的アドレス
に変換する。物理的アドレスのタグフィールドは物理的
アドレスタグ記憶部分２１と連結され、そこに格納され
ている２０ビットタグフィールドと比較される。仮想タ
グに対してミスが生じるが、物理的タグに対してヒット
が生ずれば、再びオフセットと索引ビット（これらのビ
ットは仮想、物理的アドレスに対して同じ）を用いて物
理的タグ部分のヒットに基づいてデータキャッシュから
データを選択する。またこの状態に対しブロック３５で
示すように、仮想アドレスタグ・フィールドを、仮想ア
ドレスタグ記憶部分２２のヒットをもたらした物理的ア
ドレスのタグフィールドに対応する位置に入れる。
【００１７】仮想タグ、物理的タグの両方に対してミス
が生ずれば、通常のメモリサイクルを起動してデータは
主記憶装置から読み取られる。データがキャッシュ可能
であれば、ブロック３２に示すように、データ自身に加
えて仮想アドレスタグ記憶部分と物理的アドレスタグ記
憶部分は更新される。プロセッサに対してタスク／コン
テキストの変更があれば、仮想アドレスタグ記憶部分２
２の全ての仮想タグは無効化される。データ・キャッシ
ュ２３のデータ並びに物理的アドレスタグ記憶部分２１
の物理的タグは残存する。変換装置は一般に新しいタス
クに写像することでこの時に再プログラムされる。処理
装置１５が次に仮想アドレスを生成しても、仮想アドレ
スタグ記憶部分２２内ではヒットは不可能てある。しか
し物理的アドレスタグ記憶部分２１内ではヒットは可能
であり、そしてそれが生ずれば、データ・キャッシュ２
３からデータが与えられ、仮想アドレスのタグフィール
ドは仮想アドレスタグ記憶部分２２のヒットをもたらし
た物理的タグフィールドに対応する位置にロードされ
る。
【００１８】プロセッサ上で２以上のタスクが実行され
る場合、単一物理的アドレスに対して２以上の仮想アド
レスが対応することは異常なことではない。従って或る
タスクから他のタスクへの変更がある場合、異なる仮想
アドレスが他の仮想アドレスと関連してデータ・キャッ
シュ２３内に先に格納されたデータを要求することがで
きる。物理的タグが比較されるので、主記憶装置１８に
依存することなくデータをデータ・キャッシュ２３内で
求められる。図１に示すメモリキャッシュの他の利点、
特にマルチプロセッサ・アプリケーションでの利点は、
外部アドレスバス２５上の物理的アドレスを物理的アド
レスタグ記憶部分２１内のタグと比較することが出来、
特定のキャッシュがデータの最新バージョンか否かを、
後述するように容易に判定することができる。物理的ア
ドレスタグ記憶部分２１は上記の機能を行いつつ、スヌ
ープを可能にする二重ポート記憶アレィである。
【００１９】ラインバッファ 本実施例で、図１で説明した仮想及び物理的タグフィー
ルドの用途は、キャッシュ・メモリの非命令データ部分
と共にのみ使用する。しかし命令記憶部分についても使
用することができる。他方、図３に示す改良形のライン
バッファは、非命令データ記憶装置ではなく命令記憶装
置と共に使用するが、これも非命令データ記憶装置に使
用することができる。図３のラインバッファを説明する
前に、プロセッサが命令の取出しを求め、キャッシュ・
メモリでミスが生じる場合、どのようなことが起こるか
検討することにする。説明するキャッシュ・メモリに関
し、各データラインはは３２バイドワイドであり、８命
令に対応する。ミスが生じると、キャッシュ・メモリ内
の１データライン全体が充填され、そこでブロセッサは
そのデータライン内で要求した命令（４バイト）を検索
することができる。その結果、ミスが一旦生じると、プ
ロセッサが要求した命令を検索できるようになる前に、
直ちに必要なバイトよりも多くのバイトをキャッシュ・
メモリに転送する必要があることがある。
【００２０】図３のラインバッファはこの問題を解決す
る。図３の点線の下に示すキャッシュ・メモリ部分は、
命令データキャッシュ３８（命令記憶装置を除き、デー
タ・キャッシュ２３と同様）と命令タグ記憶部分３７を
内蔵した通常のキャッシュ・メモリを反映したものであ
る。プロセッサからの仮想アドレスのタグフィールドは
命令タグ記憶部分と連結され、通常の方法で格納された
タグフィールドと比較される。合致すれば、オフセット
で選択したデータラインの１つは命令を通常の方法でも
たらす。典型的なケースとしてオフセットをキャッシュ
３８に与えて、タグ記憶部分３７で比較過程が行われて
いるのと同時に適切なデータラインを選択可能にするこ
とに注目すべきである。
【００２１】本発明のラインバッファでは、要するに、
単一データライン内に格納されたデータのフィールドが
そのデータラインの残りの部分を含まずに選択できると
ともに、完全にアソシアティブな１ラインのキャッシェ
・メモリが加えられている。 ラインバッファは仮想アド
レス（２７ビットと以下に説明するように少なくとも１
つの追加ビット）を格納する第１の記憶手段４２とデー
タ（３２ビットと後述する追加ビット）を格納する第２
の記憶手段４４からなる。本実施例の記憶手段４２と４
４は、従来技術でよく知られているマスタ・スレーブ・
フリップフロップを用いて製作される。この構成により
例えばアドレスやデータの記憶手段４２、４４からの読
取りや、新しいアドレスやデータの単一サイクルでのラ
インバッファへの読込みを可能にする単一メモリサイク
ルでの読取り、書込みが可能になる。
【００２２】第１記憶手段４２はタグフィールド（２０
ビット）とオフセットフィールド（７ビット）の両方を
格納する。これは２０ビット・タグフィールドだけしか
格納しない命令タグ記憶部分３７と対照的である。処理
装置がキャッシュ・メモリから命令を求める場合、命令
タグ記憶部分３７のタグフィールドで比較が生じるだけ
でなく、処理装置からのタグとオフセットフィールドの
両方が第１記憶手段４２内に格納されたタグ及びオフセ
ットと比較される。通常の比較手段がこのために第１記
憶手段４２内に内蔵されている。第１記憶手段４２は、
追加ビット４３すなわち「有効ビット」を含んでいる。
ミスが生じると、後述するように第１記憶手段４２（タ
グ部分だけ）の内容は命令タグ記憶部分３７に移され、
オフセットを用いてキャッシュ３８内のデータラインを
選択する。そして第２記憶手段４４内のデータがキャッ
シュ３８に移される。処理装置からのタグとオフセット
フィールドはそこで第１記憶手段４２にロードされる。
この時の有効ビットは無効にセットされる。通常のメモ
リサイクルを用いてここで主記憶装置にアクセスする。
主記憶装置にアクセスされているデータは「キャッシュ
可能」であることを示す信号を主記憶装置が返答する
と、有効ビット４３はその有効状態にセットされる。処
理装置がキャッシュ可能データを要求したことを示す信
号は、ＫＥＮ＼として識別される。この信号は現在イン
テル８６０で使用しているが、ラインバッファでではな
い。この有効ビットの利用は図１２と共に説明する。
【００２３】第２記憶手段４４はそれぞれ６４ビットワ
イドの４つの部分（セクション）に分割されている。更
に各々の部分には、各々の部分のデータが有効かどうか
を示すために用いる追加ビットが含まれている。例えば
８バイト（２命令）が部分４５に格納されている。ビッ
ト４９は部分４５内のデータが有効かどうかを示すため
に用いる。同様に部分４６、４７、４８に関連したビッ
トと、データライン全体の有効性を示すために用いる１
つの追加ビット５１がある。このビットはキャッシュ３
８内で使用される有効ビットと対応している。
【００２４】本実施例では、データバスは６４ビットワ
イドで、従って各々のメモリサイクルについて第２記憶
手段４４の１つの部分（セクション）が充填される。デ
ータが第２記憶手段４４に左から右に典型的なデータラ
イン充填方式でロードされるとすると、まず記憶部分４
５が第１のメモリサイクルで充填され、有効ビット４９
はその有効状態にセットされる。第２記憶手段４４と関
連した他の全ての有効ビットはその無効ビット状態のま
まである。更にメモリサイクルが生じると、部分４６、
４７、４８へデータがロードされ、それらの部分の各々
の関連有効ビットは有効状態に変わる。全ての部分が有
効データを持つようになると、ビット５１が有効状態に
セットされる。
【００２５】後述するようにデータを第２記憶手段４４
からキャッシュ３８に転送することができる。転送が生
じると、第１記憶手段４２からのオフセットフィールド
をキャッシュ３８へのエントリ番号として用い、第２記
憶手段４４からのデータがキャッシュ３８に転送され
る。最終有効ビット５１だけがキャッシュ３８に格納さ
れる。後述するように、例えば部分４５、４６だけがデ
ータを有していても、キャッシュ３８へのデータの転送
は生じ得る。その後、次の２回のメモリサイクルで、デ
ータラインの残りの半分のデータがキャッシュ３８に直
接転送される。
【００２６】重要なことは、処理装置はデータライン全
体の充填が生じる前に第２記憶手段４４からデータを読
み取ることができることである。例えば部分４５が主記
憶装置から２つの命令を受け取る第１のメモリサイクル
の後、無効ビット４９はその有効状態にセットされる。
仮想アドレスの索引フィールドを用いることで、処理装
置は部分４５からの命令の１つないし両方を選択し、そ
れにより残りの部分４６、４７、４８が主記憶装置から
の命令で充填されていなくとも作動し続ける。これは、
従来の技術ではそのようなアクセスが可能になる前にキ
ャッシュ３８のデータライン全体を満たすこととは対照
的である。実際、これを「第５ウエイ」を持つセット・
アソシアティブ方式とみることができる。
【００２７】ここで図１２に示すように、処理装置はブ
ロック５５で示すように命令を読み取ろうとしていると
想定する。この命令のアドレス（タグとオフセットフィ
ールドの両方）は、第１記憶手段４２と結合しており、
記憶手段の内容と比較される。同時に、オフセットフィ
ールドがキャッシュ３８内のデータラインを選択する
間、命令のタグフィールドは通常の方法で命令タグ記憶
部分３７に格納されたタグフィールドと比較される。ヒ
ットが命令タグ記憶部分３７ないし第１記憶手段４２の
どちらかで生じ得る。ヒットが命令タグ記憶部分３７で
生じる場合、命令は通常の方法でキャッシュ３８から提
供される。ヒットが第１記憶手段４２の内容故に生じる
場合（タグとオフセットフィールドは合致しなければな
らない）は、第２記憶手段４４から当該データが（もち
ろん有効であると想定して）選択される。
【００２８】ブロック５５で示すフェッチが第１記憶手
段４２と命令タグ記憶部分３７の両方でミスになる場合
を想定する。ミスにより外部メモリサイクルが起動され
る。すなわちプロセッサは主記憶装置から命令を得よう
とする。これが生じている間、第１記憶手段４２の有効
な内容があればその内容は記憶手段から移される（実
際、ラインバッファの内容は、ラインバッファの次のデ
ータラインの充填が行われている間、キャッシュに書き
込まれる）。タグフィールドは命令タグ記憶部分３７に
転送され、所定の置換アルゴリズム（例：ランダム置
換）下で命令タグ記憶部分３７に格納されているタグフ
ィールドと取って替わる。第１記憶手段４２からのオフ
セットフィールドはエントリ番号を提供して第２記憶手
段４４からのデータをキャッシュ３８へ転送できるよう
にする。ミスを起こしたアドレスのタグとオフセットフ
ィールドはそこで第１記憶手段４２に転送される。これ
をブロック５６により示す。
【００２９】ここで第１記憶手段４２にロードしたアド
レスはキャッシュ可能であると想定する。ＫＥＮ＼信号
が返答されると、ビット４３は有効状態にセットされ
る。求めるデータがキャッシュ可能でない場合は、次の
ミスで新しいアドレスが第１記憶手段４２にロードさ
れ、その以前の内容は廃棄される。データが主記憶装置
からもたらされ、第２記憶手段４４の少なくとも１つの
部分にロードされると、先述したように処理装置はそれ
を利用することができる。一般にプロセッサ動作では、
パイプライン化故に主記憶装置から先の命令が返されて
到来する前に次の命令のフェッチが行われる。これを図
１２のブロック５８に示し、この次の命令のフェッチが
生じた場合、次の２つの可能な状態を示している。１つ
はラインバッファでのヒットであり、もう１つはライン
バッファでのミスである。別の可能性としては、命令タ
グ記憶部分３７内でヒットが生じることがあり、この場
合、主記憶装置から先の命令が到来した後にキャッシュ
３８から命令を選択する。
【００３０】ここでミスがラインバッファで生じると想
定する。ブロック５９に示すように、データ内容は、も
しあれば、第１記憶手段４２からのオフセットフィール
ドでキャッシュ３８に移され、先述したようにエントリ
番号を提供し、第１記憶手段４２からのタグフィールド
は命令タグ記憶部分３７に入力される。これにより新し
い命令アドレスを第１記憶手段４２に入れる方法が切り
開かれる。外部メモリサイクルが起動され、一度主記憶
装置からもたらされた新しいデータは第２記憶手段４４
に入力される。
【００３１】次の命令フェッチでラインバッファでヒッ
トが生じる場合、そのようなヒットは先の命令が到来す
る前後に生じ得る。それがブロック６０で示すように先
の命令が到来する前に生じると、以下の指示子が存在す
る。すなわちアドレス有効ビット４３は有効状態にな
り、先に要求した命令と関連した有効ビットは無効状態
となる。その状態下で、処理装置は先の命令は主記憶装
置からのその途上にあり、ブロック６０で示すようにそ
の命令を待つべきであることを知る。他方、ヒットが先
の命令が到来した後に生じると、例えばビット４９のそ
の命令と関連した有効ビットはその有効状態にあり、処
理装置は先の命令がもちろんプロセッサにより受け取ら
れれば第２記憶手段４４からその命令を読み取ることが
できる。従って図３のラインバッファにより、処理装置
はデータライン全体の充填が生じる前に続行でき、それ
により通常キャッシュ・メモリでデータライン全体を充
填するのに関連した時間を節約できる。
【００３２】キャッシュ一貫性プロトコルの実施 以下の説明では、既知のプロトコルのライトスルー、ラ
イトバック、ライトワンスを説明する。これに関して
「Ｍ」「Ｅ」「Ｓ」「Ｉ」の文字を使用し、それらの文
字はときどき集合的にＭＥＳＩと称する。ライトワンス
・プロトコルについては、「Ｉ」はデータが無効である
ことを示し、「Ｓ」は例えばデータが主記憶装置にある
と共に他のキャッシュ・メモリにもあるという共有であ
ることを示す。「Ｅ」はデータが排他的であること、す
なわちデータが１つのキャッシュ・メモリと主記憶装置
内にあり、他のキャッシュ・メモリにないことを示す。
「Ｍ」はデータが修正されたものであり、主記憶装置内
のデータは不正確であることを示す。現在実施されてい
るように、データ（非命令データ）の各々のデータライ
ンには、４つのプロトコル状態「Ｍ」「Ｅ」「Ｓ」
「Ｉ」の１つを示すビットが含まれている。ライトスル
ー・プロトコルに付いては、「Ｉ」「Ｓ」状態だけが用
いられ、ライトバック・プロトコルには「Ｉ」「Ｅ」
「Ｍ」状態が用いられる。
【００３３】重要なことは、プロセッサは３つのプロト
コルの１つをどれでも実行することができることであ
る。図８はライトワンス・プロトコルを提供する本発明
で実施できるように相互接続した２つのプロセッサを示
している。これには、インテル８６０には見られないプ
ロセッサと関連したいくつかの端子ないしピンがある。
まず図４を見ると、様々なプロトコルを理解するのに必
要な限りにおいて、プロセッサの端子とそれらの端子上
の信号が示されている。線６２はプロセッサ（チップ）
とその外部環境の間の境界を意図したものである。従っ
て線６２より上はプロセッサ内部であり、線より下はプ
ロセッサ外である。左端から順に両方向データバスが示
されている。また両方向アドレスバスがある。このバス
は上記したように外部アドレスバス上のアドレスをスヌ
ープすることが出来、そのために両方向である。２つの
アドレスストローブのＥＡＤＳ＼とΛＤＳ＼がある。Ｅ
ＡＤＳ＼信号が低いときは、外部アドレスが有効であ
る。同様にＡＤＳ＼信号が低いときは、内部アドレスが
有効になる。プロトコルの選択を可能にするプロトコル
選択端子が設けられている。この端子はＷＢ／ＷＴ＼
（ライトバック／非ライトスルー）として識別する。こ
の端子への接続は後述する。
【００３４】メモリサイクルが書込みあるいは読取りサ
イクル（Ｗ／Ｒ＼）であるかどうかを示す通常に用いら
れる信号も後に説明するので図４に示す。プロセッサは
プロセッサに対しデータを無効化すべきであるというこ
とを示す信号を受け取る。この信号は「ＩＮＶ」と示
す。プロセッサが外部アドレスを感知している場合（ス
ヌープ動作）、この信号が高ければ、プロセッサは対応
するデータ（そのキャッシュ・メモリ内に見つかれば）
を無効「Ｉ」状態に置く。「ＢＯＦＦ＼」信号はプロセ
ッサに印加されると、プロセッサはメモリサイクルの実
行を撤回（バックオフ）する。この信号の利用は後述す
る。プロセッサは「外部書込みバッファ非空」のＥＷＢ
Ｅ＼信号を受け取る。この信号は、外部書き込みバッフ
ァが空の場合に低くなる。ＨＩＴ＼信号は、外的に感知
されたアドレスに対してヒットが生じる場合にプロセッ
サによりもたらされる。この信号は通常電位が高いが、
ヒットが生じ、対応するデータが「Ｍ」ないし「Ｅ」
「Ｓ」である場合に降下する。ＨＩＴＭ＼信号は、外的
に感知されたアドレスに対してヒットが生じ、対応する
データが「Ｍ」状態にある場合に電位が降下する。従っ
てプロセッサが外部アドレスを感知しており、対応する
データが「Ｍ」状態にある場合は、ＨＩＴ＼とＨＩＴＭ
＼の両信号は電位が降下する。最後にＨＯＬＤ＼信号
は、プロセッサに実際上作動を停止させる。これはバス
・アービタと共に用いるが、図８と共に説明する。
【００３５】以下の説明では、異なるプロトコルに対し
「Ｍ」「Ｅ」「Ｓ」「Ｉ」を示すビットの状態をそれら
が変わる条件に沿って説明する。これらは例えばゲート
よりも状態図に付いて例示するが、これは本発明のより
明解な理解をもたらすために行うものである。当業者に
は通常のロジックを用いて状態図を実現できることが明
かであろう。図５，６，７は異なるプロトコルを得るた
めＷＢ／ＷＴ＼端子に対して行った接続を示している。
これらの図はシステム内で単一のプロセッサを使用した
場合に該当する。
【００３６】まず図５で、本発明のキャッシュ・メモリ
とその関連ロジックを内蔵したプロセッサ６３はグラン
ドに接続されたそのＷＢ／ＷＴ＼端子を持つとする。こ
れはライトスルーが真であることを示し、従ってライト
スルー・プロトコルが実施されることを示している。ラ
イトスルー・プロトコルに付いては、データは無効
（Ｉ）状態か共用（Ｓ）状態にあり、それは単一プロセ
ッサ環境に対してキャッシュ・メモリ内のデータは有効
であることを示す。線６６に接続されたグランド電位
で、キャッシュ・メモリは各々のラインのデータで
「Ｉ」ないし「Ｓ」状態とだけ連関する。プロセッサが
読取りサイクルを始めると、キャッシュ・メモリに読み
込まれたデータは図５の「Ｉ」から「Ｓ」への状態の変
化（矢印７１）で示すように有効である。プロセッサが
データをキャッシュ・メモリから読み取ると、データは
矢印７３で示すように「Ｓ」状態に留まる。データは例
えばキャッシュ・メモリからデータをパージすることに
より矢印７２で示すように無効になることができる。
【００３７】図６を見ると、ＷＢ／ＷＴ＼端子が線６５
によりＶｃｃ（例：５ボルト）に接続されたことを除い
てプロセッサ６３と同一であるプロセッサ６４が示され
ている。これはライトバック・プロトコルを使用してい
ることを示し、従って各々のデータラインのデータに付
いて、「Ｉ」ないし「Ｅ」「Ｍ」を示すビットが適用さ
れることを示している。データラインの充填が生じる
と、状態は無効からプロトコルが主記憶装置内で見つか
るコピーを有していることを示す「Ｅ」に変化する。書
込みヒットが生じると、状態は「Ｅ」から「Ｍ」へと変
化する。ライトバック・プロトコルに対する状態とそれ
らの変移は現在インテル８６０で使用されている。
【００３８】図７を見ると、プロセッサ６３ないし６４
と同一のものとすることのできるプロセッサ６５が示さ
れている。今回はＷＢ／ＷＴ＼端子は線６６により線６
７に接続されている（線６６はＷ／Ｒ＼端子である）。
この接続によりライトワンス・プロトコルをもたらして
いる。例えばデータラインの充填毎に、Ｗ／Ｒ＼は読取
りサイクルに対して低いからデータラインは「Ｓ」状態
になる。これは図７で矢印７４により示されており、線
６６が低電位（大地）に接続された図５の矢印７１と対
応する。このデータラインへの引続きの書込みは「Ｓ」
状態故に主記憶装置へのライトスルーとなる。最初の書
込みを行っているとき、プロセッサはＷＢ／ＷＴ＼端子
を抽出し、書込みサイクル故に高いと判定し、矢印７５
で示すように状態を「Ｅ」状態に変える（ライトワン
ス）。このデータラインへの全ての後続の書込みは、矢
印７６で示すように「Ｍ」状態への変更故に、バス上に
出てこない。その結果、ライトワンス・プロトコルを実
現できる。
【００３９】図８には、共用データバス８１と共用アド
レスバス８２に接続された２つのプロセッサ７６（Ｐ
１）と７７（Ｐ２）が示されている。プロセッサ７６と
７７は先述のプロセッサと同一のものとすることができ
る。すなわちそれらは本発明のキャッシュ・メモリとそ
の関連ロジックを内蔵している。共用バス８１、８２は
主記憶装置７９と後述する外的書込みバッファ７８に接
続されている。図８では、共用データに対するライトワ
ンス・プロトコルを実施するプロセッサ７６と７７に対
する様々な相互接続が示されている（他のプロセッサが
データラインの充填を行っている間にＨＩＴ＼がメモリ
サイクルをスヌープしているプロセッサに対してアサー
トされる）。ここで分かるようにそれらの相互接続によ
り、最低限のグルー（ｇｌｕｅ）ロジックで一貫性を有
するキャッシュが可能になる。
【００４０】線８４、８６で示すように、１つのプロセ
ッサからの出力アドレスストローブ端子（ＡＤＳ＼）は
他のプロセッサの外部アドレスストローブ端子に接続さ
れる。これによりプロセッサの各々はそれぞれ他のサイ
クルをスヌープできるようになる。すなわち、プロセッ
サＰ１（７６）がバス８２上にアドレスを出すと、線８
６上にＡＤＳ＼ストローブ信号が生じてプロセッサＰ２
（７７）のＥＡＤＳ＼で受信され、この受信したストロ
ーブ信号によりプロセッサＰ２（７７）はアドレスを読
み取る。このストローブ信号はバッファ７８やメモリ７
９といったシステム内の他の構成部分と接続できる。１
つのプロセッサのＨＩＴ＼端子は線８２と８５により他
のプロセッサのＷＢ／ＷＴ＼端子に接続される。これに
より１つのプロセッサがデータを読み取ってそのキャッ
シュ・メモリ内のデータラインを充填し、他のプロセッ
サが同一データを有しているとき、プロセッサは確実に
データは「Ｓ」状態にあることを示すようになる。これ
はＢＯＦＦ＼信号に関連して後に説明するようにＨＩＴ
Ｍ＼信号が低い場合は生じない。
【００４１】プロセッサ７６が主記憶装置からキャッシ
ュ・メモリへのデータラインを読取り、そのデータライ
ンはプロセッサ７７内にも存在すると想定する。更にプ
ロセッサ７７内のそのデータラインは「Ｅ」状態にある
と想定する。線８２上のヒット信号の電位は下がり、図
９の線９３で示すようにデータはプロセッサ７６に
「Ｓ」状態として読み取られるようになる。メモリサイ
クルをスヌープしているプロセッサ７７の場合は、図１
０ｂの線１００で示すように「Ｅ」状態は「Ｓ」状態に
変化する。プロセッサ７７では、ＨＩＴ＼信号は低く、
プロセッサ７７内にデータがあることを示している。し
かしデータは「Ｍ」状態にはないので、ＨＩＴＭ＼信号
は高い。またこれはプロセッサ７６による読取りサイク
ルであるので、線８７上の無効信号は低いままとなる。
その結果、両プロセッサは「Ｓ」状態にあること、すな
わちデータはキャッシュ・メモリにより共用されること
を示している。
【００４２】１つのプロセッサのＷ／Ｒ＼信号は他のプ
ロセッサのＩＮＶ端子に接続されている。これにより他
のプロセッサが書込みを行っている間に１つのプロセッ
サでデータの妥当性検査が確実に行われる。図８の線８
３と８７はこれを行う。プロセッサ７６が書込みを行い
そのアドレスのデータがプロセッサ７７内で見つかると
想定する。線８７上の信号は高くなり、それによりプロ
セッサ７７内の対応するデータは「Ｉ」状態を取る。こ
れは図１０ａては矢印９７、１０ｂては矢印９８、１０
ｃでは矢印９９により示されている。また図１０ａに示
すように、プロセッサ７７内のデータが記述した条件に
対して「Ｓ」状態にあるとき、キャッシュ・メモリ内の
データは「Ｍ」状態ではなく、「Ｓ」状態にあるため、
ＨＩＴ＼信号は低くなり、ＨＩＴＭ＼信号は高くなる。
図１０ｂで、データが「Ｅ」状態にあるとき、それは矢
印９８で示すように「Ｉ」状態に変化し、ＨＩＴ＼信号
は再び高くなる。ＩＮＶピンがＥＡＤＳ＼で活性になれ
ば「Ｍ」から「Ｓ」への転移が生じる。図１０ｃでプロ
セッサ７７内のデータが矢印９９で示すように「Ｍ」状
態であれば、それは無効化される。ＨＩＴ＼とＨＩＴＭ
＼の両信号は低い状態にあることに留意する。あるプロ
セッサがメモリサイクルのスヌープを行って他のプロセ
ッサがデータを読み取っていることを感知した場合、そ
のプロセッサが既に「Ｓ」状態にあるならば、図１０ａ
の矢印９６に示すようにそれは「Ｓ」状態に留まる。こ
こでスヌープをしているプロセッサは、ヒットが生じる
とともに、データは修正状態にないことを表示する。
【００４３】図８に示すように、１つのプロセッサのＨ
ＩＴＭ＼端子は線９１と９２により他のプロセッサのバ
ックオフ端子とバスアービタに接続されている。これに
より１つのプロセッサが修正データを含むとき、他のプ
ロセッサが主記憶装置から無効データを読み取るのを確
実に防ぐことができる。例えばプロセッサ７６が修正デ
ータを含むとき、主記憶装置７９内の対応するアドレス
のデータは不正確である。プロセッサ７７がそのデータ
を読み取ろうとする場合は、線９１上のＨＩＴＭ＼信号
は低くなり、プロセッサ７７に撤回させる。これは後に
説明する。
【００４４】図９の残りは、プロセッサ７６ないし７７
のようなプロセッサが読取り、書込みを行う場合に、そ
のライトワンス・プロトコルの標準更新を示している。
矢印９４で示すように、プロセッサは「Ｓ」状態で、
「Ｓ」状態を変更する事なくそのキャッシュ・メモリか
ら読み取ることができる。矢印９５で示すように、プロ
セッサがそのキャッシュに一旦書き込むと（第１の書込
み）、状態は「Ｅ」に変化し、データが主記憶装置に読
み込まれる。別の書込みがその位置に対して生じると、
矢印１０１で示すように状態を「Ｍ」状態に変化し、デ
ータの真のコピーだけがキャッシュ・メモリ内に含まれ
ていることを示す。この「Ｍ」状態、特にＨＩＴＭ＼信
号は他のプロセッサが主記憶装置から不正確なデータを
読み取るのを防ぐ。
【００４５】説明のため、プロセッサ７６が「Ｍ」状態
のデータを含み、プロセッサ７７が主記憶装置７９から
そのアドレスのデータを読み取ろうとしていると想定す
る。この時プロセッサ７６はスヌープモードであり、メ
インバス上のアドレスを認識する。そのＨＩＴ＼及びＨ
ＩＴＭ＼は共に電位が降下する。これはプロセッサ７７
に主記憶装置は旧くなっているということを示す。特に
線９１上の信号はプロセッサ７７に撤回させ、主記憶装
置からのデータを読み取らないようにさせる。線９１と
９２に接続されたバスアービタ８０は線９１上の信号を
感知し、プロセッサ７７が読み取ることができる前にプ
ロセッサ７６からデータをフラッシュ可能にしなければ
ならないことを認識する。バスアービタ８０は名目上、
両プロセッサのホールド端子を通してそれらを続行でき
るようにする。しかし上記のような特定状況下では、ア
ービタ８０は１つのプロセッサを保留し、他のプロセッ
サが先に進むことができるようにする。ここでアービタ
はプロセッサ７７を保留してプロセッサ７６が主記憶装
置７９を更新できるようにする。そしてプロセッサ７７
をリリースしてそれが主記憶装置から捜しているデータ
を読み取ることができるようにする。バスアービタ８０
は一般に他のよく知られた機能を遂行するが、本発明に
関しては本発明に関連した機能のみを説明した。
【００４６】主記憶装置への書込みの強順序と弱順序 本発明のプロセッサは図１に示す内部書込みバッファ１
７を使用する。このバッファはよく知られた方法で作動
し、以下に説明するものを除き、外部メモリへの書込み
のためのデータとアドレスを格納するものである。更に
本発明のプロセッサは図８に示す外部バッファ７８と共
に作動するようにしている。このバッファは主記憶装置
７９に書き込むデータの一時的な記憶装置となる。それ
らのバッファによりバスが使用中でないときにデータを
主記憶装置に書き込むことができる。外部バッファ７８
は、外部書込みバッファが空である時を示す（図１１、
１３の）線８８上に信号（ＥＷＢＥ＼）を与える。図１
３ではこの信号は線１２１上の書込み順序制御回路１２
０に接続して示されている。線１２２上の書込み順序制
御回路１２０には内部書込みバッファが空である時を示
す同様の信号ＩＷＢＥ＼が接続されている。
【００４７】上記のようにいつ書込みバッファを使用
し、キャッシュ・メモリがどこをスヌープするかという
固有の問題がある。この問題はメモリに書き込まれるデ
ータの順序に関連する。これは、外部観測者の観点から
はスヌープするキャッシュの（「他の」プロセッサ）ア
クセスが主記憶装置アクセスと等価であることから生じ
る。他方、書込みバッファ内のデータ（主記憶装置に書
き込まれるのを待っている）は主記憶装置更新とはみら
れない。その結果、書込みバッファを持つスヌープを行
うキャッシュはメモリアクセス順序問題を生じることが
ある。ライトバック・プロトコルでは連続書込みが問題
を悪化させるのでこの問題は更に深刻になる。
【００４８】本発明は２つの際だった書込み順序モード
を提供する。１つは弱順序モードと呼び、他方は強順序
モード（ＳＯＭ）と呼ぶ。リセット期間の最後の３クロ
ックサイクル中にＥＷＢＥ＼線がアクティブになる場
合、プロセッサは強順序モードにロックされ、さもなく
ば弱順序モードが使用中となる。モードの変更にはリセ
ットが必要である。ＳＯＭビットは、ソフトウエアが順
序モードをチェックできるように内部制御レジスタに入
力される。図１３で、書込み順序制御回路１２０はリセ
ット信号を受け取り、強順序モードあるいは弱順序モー
ドが選択されたかを判定するためリセット期間中に線８
８を検査する。弱順序モードでは、キャッシュへの書込
みはバッファ内のデータでも許可される。データキャッ
シュから修正データラインがフラッシュされると、書込
みサイクル中、同一データラインと関連したデータに対
して書込みバッファ内を検査する。そのようなデータが
見つかれば、無効化される。その結果、弱順序モード内
で修正データラインは懸案の書込みデータを含み、二重
格納を防ぐ。以下の説明から分かるように、強順序モー
ドの作動とは対照的である。
【００４９】図１１ではブロック１０２から１０７まて
は強順序モード中の全体的な作動を示す。まず、プロセ
ッサがブロック１０２で示すように書込みサイクルを要
求すると想定する。更にブロック１０３で示すようにそ
のプロセッサのキャッシュ・メモリ内でミスが生じると
想定する。次にブロック１０５に示すように、データは
外部バッファ７８に書き込まれたと想定する。３つの条
件に対してＥＷＢＥ＼信号は高くなっている。ここで更
にブロック１０６に示すように、同一プロセッサないし
別のプロセッサが書込みサイクルを要求し、ブロック１
０６、１０７に示すようにそのキャッシュ・メモリ内で
ヒットが生じると想定する。ヒットが生じると、プロセ
ッサはＥＷＢＥ＼信号を送って外部書込みバッファ内に
データがあるかどうかを判定し、更にブロック１０８に
示すようにＩＷＢＥ＼信号を送ってその内部書込みバッ
ファ内にデータがあるかどうかを判定する。上記の条件
に対してどちらかの信号が高ければ、ブロック１０９で
「プロセッサ凍結」で示すようにプロセッサは停止され
る。キャッシュ・メモリはブロック１１０で示すよう
に、全てのデータが外部書込みバッファと内部書込みバ
ッファから主記憶装置に書き込まれるまで更新されな
い。内部及び外部バッファが空になれば、キャッシュを
ブロック１１１に示すように更新することができる。
【００５０】要求した書込みが続いてキャッシュを更新
する前に全てのバッファを空にしなければならない。キ
ャッシュ内の「Ｍ」データはミスと関連した最初の書込
みが外部書込みバッファに到着する前にキャッシュから
主記憶装置にフラッシュすることができるので、内部チ
エックが行われる。上記したように、ブロック１０７に
示すヒットと関連したキャッシュの更新は、バッファが
空になり、更にこのヒットと関連したデータが安全に外
部メモリに格納されるまでキャッシュに書き込まれな
い。これは、プロセッサが書込みバッファが空になるの
を待つ間にデータラインが無効化されるのを避けるため
に行われる。
【００５１】以下の例を考える。まず書込みバッファが
空であると想定する。キャッシュ・メモリの１つの中の
データラインは「Ｍ」状態にあり、その仮想タグは
「Ｉ」状態にある。最初の書込みサイクルはこのデータ
ラインの物理的タグにヒットし、従ってデータキャッシ
ュが更新され、データは外部バスに入力される。ここで
第２の書込みサイクルで、ヒットがその修正データライ
ンに対して生じるが、データは強順序を確保するため外
部メモリに最初に書き込まなければならないので、キャ
ッシュ・メモリに書き込まれないと想定する。ここでス
ヌープの結果として修正データラインに対してヒットが
生じ、それによりデータラインはデータキャッシュから
外部メモリにフラッシュされ、先に述べた２つの懸案の
書込みサイクルをバイパスすると想定する。ラインは第
１の書込みデータを含むが第２の書込みデータを含まず
にライトバックされ、データキャッシュへの入力は無効
化される。第１の書込みと関連したデータは二重格納と
識別され、要求は打ち切られる。第２の書込み要求は新
しい格納と識別され、ラインフラッシュの後に進められ
る。第２の書込みと関連したデータはデータキャッシュ
を参照し続け、ここで外部書込みが完了してそのデータ
ラインが無効状態になれば、内部要求は打ち切られる。
【００５２】図１３ではプロセッサの輪郭を線１２５で
示している。アドレスとデータバスはバス１３０により
示されている。上述したように、ＥＷＢＥ＼信号は線８
８上の書込み順序制御回路１２０と接続され、内部書込
みバッファ空信号ＩＷＢＥ＼は線１２２上の書込み順序
制御回路１２０に接続されている。回路はキャッシュ・
メモリ内でいつヒットが生じるかを示す入力と書込みサ
イクルを示す信号を受け取る。強順序を選択し、空でな
いバッファで書込みサイクル中にヒットが生じると、処
理装置１５は線１２４上の信号で示すように凍結され
る。先述したように、バッファが一旦空になれば、書込
み順序制御回路１２０は処理装置１５をリリースし、キ
ャッシュ・メモリへの書込みが可能になる。以上、キャ
ッシュ・メモリを単一基板上に処理装置や関連装置と共
に形成するマイクロプロセッサで特に有用な改良型キャ
ッシュ・メモリと関連回路を説明した。
【図面の簡単な説明】
【図１】本発明のキャッシュ・メモリの、一部の処理装
置、変換装置、主記憶装置との接続を示すブロック図
で、仮想タグ記憶装置と物理的タグ記憶装置部分を示
す。
【図２】図１のブロック図で実施されるロジックを示す
流れ図である。
【図３】本発明のキャッシュ・メモリで使用するライン
バッファのブロック図である。
【図４】プロセッサ・インターフェイス特に本発明のキ
ャッシュ・メモリを内蔵するプロセッサに供給及びそれ
により与えられる一部の信号を示す図である。
【図５】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トスルー・プロトコルの実施を示す状態図である。
【図６】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トバック・プロトコルの実施を示す状態図である。
【図７】本発明のキャッシュ・メモリを内蔵したプロセ
ッサの端子への接続を示し、更にプロセッサ内でのライ
トワンス・プロトコルの実施を示す状態図である。
【図８】本発明と相互接続にしたがってそれぞれキャッ
シュ・メモリを内蔵した２つのプロセッサを示す図であ
る。
【図９】図８のプロセッサの作動を説明するために用い
た状態図である。
【図１０】Ｓ状態へのスヌープヒットのための図８のプ
ロセッサの作動を説明するために用いた状態図（ａ）
と、Ｅ状態へのスヌープヒットのための図８のプロセッ
サの作動を説明するために用いた状態図（ｂ）と、Ｅ状
態へのスヌープヒットを無効にする図８のプロセッサの
作動を説明するために用いた状態図（ｃ）である。
【図１１】強順序モードについて図１３のブロック図で
実施されるロジックを示す流れ図である。
【図１２】図３のラインバッファ内で実施されるロジッ
クを示す流れ図である。
【図１３】順序付けモードのためのキャッシュ・メモリ
と関連ロジックを示すブロック図てある。
【符号の説明】
１５・・・処理装置、 １７・・・内部
書込みバッファ、 １８・・・主記憶装置、 ２０・・・変換
装置、 ２１・・・物理的アドレスタグ、 ２２・・・仮想
アドレスタグ、 ２３・・・データ・キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タル・ガット イスラエル国 31015 ハイファ・ピイ オーボックス 1659・（番地無し) (56)参考文献 特開 平３−87948（ＪＰ，Ａ) 特開 昭64−36351（ＪＰ，Ａ) 特開 平２−226449（ＪＰ，Ａ) 特開 平３−6756（ＪＰ，Ａ) 特開 昭61−290550（ＪＰ，Ａ) 米国特許4484267（ＵＳ，Ａ) 日経コンピュータ，〜13！（1982−３ −22）ＰＰ．71−85「アクセス・ギャッ プを埋めるディスク・キャッシュの機能 を見る」

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 キャッシュの一貫性を維持するコンピュ
    ータ・システムであって、 主記憶装置を備え、 単一のチップにそれぞれ製作された第１及び第２のマイ
    クロプロセッサにして、それぞれには、プロトコル状態
    を表すプロトコル・ビットをそれぞれ含む複数のデータ
    ラインを格納する付随キャッシュ・メモリが組み込まれ
    ている、第１及び第２のマイクロプロセッサを備え、 前記第１及び第２のマイクロプロセッサ及び前記主記憶
    装置に結合された共用バスとを備え、 前記第１及び第２のマイクロプロセッサのそれぞれに
    は、 出力アドレス・ストローブ・ピンと、 外部アドレス・ストローブ・ピンと、 キャッシュ一貫性のためのプロトコルをユーザが選択で
    きるようにするプロトコル選択ピンと が設けられてお
    り、 第１のシステム構成では、前記第１のマイクロプロセッ
    サの前記出力アドレス・ストローブ・ピン及び前記外部
    アドレス・ストローク・ピンは、それぞれ、前記第２の
    マイクロプロセッサの前記外部アドレス・ストローク・
    ピン及び前記出力アドレス・ストローブ・ピンに結介さ
    れており、この第１のシステム構成によって、前記第２
    のマイクロプロセッサによって起動された前記主記憶装
    置に対するメモリサイクルを前記第１のマイクロプロセ
    ッサがスヌープし 前記第１のマイクロプロセッサによ
    って起動された前記主記憶装置に対するメモリサイクル
    を前記第２のマイクロプロセッサがスヌープできるよう
    になっている、コンピュータ・システム。
  2. 【請求項２】 前記キャッシュ一貫性のためのプロトコ
    ルは、ライトバライトスルー及びライトワンスの中から
    前記プロトコル選択ピンによって選択される 請求項１に
    記載のコンピュータ・システム。
  3. 【請求項３】 前記第１のシステム構成は、ライトワン
    ス・プロトコルを実行する構成であり、データラインの
    プロトコル状態は、修正（Ｍ）、排他的（Ｅ）、共用
    （Ｓ）又は無効（Ｉ）である、請求項２に記載のコンピ
    ュータ・システム。
  4. 【請求項４】 前記第１及び第２のマイクロプロセッサ
    は、それぞれメモリサイクルが読み出しサイクルか書き
    込みサイクルかを示す書き込み／読み出し（Ｗ／Ｒ）ピ
    ンと、入力無効化ピンとを有し、一方のマイクロプロセ
    ッサが前記共用バス上に外部検出のアドレスをスヌープ
    し、前記入力無効化ピンがアサートされると、そのマイ
    クロプロセッサは付随するキャッシュ・メモリ内の当該
    データをＩ状態に置く、請求項３に記載のコンピュータ
    ・システム。
  5. 【請求項５】 前記第１のシステム構成において、前記
    第１のマイクロプロセッサのＷ／Ｒピンは、前記第２の
    マイクロプロセッサの前記入力無効化ピンに結合され、
    前記第２のマイクロプロセッサのＷ／Ｒピンは、前記第
    １のマイクロプロセッサの前記入力無効化ピンに結合さ
    れている、請求項４に記紋のコンピュータ・システム。
  6. 【請求項６】 前記第１及び第２のマイクロプロセッサ
    は、それぞれ外部検出のアドレスをスヌープしている間
    にその付随するキャッシュ・メモリに対するヒットが発
    生すると、マイクロプロセッサによってアサートされる
    ヒットピンを有する、請求項５に記載のコンピュータ・
    システム。
  7. 【請求項７】 前記第１のシステム構成において、前記
    第１のマイクロプロセッサの前記ヒットピン及び前記プ
    ロトコル選択ピンは、それぞれ第２のマイクロプロセッ
    サの前記プロトコル選択ピン及び前記ヒットピンに結合
    されている、請求項６に記載のコンピュータ・システ
    ム。
  8. 【請求項８】 前記共用バスを介して前記第１及び第２
    のマイクロプロセッサに結合されたバス・アービタを更
    に備え、このバス・アービタは、あるアドレスにＭ状態
    のデータラインを有する前記第２のマイクロプロセッサ
    が主記憶装置を更新するまで前記第１のマイクロプロセ
    ッサにその主記憶装置のそのアドレスのデータラインを
    読まないようにさせる、請求項６に記載のコンピュータ
    ・シス テム。
  9. 【請求項９】 単一チップ上で第１のキャッシュを組み
    込んだ第１のプロセッサ、第２キャッシュを有する装
    置、主記憶装置、及び共用バスを有するコンピュータ・
    システムであって、この共用バスは前記第１のプロセッ
    サ、前記第２キャッシュを有する装置及び前記主記憶装
    置の間で情報を転送し、前記第１及び第２のキャッシュ
    は付随したプロトコルビットをそれぞれ有する複数のデ
    ータラインをそれぞれ格納し、このプロトコルビットは
    プロトコル状態を示し、各データラインのプロトコル状
    態は、修正（Ｍ）、排他的（Ｅ）、共用（Ｓ）及び無効
    （Ｉ）の中から選択されるコンピュータ・システムにお
    いて、 （ａ）前記第１のプロセッサのプロトコル選択ピンに第
    １のポテンシャルを与えることによって、前記第１のプ
    ロセッサに対する第１のキャッシュ一貫性プロトコルを
    選択し、 （ｂ）前記第１のキャッシュ一貫性プロトコルに従っ
    て、前記第１のプロセッサによって前記主記憶装置内の
    第１のアドレスに対して第１のメモリサイクルを発し、 （ｃ）前記第１のプロセッサのプロトコル選択ピンに第
    ２のポテンシャルを与えることによって、前記第１のプ
    ロセッサに対する第２のキャッシュ一貫性プロトコルを
    選択し、 （ｄ）前記第２のキャッシュ一貫性プロトコルに従っ
    て、前記第１のプロセッサによって前記主記憶装置内の
    第２のアドレスに対して第２のメモリサイクルを発す
    る、 キャッシュの一貫性を維持する方法。
  10. 【請求項１０】 前記第１のメモリサイクルは読み出し
    サイクルであり、更に、 （ｅ）前記主記憶装置から取り出したデータを前記第１
    のアドレスに対応するデータラインの第１のキャッシュ
    に格納し、 （ｆ）前記第１のキャッシュのデータラインの状態をＳ
    状態に変更する、請求項９に記載のキャッシュの一貫性
    を維持する方法。
  11. 【請求項１１】 前記装置は第２のプロセッサを備えて
    おり、前記第２のメ モリサイクルは読み出しサイクルで
    あり、更に、 （ｅ）Ｅ状態にある前記第２のアドレスに関するデータ
    ラインを有する前記第２のプロセッサによって、前記第
    ２のアドレスをスヌープする請求項９に記載のキャッシ
    ュの一貫性を維持する方法。
  12. 【請求項１２】 前記第２キャッシュを有する装置は第
    ２のプロセッサを備えており、前記第２のメモリサイク
    ルは書き込みサイクルである、請求項９に記載のキャッ
    シュの一貫性を維持する方法。
  13. 【請求項１３】 （ｅ）前記第２のプロセッサによって
    データラインを含む前記第２のアドレスをスヌープし、 （ｆ）前記第２のプロセッサの前記第２のアドレスに関
    するデータラインをＩ状態であると想定する請求項１２
    に記載のキャッシュの一貫性を維持する方法。
  14. 【請求項１４】 前記第２キャッシュを有する装置は第
    ２のプロセッサを備えており、更に、 （ｅ）Ｍ状態にある前記第２のアドレスに関するデータ
    ラインを有する前第記２のプロセッサによって、前記第
    ２のアドレスをスヌープし、 （ｆ）前記第１のプロセッサに前記第２のアドレスに関
    するデータラインを読むことを撤回させ、 （ｇ）第２のプロセッサによって主記憶装置を更新し、 （ｈ）前記第１のプロセッサに前記第２のアドレスに関
    するデータラインを読むことを許可する、 請求項９に記載のキャッシュの一貫性を維持する方法。
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