JPH09237223A - バスブリッジを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵバスとＩＯバスとをバスブリッジで連結
してなるコンピュータシステムにおいて、バスマスタか
らの主記憶アクセス要求に対し、キャッシュライトバッ
クが発生した場合でも、主記憶アクセス動作を高速に行
なうこと。 【解決手段】バスマスタ装置から第２バス（IOバス）８
を介し主記憶装置５へのリード要求があった際、キャッ
シュ検査部１０によりキャッシュライトバックが必要で
あることが通知された場合は、キャッシュライトバック
データを書き戻し制御部１２から主記憶制御部２１を介
し主記憶装置５に書き戻すのと同時にデータバイパス部
２２にも転送し、リード要求アドレスに応じた目的のデ
ータを前記バイパス部２２を介して直接第２バス制御部
９に取り込み、IOバス８からバスマスタ装置へ転送する
ことで、主記憶装置５に対する書き戻し処理の終了を待
って、該主記憶装置５からのデータ読み出し処理を行な
う必要がななくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵバスとＩＯ
バスとを分離し、この２のバスをバスブリッジで連結し
てなるバスブリッジを用いたコンピュータシステムに関
する。

【０００２】

【従来の技術】最近のコンピュータの高速化はめざまし
く、これには特にＣＰＵ、メモリ、外部／内部バスの高
速化が寄与している。

【０００３】内部バスに関しては、ＣＰＵが接続される
ＣＰＵバスと、各種のＩＯデバイスやグラフィックスコ
ントローラが接続されるＩＯバス（例えばＰＣＩバス）
とを分離し、バスのトラフィックを削減する方法が採ら
れている。その際、２つのバスはバスブリッジで連結さ
れる。

【０００４】バスブリッジは、これ以外に主記憶装置と
のインタフェースを持っており、ＣＰＵバス及びＩＯバ
スの２つのどちらからも主記憶装置をアクセスすること
ができる。

【０００５】図６はバスブリッジを用いたコンピュータ
システムの構成を示すブロック図である。

【０００６】図６において、１はＣＰＵ、２はＣＰＵ１
内部のレベル１キャッシュ（Ｌ1 キャッシュ）、３はレ
ベル２キャッシュ（Ｌ2 キャッシュ）、４はバスブリッ
ジ、５は主記憶装置、６はバスマスタ装置、７は第１の
バス（ＣＰＵバス）、８は第２のバス（ＩＯバス）であ
る。

【０００７】このようなバスブリッジを用いたコンピュ
ータシステムでは、ＣＰＵ１にて実行しているソフトウ
エアとＩＯバス８上に接続されているバスマスタ装置６
（ＳＣＳＩやネットワークデバイス等）とが主記憶装置
５上のデータを共有しており、相互に情報交換をしなが
ら処理を進めている。

【０００８】こうすることで、ＣＰＵ１の負荷を軽減す
ることが可能となり、システム全体としての処理性能を
向上することができる。

【０００９】このようなシステム性能の向上のために
は、バスブリッジ装置４の処理性能が大きく影響する。

【００１０】特に、ＣＰＵ１と主記憶装置５との間、バ
スマスタ装置６と主記憶装置５との間、それぞれのデー
タ転送能力を向上することが重要である。

【００１１】ここで、前記バスブリッジを用いたコンピ
ュータシステムにおけるＣＰＵ１の動作について簡単に
説明する。

【００１２】ＣＰＵ１は、動作に必要な命令やデータ
（オペランド）を主記憶装置５から読み出し、また、演
算結果等を主記憶装置５に対して書き込む。

【００１３】図６の例では、ＣＰＵ１の内部にＬ1 キャ
ッシュ２が内蔵されており、Ｌ1 ，Ｌ2 キャッシュ２，
３共にライトバック方式であるものとする。

【００１４】ＣＰＵ１が主記憶装置５からデータを読み
出す動作は、特別の場合を除いてＬ1 キャッシュ２への
リフィル動作となる。従って、ＣＰＵ１による主記憶装
置５からのデータ読み出し動作は、キャッシュラインサ
イズ分「例えば３２バイト（６４ビット×４回）」のバ
ースト転送となる。

【００１５】このＬ1 キャッシュ２へのリフィル動作と
並行して、Ｌ2 キャッシュ３へのリフィル動作も行なわ
れる。

【００１６】ＣＰＵ１からのリードアドレスがＬ2 キャ
ッシュ３にヒットした場合は、データは主記憶装置５か
らではなく、Ｌ2 キャッシュ３から読み出されて転送さ
れる。

【００１７】また、ＣＰＵ１からのメモリ書き込み動作
は、ライトアドレスがＬ2 キャッシュ３にヒットした場
合は、該Ｌ2 キャッシュ３にのみ書き込まれ、主記憶装
置５には書き込まれない。このとき、Ｌ2 キャッシュ３
のそのアドレスの状態は、ダーティ（変更済）となる。
ＣＰＵ１からのライトアドレスがＬ2 キャッシュ３にヒ
ットしない場合には、データは主記憶装置５にのみ書き
込まれる。

【００１８】次に、前記バスブリッジを用いたコンピュ
ータシステムにおけるバスマスタ装置６からの主記憶装
置５に対するアクセス動作について説明する。

【００１９】通常、第２のバス（ＩＯバス）８には、複
数個のバスマスタ装置６…が接続されており、各バスマ
スタ装置６…は何らかの手段で第２のバス８の使用権を
獲得した後にバスサイクルを開始する。

【００２０】例えば第２バス８がＰＣＩバスで構成され
る場合、バスアービタが１つ存在し、バスアービタは、
各バスマスタ装置６…が出力するリクエスト信号を調停
し、１つのバスマスタ装置６に対して使用権を与えるた
めグランド信号をアサートする。

【００２１】このバスアービタからのグラント信号によ
って使用権を獲得したバスマスタ装置６は、第２バス８
上でバスサイクルを開始する。このバスリサイクルは、
バスマスタ装置６によってアクセスするターゲットのア
ドレスとコマンドにより開始される。

【００２２】コマンドは、例えばそのバスサイクルがリ
ードなのかライトなのかを示すためのものである。ここ
では、バスマスタ装置６が主記憶装置５をアクセスする
例を示すため、ターゲットはバスブリッジ４となり、バ
スブリッジ４が主記憶装置５のアクセスを代行する。

【００２３】このようなバスブリッジを用いたコンピュ
ータシステムにおいて、バスマスタ装置６と主記憶装置
５との間のデータ転送能力に関して問題が１つある。

【００２４】それはＣＰＵ１又はＣＰＵバス７上に存在
しているＬ1 キャッシュ２，Ｌ2 キャッシュ３の影響に
関してである。

【００２５】Ｌ1 ，Ｌ2 キャッシュ２，３は、主記憶装
置５に記憶されているデータの内、ＣＰＵ１の使用頻度
の高いデータを記憶している。そして、ＣＰＵ１が主記
憶装置５のデータを更新する際、キャッシュ２（Ｌ1
），３（Ｌ2 ）にヒットしていれば、キャッシュ２
（Ｌ1 ），３（Ｌ2 ）の更新のみ行ない、主記憶装置５
の更新をすぐには行なわない方式（ライトバック方式）
を用いている。

【００２６】ここで問題となるのは、バスマスタ装置６
が主記憶装置５をアクセスする際に、そのアドレスの最
新のデータが主記憶装置５ではなく、キャッシュメモリ
２，３にのみ存在している場合の処理である。

【００２７】この場合は、バスマスタ装置６による主記
憶装置５のアクセスの前に、ＣＰＵ１側のキャッシュメ
モリ２，３の状態を検査する必要がある。

【００２８】すなわち、バスマスタ装置６によりアクセ
スしたアドレスＡがキャッシュメモリ２，３に存在する
か検査し、存在する場合には、そのデータが更新されて
いる状態であるかどうかを検査し、もし更新されている
ならキャッシュのアドレスＡを無効化し、該アドレスＡ
のデータを主記憶装置５に書き戻した後に、バスマスタ
装置６による主記憶装置５のアクセスを行なう。

【００２９】前記キャッシュの無効化処理は、キャッシ
ュメモリを搭載したシステムでは共通に必要な動作であ
り、書き戻し処理は、ライトバックキャッシュ特有の動
作である。

【００３０】キャッシュの主記憶書き換え方式には、ラ
イトスルー方式とライトバック方式があるが、一般にラ
イトバック方式の方が性能が高いという評価がなされて
いる。

【００３１】しかしながら、バスマスタ装置６からの主
記憶装置５に対するアクセスに関しては、前記ライトバ
ック方式のキャッシュでは、前述したような書き戻し処
理が必要となり、この書き戻し動作の頻度が高くなれば
なる程、すなわち、ＣＰＵ１とバスマスタ装置６による
データ共有率が高くなればなる程、バスマスタ装置６に
よるデータリード／ライト動作が高速化できないという
問題がある。

【００３２】一般に、バスマスタ装置（ＳＣＳＩやネッ
トワークデバイス等）６は、高速なデータ転送を実現す
るためのものであり、主記憶装置５とのデータ転送が遅
くなることは致命的である。場合によっては正常に動作
できないこともあり、これを避けるためには、バスマス
タ装置６側に大容量のデータバッファを設ける等の工夫
が必要となる。

【００３３】但し、これはバスマスタ装置６のコストを
引き上げる要因となってしまい得策ではない。

【００３４】図７は前記バスブリッジを用いたコンピュ
ータシステムにおける従来のバスブリッジの構成を示す
ブロック図である。

【００３５】図７において、９は第２のバス制御部、１
０はキャッシュ検査部、１１は主記憶制御部、１２は書
き戻し制御部である。

【００３６】また、ａは第２バス制御部９からキャッシ
ュ検査部１０に出力されるキャッシュ検査要求信号、ｂ
はキャッシュ検査部１０から第２バス制御部９に出力さ
れるキャッシュ検査結果信号（ライトバック要／不
要）、ｃはキャッシュ検査部１０から書き戻し制御部１
２に出力されるライトバック処理要求信号、ｄは書き戻
し制御部１２から主記憶制御部１１に出力される主記憶
書き戻し要求信号、ｅは主記憶制御部１１から書き戻し
制御部１２に出力される主記憶書き戻し終了信号、ｆは
書き戻し制御部１２から第２バス制御部９に出力される
ライトバック処理終了信号、ｇは第２バス制御部９から
主記憶制御部１１に出力される主記憶アクセス要求信
号、ｈは主記憶制御部１１から第２バス制御部９に出力
される主記憶アクセス終了信号である。

【００３７】ここで、バスマスタ装置６からの主記憶装
置５に対するリード要求に伴なう処理を、前記従来のバ
スブリッジを通して行なった場合について説明する。

【００３８】バスマスタ装置６が、第２のバス（ＩＯバ
ス）８の使用権を獲得し、第２のバス８上にアドレスと
リードコマンドを出力すると、バスブリッジ４の第２の
バス制御部９がアドレス及びリードコマンドを取り込
み、キャッシュ検査部１０に対してアドレスを渡し、キ
ャッシュ検査要求信号ａを出力する。

【００３９】キャッシュ検査部１０は、第２バス制御部
９から渡されたアドレスを、第１のバス７上に出力し、
且つキャッシュ検査コマンドを出力する。すると、ＣＰ
Ｕ１内部のＬ1 キャッシュ２及びＬ2 キャッシュ３が該
キャッシュ検査コマンドを検出し、第１のバス７上に出
力されたアドレスのデータをキャッシングしていないか
どうか検査する。

【００４０】ここで、２つのキャッシュ（Ｌ1 ）２、
（Ｌ2 ）３の状態として、以下の５通りの状態が考えら
れる。

【００４１】（１）Ｌ1 、Ｌ2 共に、与えられたアドレ
スをキャッシングしていなかった（キャッシュミス）場
合。

【００４２】この場合は、キャッシュＬ1 ，Ｌ2 の状態
は何も変化せず、且つ、主記憶装置５にも何ら影響（ラ
イトバック）を与えないため、即座にバスマスタ装置６
の要求に従って主記憶装置５のリードアクセスを開始で
きる。

【００４３】（２）Ｌ1 、Ｌ2 共に、又は何れか一方が
与えられたアドレスをキャッシングしていた（キャッシ
ュヒット）が、データがＣＰＵ１により更新されていな
かった（ダーティでない）場合。

【００４４】この場合は、主記憶装置５に対してライト
バックは発生せず、また、バスマスタ装置６からのリー
ドアクセスであるため、キャッシュの状態（有効、無
効）は変化しない。この場合も即座にバスマスタ装置６
の要求に従って主記憶装置５のリードアクセスを開始で
きる。

【００４５】（３）Ｌ1 、Ｌ2 共に、又は何れか一方が
与えられたアドレスをキャッシングしており、Ｌ1 キャ
ッシュ２のみ更新されていた（ダーティ）場合。

【００４６】この場合は、まず、Ｌ1 キャッシュ２から
主記憶装置５へのライトバックが行なわれる。すると、
Ｌ1 キャッシュ２の状態は［変更］から［無変更］に変
化し、ライトバックの完了後、バスマスタ装置６の要求
に従って主記憶装置５のリードアクセスを開始できる。

【００４７】（４）Ｌ1 、Ｌ2 共に、又は何れか一方が
与えられたアドレスをキャッシングしており、Ｌ2 キャ
ッシュのみ更新されていた（ダーティ）場合。

【００４８】この場合は、まず、Ｌ2 キャッシュ３から
主記憶装置５へのライトバックが行なわれる。すると、
Ｌ2 キャッシュ３の状態は［変更］から［無変更］に変
化し、ライトバックの完了後、バスマスタ装置６の要求
に従って主記憶装置５のリードアクセスを開始できる。

【００４９】（５）Ｌ1 、Ｌ2 共に、又は何れか一方が
与えられたアドレスをキャッシングしており、Ｌ1 、Ｌ
2 キャッシュ２，３共に更新されていた（ダーティ）場
合。

【００５０】この場合は、Ｌ1 キャッシュ２から主記憶
装置５へのライトバックが行なわれる。そして、Ｌ2 キ
ャッシュ３のデータはライトバックされたデータに置き
換えられる。すると、Ｌ1 、Ｌ2 共に［無変更］状態に
変化し、ライトバックの完了後、バスマスタ装置６の要
求に従って主記憶装置５のリードアクセスを開始でき
る。

【００５１】このような、バスマスタ装置６からの主記
憶装置５に対するリード要求に伴なう５通りのキャッシ
ュの状態において、前記（１）（２）の場合は、第１の
バス７上にライトバック動作が発生しない場合である。

【００５２】図８は従来のバスブリッジを用いたコンピ
ュータシステムにおけるバスマスタ装置６からのリード
要求に対しキャッシュライトバックが発生しない場合
（１）（２）の動作を示すタイミングチャートである。

【００５３】すなわち、バスマスタ装置６から第２バス
８に対するアクセス要求に応じて、バスアービタからの
グラント信号により該第２バス８の使用権が得られると
（タイミングｔ1 〜ｔ3 ）、バスマスタ装置６から第２
バス８を介しバスブリッジ４の第２バス制御部９に対し
て、アドレス及びリードコマンドが与えられる（タイミ
ングｔ4 ）。

【００５４】すると、第２バス制御部９からキャッシュ
検査部１０に対してキャッシュ検査要求信号ａが出力さ
れ（タイミングｔ5 ）、該キャッシュ検査部１０により
第１バス７を介し、Ｌ1 ，Ｌ2 キャッシュ２，３に対す
るヒット／ミス及び更新／未更新の検査が行なわれる
（タイミングｔ6 〜ｔ9 ）。

【００５５】この場合、キャッシュヒットが無いか、キ
ャッシュヒットが有ってもデータ未更新であるため、キ
ャッシュ検査部１０からのキャッシュ検査結果信号ｂに
より、第２バス制御部９に対してキャッシュライトバッ
ク不要であること、つまり、主記憶読み出しの開始許可
が通知され、該第２バス制御部９から主記憶制御部１１
に対し主記憶リード要求信号ｇが出力される（タイミン
グｔ9 〜ｔ10）。

【００５６】すると、バスマスタ装置６から第２バス制
御部９を介して主記憶制御部１１に与えられたアドレス
に応じて、主記憶装置５から目的のデータが読み出され
（タイミングｔ10〜ｔ14）、主記憶制御部１１に読み出
されたデータは、主記憶リード終了信号ｈと共に第２バ
ス制御部９に与えられ、第２バス８を介してバスマスタ
装置６へ転送される（タイミングｔ14〜ｔ15）。

【００５７】従って、バスマスタ装置６から主記憶装置
５に対するリード要求に際し、キャッシュライトバック
が発生しない場合には、キャッシュ検査によりライトバ
ック不要なことが判明後、直ちに主記憶装置５から目的
のデータが読み出されてバスマスタ装置６へ転送され
る。

【００５８】ここで、前記主記憶装置５には、一般にＤ
ＲＡＭが使用されており、このＤＲＡＭの目的のアドレ
スに対するデータアクセスは、第１にＲＯＷアドレスを
与え、第２にＣＯＬＵＭＮアドレスを与えることにより
行なわれる。

【００５９】一方、前記バスマスタ装置６からの主記憶
装置５に対するリード要求に伴なう５通りのキャッシュ
の状態において、（３）（４）（５）の場合は、第１の
バス７上にライトバック動作が発生する場合である。

【００６０】図９は従来のバスブリッジを用いたコンピ
ュータシステムにおけるバスマスタ装置６からのリード
要求に対しキャッシュライトバックが発生する場合
（３）（４）（５）の動作を示すタイミングチャートで
ある。

【００６１】すなわち、バスマスタ装置６から第２バス
８に対するアクセス要求に応じて、バスアービタからの
グラント信号により該第２バス８の使用権が得られると
（タイミングｔ1 〜ｔ3 ）、バスマスタ装置６から第２
バス８を介しバスブリッジ４の第２バス制御部９に対し
て、アドレス及びリードコマンドが与えられる（タイミ
ングｔ4 ）。

【００６２】すると、第２バス制御部９からキャッシュ
検査部１０に対してキャッシュ検査要求信号ａが出力さ
れ（タイミングｔ5 ）、該キャッシュ検査部１０により
第１バス７を介し、Ｌ1 ，Ｌ2 キャッシュ２，３に対す
るヒット／ミス及び更新／未更新の検査が行なわれる
（タイミングｔ6 〜ｔ9 ）。

【００６３】この場合、キャッシュヒット有り、しかも
データ更新状態であるため、キャッシュ検査部１０から
のキャッシュ検査結果信号ｂにより、第２バス制御部９
に対してキャッシュライトバックが必要であることが通
知され、ライトバックデータの主記憶装置５に対する書
き戻し処理が完了するまで待たされると共に、キャッシ
ュ検査部１０から書き戻し制御部１２に対してライトバ
ック処理要求信号ｃが出力される（タイミングｔ9 ）。

【００６４】すると、書き戻し制御部１２により、ま
ず、第１のバス７に対して、キャッシュ１ライン分「例
えば３２バイト（６４ビット×４回）」のライトバック
処理が行なわれ（タイミングｔ9 〜ｔ13）、続いて書き
戻し制御部１２から主記憶制御部１１に対する主記憶書
き戻し要求信号ｄにより、主記憶装置５へのライトバッ
クデータ「ＤＡＴＡ−Ｘ」の書き戻し処理が行なわれる
（タイミングｔ13〜ｔ19）。

【００６５】ライトバックデータの書き戻し処理が終了
すると、主記憶制御部１１から書き戻し制御部１２に対
して主記憶書き戻し終了信号ｅが出力されると共に、該
書き戻し制御部１２から第２バス制御部９にライトバッ
ク処理終了信号ｆが出力されて主記憶読み出しの開始許
可が通知され、該第２バス制御部９から主記憶制御部１
１に対し主記憶リード要求信号ｇが出力される（タイミ
ングｔ19〜ｔ20）。

【００６６】すると、バスマスタ装置６から第２バス制
御部９を介して主記憶制御部１１に与えられたアドレス
に応じて、主記憶装置５から目的のデータが読み出され
（タイミングｔ20〜ｔ24）、主記憶制御部１１に読み出
されたデータは、主記憶リード終了信号ｈと共に第２バ
ス制御部９に与えられ、第２バス８を介してバスマスタ
装置６へ転送される（タイミングｔ24〜ｔ25）。

【００６７】従って、バスマスタ装置６から主記憶装置
５に対するリード要求に際し、キャッシュライトバック
が発生する場合には、キャッシュ検査によりライトバッ
クを要することが判明後、ライトバックデータが主記憶
装置５に一旦書き戻されてから、該主記憶装置５から目
的のデータが読み出されてバスマスタ装置６へ転送され
る。

【００６８】一方、バスマスタ装置６からのライト要求
に対しキャッシュライトバックが発生しない場合の動作
は、前記図８を参照して説明したリード要求に対しキャ
ッシュライトバックが発生しない場合の動作とほぼ同様
であり、タイミングｔ4 におけるバスマスタ装置６から
のコマンドがライトコマンドとなり、タイミングｔ10に
おける主記憶制御部１１に対する主記憶アクセス要求信
号ｇが主記憶ライト要求信号となり、バスマスタ装置６
から第２バス制御部９を介して主記憶制御部１１に与え
られたアドレスに応じて、データが書き込まれることが
異なるだけである。

【００６９】従って、バスマスタ装置６から主記憶装置
５に対するライト要求に際し、キャッシュライトバック
が発生しない場合には、キャッシュ検査によりライトバ
ック不要なことが判明後、直ちに主記憶装置５に対して
バスマスタ装置６からのデータが書き込まれる。

【００７０】また、バスマスタ装置６からのライト要求
に対しキャッシュライトバックが発生する場合の動作
も、前記図９を参照して説明したリード要求に対しキャ
ッシュライトバックが発生する場合の動作とほぼ同様で
あり、タイミングｔ4 におけるバスマスタ装置６からの
コマンドがライトコマンドとなり、タイミングｔ20にお
ける主記憶制御部１１に対する主記憶アクセス要求信号
ｇが主記憶ライト要求信号となり、バスマスタ装置６か
ら第２バス制御部９を介して主記憶制御部１１に与えら
れたアドレスに応じて、データが書き込まれることが異
なるだけである。

【００７１】従って、バスマスタ装置６から主記憶装置
５に対するライト要求に際し、キャッシュライトバック
が発生する場合には、キャッシュ検査によりライトバッ
クを要することが判明後、ライトバックデータが主記憶
装置５に一旦書き戻されてから、該主記憶装置５に対し
てバスマスタ装置６からのデータが書き込まれる。

【００７２】

【発明が解決しようとする課題】このように、前記従来
のバスブリッジ（図７参照）を用いたコンピュータシス
テムでは、バスマスタ装置６から主記憶装置５へのアク
セス要求に対し、キャッシュライトバックが発生しない
場合には、直ちに主記憶装置５に対してバスマスタ装置
６からのアドレスに応じてデータの読み出しあるいは書
き込み処理が行なえるものの、キャッシュライトバック
が発生した場合には、ＣＰＵバス７側からのキャッシュ
ライトバックデータを一旦主記憶装置５に書き戻してか
らでないと、該主記憶装置５に対するデータの読み出し
あるいは書き込み処理が行なえないため、バスマスタ装
置６からのリード要求／ライト要求共に主記憶装置５に
対する２度のデータアクセスが必要になり、前述したよ
うに、書き戻し動作の頻度が高くなればなる程、すなわ
ち、ＣＰＵ１とバスマスタ装置６によるデータ共有率が
高くなればなる程、バスマスタ装置６によるデータリー
ド／ライト動作が高速化できないという問題がある。

【００７３】本発明は前記のような問題に鑑みなされた
もので、バスマスタからの主記憶アクセス要求に対し、
キャッシュライトバックが発生した場合でも、主記憶ア
クセス動作を高速に行なうことが可能になるバスブリッ
ジを用いたコンピュータシステムを提供することを目的
とする。

【００７４】

【課題を解決するための手段】すなわち、本発明の請求
項１に係わるバスブリッジを用いたコンピュータシステ
ムは、ＣＰＵが接続された第１のバスと、バスマスタ装
置が接続された第２のバスと、前記第１のバスと第２の
バスとを接続するバスブリッジと、このバスブリッジに
接続され前記第１のバス側及び前記第２のバス側から共
通にアクセスされる主記憶装置と、前記第１のバスに接
続されＣＰＵに対しライトバック方式でアクセスされる
キャッシュメモリとを備えたバスブリッジを用いたコン
ピュータシステムであって、前記バスブリッジは、前記
バスマスタ装置から前記主記憶装置へのアクセス要求に
伴ない、当該アクセス要求アドレスが前記キャッシュメ
モリにヒットしているかミスしているかを検査するキャ
ッシュ検査手段と、このキャッシュ検査手段による検査
結果がミスしている場合には、前記アクセス要求アドレ
スに応じて前記主記憶装置を前記第２のバス側から直接
アクセスする主記憶アクセス手段と、前記キャッシュ検
査手段による検査結果がヒットしている場合には、前記
キャッシュメモリからのライトバックデータを前記主記
憶装置に書き戻す書き戻し手段と、この書き戻し手段に
よるライトバックデータの前記主記憶装置への書き戻し
に際し、前記バスマスタ装置からのアクセス要求がリー
ド要求であった場合には、前記ライトバックデータの前
記主記憶装置への書き戻しに伴ないその書き戻しデータ
を前記第２のバス側に直接転送するデータバイパス手段
とを具備し、バスマスタ装置から主記憶装置へのリード
要求に伴ないキャッシュヒットした際には、リード要求
アドレスに応じたリードデータを前記主記憶装置への書
き戻しデータから直接受け取ることを特徴とする。

【００７５】これによれば、主記憶装置に対する書き戻
し処理の終了を待って、該主記憶装置からのリード処理
を行なう必要はなく、バスマスタ装置に対し高速に目的
のリードデータを与えることができることになる。

【００７６】また、本発明の請求項２に係わるバスブリ
ッジを用いたコンピュータシステムは、前記請求項１に
係わるバスブリッジを用いたコンピュータシステムにあ
って、さらに、前記書き戻し手段によるライトバックデ
ータの前記主記憶装置への書き戻しに際し、前記バスマ
スタ装置からのアクセス要求がライト要求であった場合
には、前記ライトバックデータの前記主記憶装置への書
き戻しに伴ないその書き戻しデータをバスマスタ装置か
らのリードデータに置き換えて該主記憶装置へ書き込む
主記憶書き込み手段を備え、バスマスタ装置から主記憶
装置へのライト要求に伴ないキャッシュヒットした際に
は、前記主記憶装置に対するライトバックデータの書き
戻しとバスマスタ装置からのライトデータの書き込みと
を同時に行なうことを特徴とする。

【００７７】これによれば、主記憶装置に対するライト
バックデータの書き戻し処理の終了を待ってから、ライ
トデータの書き込み処理を行なう必要はなく、バスマス
タ装置からのライトデータを主記憶装置に対し高速に書
き込むことができることになる。

【００７８】また、本発明の請求項３に係わるバスブリ
ッジを用いたコンピュータシステムは、前記請求項１又
は請求項２に係わるバスブリッジを用いたコンピュータ
システムにあって、前記主記憶装置をＤＲＡＭからなる
主記憶装置とし、さらに、前記キャッシュ検査手段によ
り前記バスマスタ装置から前記主記憶装置へのアクセス
要求に伴ない、当該アクセス要求アドレスが前記キャッ
シュメモリにヒットしているかミスしているかを検査し
ている間に、前記主記憶装置の前記アクセス要求アドレ
スに対応するＲＯＷアドレスを予めアクティブにする事
前ＲＯＷアクティブ化手段を備え、前記キャッシュ検査
手段による検査結果に応じた前記主記憶装置とのデータ
アクセスに際しては、該主記憶装置の前記アクセス要求
アドレスに対応するＣＯＬＵＭＮアドレスをのみ指定し
てデータアクセスを行なうことを特徴とする。

【００７９】これによれば、キャッシュ検査後に発生す
るバスマスタ装置から主記憶装置に対するデータアクセ
スサイクルを、大幅に短縮することができることにな
る。

【００８０】

【発明の実施の形態】以下図面により本発明の実施の形
態について説明する。

【００８１】図１は本発明のバスブリッジを用いたコン
ピュータシステムの実施の形態に係わるバスブリッジの
構成を示すブロック図である。

【００８２】このバスブリッジを用いたコンピュータシ
ステムの全体構成については、前記図６におけるシステ
ム構成と同様のためその説明は省略する。

【００８３】図１に示すバスブリッジにおいて、９は第
２のバス制御部、１０はキャッシュ検査部、１２は書き
戻し制御部、２１は主記憶制御部、２２はデータバイパ
ス部である。

【００８４】データバイパス部２２は、書き戻し制御部
１２から主記憶制御部２１に対するデータ転送ライン
（ＤＡＴＡ−Ｘ）と第２バス制御部９との間に接続さ
れ、その内部には、例えばＦＩＦＯメモリが備えられ
る。

【００８５】また、主記憶制御部２１には、主記憶装置
５に対するデータの書き込みに際し、ＣＰＵ１側からの
データ「ＤＡＴＡ−Ｘ」とバスマスタ装置６側からのデ
ータ「ＤＡＴＡ−Ｙ」とをバイト単位で切り換え選択す
るためのデータ切り換え部２３が備えられる。

【００８６】ここで、前記バスブリッジを構成する各ブ
ロック間で入出力される信号の内容は次の通りである。

【００８７】すなわち、ａは第２バス制御部９からキャ
ッシュ検査部１０に出力されるキャッシュ検査要求信
号、ｂはキャッシュ検査部１０から第２バス制御部９に
出力されるキャッシュ検査結果信号（ライトバック要／
不要）、ｃはキャッシュ検査部１０から書き戻し制御部
１２に出力されるライトバック処理要求信号、ｄは書き
戻し制御部１２から主記憶制御部１１に出力される主記
憶書き戻し要求信号、ｅは主記憶制御部１１から書き戻
し制御部１２に出力される主記憶書き戻し終了信号、
ｆ′は書き戻し制御部１２から第２バス制御部９に出力
されるライトバックデータレディ信号、ｇは第２バス制
御部９から主記憶制御部１１に出力される主記憶アクセ
ス要求信号、ｈは主記憶制御部１１から第２バス制御部
９に出力される主記憶アクセス終了信号、ｉは第２バス
制御部９から主記憶制御部２１に出力される主記憶（Ｄ
ＲＡＭ）アクティブ化要求信号である。

【００８８】前記主記憶アクティブ化要求信号ｉが出力
された場合、主記憶制御部２１は、バスマスタ装置６か
ら第２バス８及び第２バス制御部９を介して与えられた
アドレスを含むところのＲＯＷアドレス（ページアドレ
ス）を主記憶装置（ＤＲＡＭ）５に対して与え、この与
えられたアドレスに相当する主記憶上のページエリアを
アクティブにする動作を行なう。

【００８９】この場合、前記主記憶装置５において、ア
クティブ化されたページに対しては、前記バスマスタ６
からのアドレスに応じたＣＯＬＵＭＮアドレスを与える
だけで、直ちに目的とするデータアクセスが行なえるこ
とになる。

【００９０】次に、前記構成によるバスブリッジを用い
たコンピュータシステムにおいて、バスマスタ装置６か
らの主記憶アクセス要求に伴なう動作について説明す
る。

【００９１】図２は前記バスブリッジを用いたコンピュ
ータシステムにおけるバスマスタ装置６からのリード要
求に対しキャッシュライトバックが発生する場合の動作
を示すタイミングチャートである。

【００９２】すなわち、バスマスタ装置６から第２バス
８に対するアクセス要求に応じて、バスアービタからの
グラント信号により該第２バス８の使用権が得られると
（タイミングｔ1 〜ｔ3 ）、バスマスタ装置６から第２
バス８を介しバスブリッジ４の第２バス制御部９に対し
て、アドレス及びリードコマンドが与えられる（タイミ
ングｔ4 ）。

【００９３】すると、第２バス制御部９からキャッシュ
検査部１０に対してキャッシュ検査要求信号ａが出力さ
れ（タイミングｔ5 ）、該キャッシュ検査部１０により
第１バス７を介し、Ｌ1 ，Ｌ2 キャッシュ２，３に対す
るヒット／ミス及び更新／未更新の検査が行なわれる
（タイミングｔ6 〜ｔ9 ）。

【００９４】キャッシュ検査の結果は、従来のバスブリ
ッジを用いたコンピュータシステムと同様に５通り
（１）〜（５）あり、キャッシュライトバックが発生す
る場合と発生しない場合がある。

【００９５】ここで、キャッシュライトバックが発生し
ない場合（１）（２）の動作は、従来のバスブリッジを
用いたコンピュータシステムと同じ動作（図８参照）で
ある。

【００９６】キャッシュライトバックが発生する場合
（３）（４）（５）は、まずキャッシュ検査部１０から
のキャッシュ検査結果信号ｂにより、第２バス制御部９
に対してキャッシュライトバック必要であることが通知
されると共に、キャッシュ検査部１０から書き戻し制御
部１２に対してライトバック処理要求信号ｃが出力され
る（タイミングｔ9 ）。

【００９７】すると、書き戻し制御部１２により、ま
ず、第１のバス７に対して、キャッシュ１ライン分「例
えば３２バイト（６４ビット×４回）」のライトバック
処理が行なわれ（タイミングｔ9 〜ｔ13）、続いて書き
戻し制御部１２から主記憶制御部１１に対して主記憶書
き戻し要求信号ｄが出力され、主記憶装置５へのライト
バックデータ「ＤＡＴＡ−Ｘ」の書き戻し処理が開始さ
れる（タイミングｔ13〜）。

【００９８】これと共に、書き戻し制御部１２からは、
第１バス７からのライトバックデータ「ＤＡＴＡ−Ｘ」
が主記憶制御部２１及びデータバイパス部２２へ並行し
て転送されるタイミングで、ライトバックデータレディ
信号ｆ′が第２バス制御部９に対して出力され、バスマ
スタ装置６が必要としているデータを含むライトバック
データがデータバイパス部２２に転送されていることが
通知される（タイミングｔ13〜ｔ16）。

【００９９】この書き戻し制御部１２からのライトバッ
クデータレディ信号ｆ′を受けて、第２バス制御部９に
より、バスマスタ装置６からのアドレスに応じてデータ
バイパス部２２から受け取られたデータは、第２バス８
を経由してバスマスタ装置６に転送される（タイミング
ｔ16〜ｔ17）。

【０１００】そして、ライトバックデータの書き戻し処
理が終了すると、主記憶制御部１１から書き戻し制御部
１２に対して主記憶書き戻し終了信号ｅが出力される
（タイミングｔ19）。

【０１０１】これにより、バスマスタ装置６から主記憶
装置５に対するリード要求に際し、キャッシュライトバ
ックが発生した場合には、キャッシュ検査によりライト
バックを要することが判明後、ライトバックデータが主
記憶装置５に書き戻されると共に、第２バス制御部９
は、データバイパス部２２を介して、バスマスタ装置６
からのアドレスに応じた目的のデータを直接受け取るこ
とができ、主記憶装置５に対する書き戻し処理の終了を
待ったり、該主記憶装置５からのデータ読み出し処理を
行なう必要はなく、バスマスタ装置６に対し高速に目的
のリードデータを転送することが可能になる。

【０１０２】次に、前記バスブリッジを用いたコンピュ
ータシステムにおけるバスマスタ装置６からのライト要
求に対しキャッシュライトバックが発生する場合の動作
について説明する。

【０１０３】図４は前記バスブリッジを用いたコンピュ
ータシステムの主記憶制御部２１に備えられるデータ切
換え部２３の構成を示すブロック図である。

【０１０４】このデータ切換え部２３には、切換え器２
３ａ及び切換え制御部２３ｂが備えられる。

【０１０５】切換え器２３ａは、例えば６４ビット×４
回のバースト転送として書き戻し制御部１２から与えら
れるキャッシュライトバックデータ（Ｘ）と、例えば１
バイトのライトデータを含む３２ビット幅のデータとし
て第２バス制御部９から与えられるバスマスタライトデ
ータ（Ｙ）とを、バイト単位で切換え選択するためのマ
ルチプレクサからなるもので、この切換え器２３ａにお
いて、バスマスタ装置６からのライトアドレスに応じて
キャッシュライトバックデータの対応する１バイトデー
タのみ選択的に書き替えられた６４ビット幅のデータ
は、主記憶装置５へ転送されて書き戻される。

【０１０６】そして、前記切換え器２３ａにおいて、１
バイト単位で行なわれるキャッシュライトバックデータ
とバスマスタライトデータとの切換え制御信号ｊは、バ
スマスタ装置６から３２ビットで与えられるライトアド
レスと、その内のライトすべき１バイトのアドレス位置
を示すバイトイネーブル信号、及びＣＰＵ１から与えら
れるキャッシュライトバックアドレスに基づき切換え制
御部２３ｂにて生成される。

【０１０７】図５は前記バスブリッジ内の主記憶制御部
２１に備えられるデータ切換え部２３におけるキャッシ
ュ１ライン分のライトバックデータ（６４ビット×４）
と１バイトのライトデータを含むバスマスタライトデー
タ（３２ビット）との切換え選択状態を示す図である。

【０１０８】すなわち、バスマスタ装置６が第２のバス
８の使用権を獲得すると、該第２のバス８上にアドレス
とライトデータ、ライトコマンドが出力される。

【０１０９】以降、キャッシュからのライトバックデー
タがバスブリッジ４の書き戻し制御部１２に受け取られ
るところまでは、前述したバスマスタ装置６からのリー
ド要求に対してキャッシュライトバックが発生する場合
の動作と同様である「図２（ｔ1 〜ｔ13）参照」。

【０１１０】そして、前記書き戻し制御部１２から主記
憶装置５へのキャッシュライトバックデータの書き戻し
処理に際しては、書き戻し制御部１２と第２のバス制御
部９が連係し、ライトバックデータとバスマスタ装置６
からのライトデータとを主記憶制御部２１内のデータ切
換え部２３においてマージして主記憶装置５へ書き戻す
処理を行なう。

【０１１１】前記書き戻し制御部１２は、キャッシュか
ら受け取ったライトバックデータを主記憶装置５へ書き
戻すため、主記憶制御部２１に対して主記憶書き戻し要
求信号ｄを出力する。

【０１１２】この場合、ライトバックデータは、主記憶
装置５に対して６４ビット×４回のバースト転送で送ら
れるものとする。

【０１１３】すると、主記憶制御部２１のデータ切り換
え部２３では、６４ビットのライトバックデータを受け
取る毎にそのライトバックアドレスを監視し、バスマス
タ装置６からのライトアドレスが含まれるライトバック
アドレスに対応する６４ビットのライトバックデータが
転送されるタイミングを検出する。

【０１１４】バスマスタからのライトアドレスが含まれ
ないその他のライトバックアドレスに対応する６４ビッ
トのライトバックデータが、主記憶制御部２１における
データ切換え部２３の切換え器２３ａに転送された際に
は、切換え制御部２３ｂからの８ビットの切換え制御信
号ｊは、その総てのラインがライトバックデータを選択
する側にセットされ、そのままのデータとして主記憶装
置５に書き戻される。

【０１１５】一方、バスマスタ装置６からのライトアド
レスが含まれるライトバックアドレスに対応する６４ビ
ットのライトバックデータが、主記憶制御部２１におけ
るデータ切換え部２３の切換え器２３ａに転送されたこ
とが検出されると、当該ライトアドレスがライトバック
データの偶数アドレス側３２ビットに対応するか奇数ア
ドレス側３２ビットに対応するかが検出されると共に、
そのライトアドレスに対応する偶数アドレス側３２ビッ
トあるいは奇数アドレス側３２ビットのライトバックデ
ータのうちの何処の１バイトデータがバスマスタ装置６
からのライトすべき１バイトデータと書き替えるデータ
であるかがバスマスタバイトイネーブル信号に基づき検
出される。

【０１１６】この場合、切換え制御部２３ｂからの８ビ
ットの切換え制御信号ｊは、前記バスマスタライトアド
レスとバスマスタライトイネーブル信号に基づき検出さ
れたライトバックデータの１バイトに対応するラインの
みがバスマスタライトデータを選択する側にセットさ
れ、キャッシュライトバックデータは、バスマスタ装置
６により要求されたライトアドレスに対応するところの
１バイトデータのみがバスマスタ装置６からのライトす
べき１バイトデータと書き替えられて主記憶装置５に書
き戻される。

【０１１７】これにより、バスマスタ装置６から主記憶
装置５に対するライト要求に際し、キャッシュライトバ
ックが発生した場合には、キャッシュ検査によりライト
バックを要することが判明後、ライトバックデータが主
記憶装置５に書き戻されるのと同時に、バスマスタ装置
６からのライトデータも主記憶装置５に書き込まれるよ
うになり、該主記憶装置５に対するキャッシュライトバ
ックデータの書き戻し処理の終了を待ってから、バスマ
スタライトデータの書き込み処理を行なう必要はなく、
バスマスタ装置６からのライトデータを主記憶装置５に
対し高速に書き込むことが可能になる。

【０１１８】すなわち、キャッシュからのライトバック
データの書き戻し処理とバスマスタ装置６からのライト
データの書き込み処理とを、主記憶装置５に対する１回
のアクセス動作で行なうことができるようになる。

【０１１９】次に、バスマスタ装置６から主記憶装置５
へのアクセス要求に対し、キャッシュライトバックが発
生した場合、発生しない場合の何れの場合でも、さらに
高速なデータアクセスを可能にする実施の形態について
説明する。

【０１２０】前記バスブリッジを用いたコンピュータシ
ステムにおける主記憶装置５は、通常、各種のダイナミ
ックＲＡＭ（ＤＲＡＭ）によって構成されるが、ＤＲＡ
Ｍの内部では、ＲＯＷアドレスに相当するページという
数Ｋビットの単位で読み出し／書き込みを行なうため、
このＤＲＡＭにアクセスする場合は、まず、ページ（Ｒ
ＯＷアドレス）をアクティブにしてからそのページ内の
アドレス（ＣＯＬＵＭＮアドレス）を特定し、リード／
ライトを行なうという手順が必要になる。

【０１２１】すなちわ、予めページ（ＲＯＷアドレス）
がアクティブになっているかどうかによって、リード／
ライトに要する時間が異なる。リード／ライトアドレス
が存在するページに対応するＲＯＷアドレスが予めアク
ティブになっていれば、より高速なリード／ライト動作
が可能になる。

【０１２２】図３は前記バスブリッジを用いたコンピュ
ータシステムにおけるバスマスタ装置６からのリード要
求に対しＤＲＡＭ事前アクティブ化処理を行なった場合
の動作を示すタイミングチャートである。

【０１２３】図３におけるリード動作の場合は、キャッ
シュライトバックが発生しない場合のリード動作につい
て示している。

【０１２４】すなわち、バスマスタ装置６から第２バス
８に対するアクセス要求に応じて、バスアービタからの
グラント信号により該第２バス８の使用権が得られると
（タイミングｔ1 〜ｔ3 ）、バスマスタ装置６から第２
バス８を介しバスブリッジ４の第２バス制御部９に対し
て、アドレス及びリードコマンドが与えられる（タイミ
ングｔ4 ）。

【０１２５】すると、第２バス制御部９からキャッシュ
検査部１０に対してキャッシュ検査要求信号ａが出力さ
れ、該キャッシュ検査部１０により第１バス７を介し、
Ｌ1，Ｌ2 キャッシュ２，３に対するヒット／ミス及び
更新／未更新の検査が行なわれるのと同時に、第２バス
制御部９から主記憶制御部２１に対して主記憶（ＤＲＡ
Ｍ）アクティブ化要求信号ｉが出力され、バスマスタ装
置６から与えられたリードアドレスに相当する主記憶装
置５のページに対応するＲＯＷアドレスが主記憶制御部
２１によりアクティブにされる（タイミングｔ5 〜ｔ9
）。

【０１２６】この場合、キャッシュヒットが無いか、キ
ャッシュヒットが有ってもデータ未更新であるため、キ
ャッシュ検査部１０からのキャッシュ検査結果信号ｂに
より、第２バス制御部９に対してキャッシュライトバッ
ク不要であること、つまり、主記憶読み出しの開始許可
が通知され、該第２バス制御部９から主記憶制御部２１
に対し主記憶リード要求信号ｇが出力される（タイミン
グｔ9 〜ｔ10）。

【０１２７】すると、バスマスタ装置６から第２バス制
御部９を介して主記憶制御部２１に与えられたアドレス
に応じて、主記憶装置５に対しＣＯＬＵＭＮアドレスを
指定するだけで該主記憶装置５から直ちに目的のデータ
が読み出され（タイミングｔ10〜ｔ12）、主記憶制御部
１１に読み出されたデータは、主記憶リード終了信号ｈ
と共に第２バス制御部９に与えられ、第２バス８を介し
てバスマスタ装置６へ転送される（タイミングｔ12〜ｔ
13）。

【０１２８】従って、バスマスタ装置６から主記憶装置
５に対するリード要求に際し、キャッシュ検査処理を行
なっている間に、ＤＲＡＭのページ（ＲＯＷアドレス）
を予めアクティブにする動作を並行して行なうことによ
り、キャッシュ検査後に発生するバスマスタ装置６から
のデータリードサイクルを、大幅に短縮することができ
る。

【０１２９】なお、前記図３を参照して説明した、バス
マスタ装置６からのリード要求に対しキャッシュライト
バックが発生しない場合の主記憶装置５からの直接のリ
ード動作だけでなく、前記図２を参照して説明した、バ
スマスタ装置６からのリード要求に対しキャッシュライ
トバックが発生した場合のリードデータのバイパスと共
に行なわれる主記憶装置５に対するライトバック動作、
及び前記図４及び図５を参照して説明した、バスマスタ
装置からのライト要求に対しキャッシュライトバックが
発生した場合のライトデータの書き込みと同時に行なわ
れる主記憶装置５に対するライトバック動作、さらに
は、バスマスタ装置からのライト要求に対しキャッシュ
ライトバックが発生しない場合の主記憶装置５への直接
のライト動作の何れの場合のバスマスタ要求に応じた主
記憶アクセス動作についても、バスマスタ装置６からの
主記憶アクセス要求に伴ないキャッシュ検査を行なって
いる間に、そのアクセス要求アドレスに応じて主記憶装
置（ＤＲＡＭ）５の対応するページ（ＲＯＷアドレス）
を予めアクティブにしておくことで、そのデータアクセ
スサイクルを大幅に短縮することができる。

【０１３０】したがって、前記構成のバスブリッジを用
いたコンピュータシステムによれば、バスマスタ装置６
から主記憶装置５へのリード要求があった際に、キャッ
シュ検査部１０によりキャッシュライトバックが必要で
あることが通知された場合には、キャッシュライトバッ
クデータを書き戻し制御部１２から主記憶制御部２１を
介して主記憶装置５に書き戻すのと同時にデータバイパ
ス部２２にも転送し、リード要求アドレスに応じた目的
のデータを前記データバイパス部２２を介して直接第２
バス制御部９に取り込み、第２バス８からバスマスタ装
置６へ転送するようにしたので、主記憶装置５に対する
書き戻し処理の終了を待って、該主記憶装置５からのデ
ータ読み出し処理を行なう必要はなく、バスマスタ装置
６に対し高速に目的のリードデータを与えることが可能
になる。

【０１３１】また、前記構成のバスブリッジを用いたコ
ンピュータシステムによれば、バスマスタ装置６から主
記憶装置５へのライト要求があった際に、キャッシュ検
査部１０によりキャッシュライトバックが必要であるこ
とが通知された場合には、書き戻し制御部１２から主記
憶制御部２１に転送されたキャッシュライトバックデー
タを、そのうちのライト要求アドレスに対応したデータ
をデータ切換え部２３においてバスマスタ装置６からの
ライトデータに置き換えて、主記憶装置５に書き戻すよ
うにしたので、ライトバックデータが主記憶装置５に書
き戻されるのと同時に、バスマスタ装置６からのライト
データも主記憶装置５に書き込まれるようになり、該主
記憶装置５に対するキャッシュライトバックデータの書
き戻し処理の終了を待ってから、バスマスタライトデー
タの書き込み処理を行なう必要はなく、バスマスタ装置
６からのライトデータを主記憶装置５に対し高速に書き
込むことが可能になる。

【０１３２】さらに、前記構成のバスブリッジを用いた
コンピュータシステムによれば、バスマスタ装置６から
主記憶装置（ＤＲＡＭ）５へのアクセス要求があった場
合には、キャッシュ検査部１０を介してキャッシュライ
トバックの要／不要を検査している間に、アクセス要求
アドレスに応じて前記主記憶装置（ＤＲＡＭ）５の対応
するページ（ＲＯＷアドレス）を予めアクティブにして
おくようにしたので、前記キャッシュ検査後に発生する
バスマスタ装置６から主記憶装置５に対する直接のデー
タアクセス、あるいは書き戻し制御部１２から主記憶装
置５に対するキャッシュライトバックデータの書き戻し
処理に際しては、主記憶装置５に対しＣＯＬＵＭＮアド
レスを指定するだけで直ちにデータアクセスを行なうこ
とができ、バスマスタ装置６からのデータアクセスサイ
クルを、大幅に短縮することが可能になる。

【０１３３】なお、本発明は前記各実施の形態にのみ制
限されるものではなく、その要旨を逸脱しない範囲で変
形して用いることができる。

【０１３４】

【発明の効果】以上のように、本発明の請求項１に係わ
るバスブリッジを用いたコンピュータシステムによれ
ば、バスマスタ装置から主記憶装置へのリード要求に伴
ないキャッシュヒットした際には、リード要求アドレス
に応じたリードデータを前記主記憶装置への書き戻しデ
ータから直接受け取るようにしたので、主記憶装置に対
する書き戻し処理の終了を待って、該主記憶装置からの
リード処理を行なう必要はなく、バスマスタ装置に対し
高速に目的のリードデータを与えることができるように
なる。

【０１３５】また、本発明の請求項２に係わるバスブリ
ッジを用いたコンピュータシステムによれば、バスマス
タ装置から主記憶装置へのライト要求に伴ないキャッシ
ュヒットした際には、前記主記憶装置に対するライトバ
ックデータの書き戻しとバスマスタ装置からのライトデ
ータの書き込みとを同時に行なうようにしたので、主記
憶装置に対するライトバックデータの書き戻し処理の終
了を待ってから、ライトデータの書き込み処理を行なう
必要はなく、バスマスタ装置からのライトデータを主記
憶装置に対し高速に書き込むことができるようになる。

【０１３６】さらに、本発明の請求項３に係わるバスブ
リッジを用いたコンピュータシステムによれば、バスマ
スタ装置から主記憶装置へのアクセス要求に伴ない、当
該アクセス要求アドレスがキャッシュメモリにヒットし
ているかミスしているかを検査している間に、前記主記
憶装置の前記アクセス要求アドレスに対応するＲＯＷア
ドレスを予めアクティブにすることで、前記キャッシュ
メモリの検査結果に応じた前記主記憶装置とのデータア
クセスに際しては、該主記憶装置の前記アクセス要求ア
ドレスに対応するＣＯＬＵＭＮアドレスをのみ指定して
データアクセスを行なうようにしので、キャッシュ検査
後に発生するバスマスタ装置から主記憶装置に対するデ
ータアクセスサイクルを、大幅に短縮することができる
ようになる。

【０１３７】よって、本発明によれば、バスマスタから
の主記憶アクセス要求に対し、キャッシュライトバック
が発生した場合でも、主記憶アクセス動作を高速に行な
うことが可能になる。

【図面の簡単な説明】

【図１】本発明のバスブリッジを用いたコンピュータシ
ステムの実施の形態に係わるバスブリッジの構成を示す
ブロック図。

【図２】前記バスブリッジを用いたコンピュータシステ
ムにおけるバスマスタ装置からのリード要求に対しキャ
ッシュライトバックが発生する場合の動作を示すタイミ
ングチャート。

【図３】前記バスブリッジを用いたコンピュータシステ
ムにおけるバスマスタ装置からのリード要求に対しＤＲ
ＡＭ事前アクティブ化処理を行なった場合の動作を示す
タイミングチャート。

【図４】前記バスブリッジを用いたコンピュータシステ
ムの主記憶制御部に備えられるデータ切換え部の構成を
示すブロック図。

【図５】前記バスブリッジ内の主記憶制御部に備えられ
るデータ切換え部におけるキャッシュ１ライン分のライ
トバックデータ（６４ビット×４）と１バイトのライト
データを含むバスマスタライトデータ（３２ビット）と
の切換え選択状態を示す図。

【図６】バスブリッジを用いたコンピュータシステムの
構成を示すブロック図。

【図７】前記バスブリッジを用いたコンピュータシステ
ムにおける従来のバスブリッジの構成を示すブロック
図。

【図８】従来のバスブリッジを用いたコンピュータシス
テムにおけるバスマスタ装置からのリード要求に対しキ
ャッシュライトバックが発生しない場合の動作を示すタ
イミングチャート。

【図９】従来のバスブリッジを用いたコンピュータシス
テムにおけるバスマスタ装置からのリード要求に対しキ
ャッシュライトバックが発生する場合の動作を示すタイ
ミングチャート。

【符号の説明】

１ …ＣＰＵ、 ２ …Ｌ1 キャッシュメモリ、 ３ …Ｌ2 キャッシュメモリ、 ４ …バスブリッジ、 ５ …主記憶装置（ＤＲＡＭ）、 ６ …バスマスタ装置、 ７ …第１のバス（ＣＰＵバス）、 ８ …第２のバス（ＩＯバス）、 ９ …第２のバス制御部、 １０ …キャッシュ検査部、 １２ …書き戻し制御部、 ２１ …主記憶制御部、 ２２ …データバイパス部、 ２３ …データ切換え部、 ２３ａ…切換え器（マルチプレクサ）、 ２３ｂ…切換え制御部、 ａ …キャッシュ検査要求信号、 ｂ …キャッシュ検査結果信号（ライトバック要／不
要）、 ｃ …ライトバック処理要求信号、 ｄ …主記憶書き戻し要求信号、 ｅ …主記憶書き戻し終了信号、 ｆ′…ライトバックデータレディ信号、 ｇ …主記憶アクセス要求信号、 ｈ …主記憶アクセス終了信号、 ｉ …主記憶（ＤＲＡＭ）アクティブ化要求信号、 ｊ …切換え制御信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵが接続された第１のバスと、バス
   マスタ装置が接続された第２のバスと、前記第１のバス
   と第２のバスとを接続するバスブリッジと、このバスブ
   リッジに接続され前記第１のバス側及び前記第２のバス
   側から共通にアクセスされる主記憶装置と、前記第１の
   バスに接続されＣＰＵに対しライトバック方式でアクセ
   スされるキャッシュメモリとを備えたバスブリッジを用
   いたコンピュータシステムにおいて、 前記バスブリッジは、 前記バスマスタ装置から前記主記憶装置へのアクセス要
   求に伴ない、当該アクセス要求アドレスが前記キャッシ
   ュメモリにヒットしているかミスしているかを検査する
   キャッシュ検査手段と、 このキャッシュ検査手段による検査結果がミスしている
   場合には、前記アクセス要求アドレスに応じて前記主記
   憶装置を前記第２のバス側から直接アクセスする主記憶
   アクセス手段と、 前記キャッシュ検査手段による検査結果がヒットしてい
   る場合には、前記キャッシュメモリからのライトバック
   データを前記主記憶装置に書き戻す書き戻し手段と、 この書き戻し手段によるライトバックデータの前記主記
   憶装置への書き戻しに際し、前記バスマスタ装置からの
   アクセス要求がリード要求であった場合には、前記ライ
   トバックデータの前記主記憶装置への書き戻しに伴ない
   その書き戻しデータを前記第２のバス側に直接転送する
   データバイパス手段とを具備し、 バスマスタ装置から主記憶装置へのリード要求に伴ない
   キャッシュヒットした際には、リード要求アドレスに応
   じたリードデータを前記主記憶装置への書き戻しデータ
   から直接受け取ることを特徴とするバスブリッジを用い
   たコンピュータシステム。
2. 【請求項２】 さらに、 前記書き戻し手段によるライトバックデータの前記主記
   憶装置への書き戻しに際し、前記バスマスタ装置からの
   アクセス要求がライト要求であった場合には、前記ライ
   トバックデータの前記主記憶装置への書き戻しに伴ない
   その書き戻しデータをバスマスタ装置からのリードデー
   タに置き換えて該主記憶装置へ書き込む主記憶書き込み
   手段を備え、 バスマスタ装置から主記憶装置へのライト要求に伴ない
   キャッシュヒットした際には、前記主記憶装置に対する
   ライトバックデータの書き戻しとバスマスタ装置からの
   ライトデータの書き込みとを同時に行なうことを特徴と
   する請求項１記載のバスブリッジを用いたコンピュータ
   システム。
3. 【請求項３】 前記主記憶装置はＤＲＡＭからなる主記
   憶装置であり、 さらに、 前記キャッシュ検査手段により前記バスマスタ装置から
   前記主記憶装置へのアクセス要求に伴ない、当該アクセ
   ス要求アドレスが前記キャッシュメモリにヒットしてい
   るかミスしているかを検査している間に、前記主記憶装
   置の前記アクセス要求アドレスに対応するＲＯＷアドレ
   スを予めアクティブにする事前ＲＯＷアクティブ化手段
   を備え、 前記キャッシュ検査手段による検査結果に応じた前記主
   記憶装置とのデータアクセスに際しては、該主記憶装置
   の前記アクセス要求アドレスに対応するＣＯＬＵＭＮア
   ドレスをのみ指定してデータアクセスを行なうことを特
   徴とする請求項１又は請求項２記載のバスブリッジを備
   えたコンピュータシステム。
4. 【請求項４】 ＣＰＵ及び該ＣＰＵに対しライトバック
   方式でアクセスされるキャッシュメモリが接続された第
   １のバスと、バスマスタ装置が接続された第２のバス
   と、前記第１のバス側及び前記第２のバス側から共通に
   アクセスされる主記憶装置とを相互に接続するバスブリ
   ッジであって、 前記バスマスタ装置から前記主記憶装置へのアクセス要
   求に伴ない、当該アクセス要求アドレスが前記キャッシ
   ュメモリにヒットしているかミスしているかを検査し、
   その検査結果がヒットしている場合で且つ前記アクセス
   要求がリード要求である場合には、前記キャッシュメモ
   リからのライトバックデータを前記主記憶装置に書き戻
   すのと共に、その書き戻しデータを前記第２のバス側に
   直接転送する手段を備えたことを特徴とするバスブリッ
   ジ。
5. 【請求項５】 さらに、前記バスマスタ装置から前記主
   記憶装置へのアクセス要求に伴なう前記キャッシュメモ
   リの検査結果がヒットしている場合で且つ前記アクセス
   要求がライト要求である場合には、前記キャッシュメモ
   リからのライトバックデータの前記主記憶装置への書き
   戻しに伴ないその書き戻しデータをバスマスタ装置から
   のリードデータに置き換えて該主記憶装置へ書き込む手
   段を備えたことを特徴とする請求項４記載のバスブリッ
   ジ。