JPH07210462A - 直接スレーブ・インタフェースを有するストア・イン・キャッシュ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 メイン・メモリへのキャッシュ・データのキ
ャスト・アウト（書き出し）を不要にする。 【構成】 キャッシュは、読取りスヌープ・ヒット・サ
イクル中に直接、キャッシュ中のメモリ位置からローカ
ル・バス・マスタ又は入出力バス・マスタへデータを転
送するように動作する。キャッシュは、さらに、書込み
スヌープ・ヒット・サイクル中に、データをメイン・メ
モリへキャスト・アウトせずにキャッシュ中のメモリ位
置にあるデータを無効化するように動作する。キャッシ
ュはバス・インタフェース制御装置の一部であってよ
く、１つのバス・マスタと選択的に通信するために直接
ローカル・バスおよび入出力バスに結合することができ
る。またキャッシュはＬ１ＣＰＵキャッシュでも、ロー
カル・バスに直接結合されたＬ２キャッシュでもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的にはパーソナル
・コンピュータに関し、詳細には、メイン・メモリへの
キャッシュ・データのキャスト・アウト（書き出し）を
不要にするための直接スレーブ・インタフェースを有す
るストア・イン・キャッシュによって性能が拡張された
パーソナル・コンピュータに関する。

【０００２】

【従来の技術】現代の高速電子データ処理システムは、
プロセッサまたはＣＰＵと、サイクル時間がプロセッサ
のサイクル時間よりもずっと遅い高容量で比較的低速の
メイン・メモリ、およびプロセッサのサイクル時間に匹
敵するメモリ・サイクル時間を有する従来キャッシュと
して知られている比較的低容量で高速のメモリを含む、
階層メモリ・システムとを備えることが多い。そのよう
なキャッシュ・メモリ・システムは、程度の差こそあれ
合理的なコストで有効メモリ・アクセス時間を短縮する
ためのものとして当技術分野で周知である。

【０００３】キャッシュの目的は、ＣＰＵがデータおよ
び命令のためにメイン・メモリにアクセスする必要があ
る回数を減らすことによってＣＰＵの演算速度を増加す
ることである。ＣＰＵが情報を必要とするとき、その情
報はメイン・メモリから読み取られ、プロセッサに提供
され、キャッシュ・メモリに書き込まれる。次いでプロ
セッサが同じ情報を必要とする場合、通常メイン・メモ
リを読む際に出会う時間遅延をなくすために該情報は直
接キャッシュ・メモリから読み取られる。

【０００４】現行の階層メモリ・システムにはいくつか
のキャッシュ・レベルがある。たとえば、最も高速のマ
イクロプロセッサ（たとえば、インテル８０４８６）
は、より多くのメモリとより速い演算速度を求めるアプ
リケーション・プログラムの増大する要求を満たすため
に内部キャッシュまたは専用キャッシュ（Ｌ１）を有す
る。データや命令がＣＰＵの専用キャッシュにないとき
にさらにアクセス時間を短くするには、第２レベル・キ
ャッシュ（Ｌ２）を使用することが多い。第２レベル・
キャッシュは、ＣＰＵの外部のものであるが、メイン・
メモリよりもずっと短いアクセス時間をサポートする。

【０００５】現行のコンピュータ・システムで広く使用
されている２種類のキャッシュがある。ストア・スルー
（ＳＴ）（またはライト・スルー）キャッシュは読取り
動作と書込み動作を異なるように扱う。アドレスされた
行がキャッシュ中にあってもなくても、データはＳＴキ
ャッシュおよびメイン・メモリに書き込まれる。したが
って、キャッシュとメイン・メモリは常に一致してい
る。これによって、メイン・メモリが現行のものに維持
され、最新のデータを有することになる。読取りヒット
時には、データは、メイン・メモリへのアクセスなしで
ＳＴキャッシュから読み取られる。しかし、ＳＴキャッ
シュの欠点は、通常、平均ですべての参照の１０％ない
し２０％を占める書込みがすべてメイン・メモリに送ら
れ、顕著な性能低下を回避するには大量のメイン・メモ
リ帯域幅が必要になることである。

【０００６】ストア・イン（ＳＩ）（またはライト・バ
ック）キャッシュはＳＴキャッシュよりも優れたシステ
ム性能を提供することが分かっている。ＳＴキャッシュ
とは対称的に、ＳＩキャッシュは読取り動作と書込み動
作を同じに扱う。アクセス・アドレスによって指定され
たデータの行がＳＩキャッシュに存在する場合、データ
はキャッシュだけから読み取られ、あるいはキャッシュ
だけに書き込まれる。すべての書込みがメイン・メモリ
の更新なしでキャッシュに対して直接行われるので、Ｓ
Ｉキャッシュは、ＳＴキャッシュ設計と比べて、ＣＰＵ
が必要とするメイン・メモリ帯域幅（バンド）を大幅に
低減する。

【０００７】ＳＩキャッシュ（Ｌ１およびＬ２）の問題
点は、現情報がキャッシュ中にあり、メイン・メモリ中
にはないことである。したがって、ＣＰＵ以外の他の何
らかのバス装置がメイン・メモリにアクセスしようとす
るとき、ＳＩキャッシュは、データの保全性を維持する
ために、読取りまたは書込み動作を実行できるように該
キャッシュ自体のデータをメイン・メモリへキャスト・
アウトしておかなければならない。たとえば、メイン・
メモリ読取りスヌープ・ヒットが発生した（バス・マス
タ装置が、キャッシュ中にしか存在しないメイン・メモ
リ中の位置を読み取ろうとしていることを、キャッシュ
が検出した）とき、キャッシュは、バス・マスタ装置が
メイン・メモリを読むことができるようにメイン・メモ
リ中のデータを更新しておかなければならない。キャッ
シュは、バス・マスタによって供給されたアドレスに対
応するデータの行をキャスト・アウト（書き出し又は追
い出し）する。

【０００８】メイン・メモリ書込みスヌープ・ヒットが
発生した（バス・マスタ装置が、すでにキャッシュ中に
存在しているメイン・メモリ中の位置に書き込もうとし
ていることを、キャッシュが検出した）とき、キャッシ
ュはやはり、アドレスされたデータ行をメイン・メモリ
へキャスト・アウトして、キャッシュ中の対応するデー
タ行を無効化する。次いで、バス制御装置はメイン・メ
モリで最新のデータを上書きする。バス・マスタが行の
全１６バイトよりも少ないバイトを書き込もうとしてい
る場合でもキャッシュ中のデータ行全体をキャスト・ア
ウトして無効化しなければならない。なぜなら、キャッ
シュは、行のどのバイトがアクセスされているかを判定
できないからである。

【０００９】たとえば、従来のキャッシュ（Ｌ１および
Ｌ２）は以下のように動作することができる。入出力
（Ｉ／Ｏ）バス・マスタがキャッシュ（Ｌ１またはＬ
２）中のメモリ位置への読取りサイクルまたは書込みサ
イクルを開始するとき、バス制御装置（メイン・メモリ
制御装置）は制御信号ＣＨＲＤＹを非アクティブにドラ
イブして、バス制御装置がまだ該サイクルを完了する準
備ができていないことを入出力バス・マスタに示す。次
いで、キャッシュは、バス制御装置によって受け取られ
るＨＩＴＭ制御信号をアクティブにドライブする。ＨＩ
ＴＭは、キャッシュが最新のデータを有し、動作を実行
できるようにするために該データをメイン・メモリへ転
送しなければならないことを示す。キャッシュは次い
で、データ行をメイン・メモリへキャスト・アウトする
（そして、書込みサイクルのためにキャッシュ中の対応
するデータ行を無効化する）。キャスト・アウトが完了
した後、バス制御装置はＣＨＲＤＹをアクティブにドラ
イブし、次いで、データ行を入出力バス・マスタに送り
（読取りサイクル）、あるいはメイン・メモリに新しい
データを書き込む（書込みサイクル）ことによってサイ
クルを完了する。

【００１０】ローカル・バス（ＬＢ）バス・マスタがキ
ャッシュ（Ｌ１またはＬ２）中のメモリ位置への読取り
サイクルまたは書込みサイクルを開始すると、キャッシ
ュはスヌープ中のヒットを宣言する。次いで、キャッシ
ュは、メイン・メモリ制御装置に入力されるＨＩＴＭを
アクティブにドライブし、このサイクルを処理できるよ
うにするにはキャスト・アウトを行わなければならない
ことを通知する。次いで、バス制御装置は、キャスト・
アウトが完了した後にバス・マスタがこのサイクルを再
開できるように、ＢＡＣＫＯＦＦ信号をＬＢバスへドラ
イブする。次いで、データ行がメイン・メモリにキャス
ト・アウトされ、次いで、バス・マスタは読取りサイク
ルまたは書込みサイクルを再開することができる。

【００１１】

【発明が解決しようとする課題】入出力マスタ装置また
はＬＢマスタ装置がメイン・メモリにアクセスできるよ
うにするにはキャッシュがメイン・メモリ読取りスヌー
プ・ヒットおよびメイン・メモリ書込みスヌープ・ヒッ
ト時にデータをキャスト・アウトしなければならないの
で、システム性能は大幅に低下する。また、従来のＳＩ
キャッシュでは、バス・マスタがデータにアクセスでき
るようにするためにメイン・メモリ中のキャッシュ・デ
ータを更新する余分なステップが必要とされるので、マ
イクロ・チャネル（Ｍｉｃｒｏ Ｃｈａｎｎｅｌ）デー
タ・ストリーム化を使用することはできない。したがっ
て、キャッシュ・データのキャスト・アウトを不要にす
るストア・イン・キャッシュ・メモリ・システムを開発
する必要がある。

【００１２】

【課題を解決するための手段】本発明は、読取りスヌー
プ・ヒット・サイクルおよび書込みスヌープ・ヒット・
サイクル時のメイン・メモリへのキャスト・アウトを不
要にする直接スレーブ・インタフェース・キャッシュに
関する。本発明の一実施例では、キャッシュはバス・イ
ンタフェース制御装置（ＢＩＣ）の一部であり、ローカ
ル・バスおよび入出力バスからアドレス情報を受け取
り、ローカル・バス（ＬＢ）マスタおよび入出力バス・
マスタのうちの一方と選択的に通信するために、直接ロ
ーカル・プロセッサ・バスおよび入出力バスに結合され
ている。キャッシュは、（ｉ）読取りスヌープ・ヒット
・サイクル中に直接、キャッシュ中のメモリ位置からロ
ーカル・バス・マスタまたは入出力バス・マスタにデー
タを転送するための手段と、（ｉｉ）ローカル・バス・
マスタまたは入出力バス・マスタによって開始された書
込みスヌープ・ヒット・サイクル中にデータをキャスト
・アウトせずにキャッシュ中のメモリ位置にあるデータ
を無効化するための手段のうちの一方または両方を含む
ことができる。

【００１３】この実施例のキャッシュは、それぞれ、ロ
ーカル・バス・マスタによってローカル・バス上に供給
されるアドレスまたは入出力バス・マスタによって入出
力バス上に供給されるアドレスに選択的に結合される、
タグ・アレイと、状態アレイと、メモリ・アレイとを含
む。比較機構は、選択されたバス・マスタによってキャ
ッシュに提供されたアドレスをキャッシュ中のタグと比
較し、アドレスがキャッシュ中にあるかどうかを示すた
めの信号を生成する。この信号はローカル・バス・キャ
ッシュ制御装置および入出力キャッシュ制御装置に入力
される。

【００１４】入出力バス・マスタは、入出力バスを制御
下においてメイン・メモリ位置にあるバイトへの読取り
サイクルを開始すると、入出力バス上のそのバイトのア
ドレスと、そのアドレスでどんなタイプの動作（読取
り、書込みなど）を実行すべきかを示す制御情報とを入
出力バス上に置く。キャッシュは、スヌープ中にこのサ
イクルを検出する。入出力アドレスは、タグ・アレイ、
状態アレイ、およびキャッシュ・メモリ・アレイとして
多重化される。アドレスがキャッシュ中に存在すると
き、比較機構によってヒットが宣言される。アドレスが
直接キャッシュ・メモリ・アレイに提供されるので、デ
ータ（バイト）はキャッシュから読み取られて直接入出
力バス・マスタに提供される。

【００１５】入出力バス・マスタによって開始された書
込みスヌープ・ヒット・サイクル中に、入出力キャッシ
ュ制御装置は、状態アレイに入力される制御信号を生成
する。この制御信号は、データをメイン・メモリへキャ
スト・アウトせずに、キャッシュ中の選択されたアドレ
ス位置に対応するバイトの有効ビットを示すために使用
される。次いで、バス・インタフェース制御装置はメイ
ン・メモリに新しいデータを書き込む。（ＣＰＵ以外
の）ローカル・バス・マスタがローカル・バスを制御し
ているときの本発明のキャッシュの動作は、入出力バス
・マスタに関して上記で説明したものと同じである。

【００１６】本発明の他の実施例では、キャッシュは直
接ローカル・バスに結合されたＬ１内部ＣＰＵキャッシ
ュまたはＬ２キャッシュである。Ｌ１およびＬ２キャッ
シュは、読取りスヌープ・ヒット・サイクルまたは書込
みスヌープ・ヒット・サイクル、あるいはその両方中に
直接スレーブ・インタフェースを提供する。Ｌ１および
Ｌ２キャッシュは、（ｉ）読取りスヌープ・ヒット・サ
イクル中に直接、キャッシュ中のメモリ位置からローカ
ル・バス・マスタまたは入出力バス・マスタにデータを
転送するための手段と、（ｉｉ）ローカル・バス・マス
タまたは入出力バス・マスタによって開始された書込み
スヌープ・ヒット・サイクル中に、データをキャスト・
アウトせずに、アドレスされたメモリ位置に対応するキ
ャッシュ中のバイトだけを無効化するための手段のうち
の一方または両方を含むことができる。読取りスヌープ
・ヒット・サイクル中に、キャッシュは（ｉ）キャッシ
ュ中に有効なデータがあることを示すように制御信号Ｈ
ＩＴＴをドライブし、他のメモリ・スレーブがバス・サ
イクルに応答するのを妨げ、（ｉｉ）読取りサイクルを
終了させるようにＲＥＡＤＹ信号をドライブする。

【００１７】本発明のＬ１およびＬ２キャッシュは、入
出力インタフェースを除きＢＩＣのキャッシュの要素を
すべて含む。具体的には、Ｌ１およびＬ２キャッシュ
は、それぞれ、ローカル・バス・マスタまたは入出力バ
ス・マスタによって入出力バス上に供給されるアドレス
に結合される、タグ・アレイと、状態アレイと、メモリ
・アレイとを含む。比較機構は、１つのバス・マスタに
よってキャッシュに提供されたアドレスをキャッシュ中
のタグと比較し、アドレスがキャッシュ中にあるかどう
かを示すための内部信号を生成する。この信号はローカ
ル・バス・キャッシュ制御装置に入力される。

【００１８】アドレスを有するメイン・メモリ位置から
データを読み取るために入出力バス・マスタによって開
始されるバス・サイクルに関しては、入出力バス・マス
タはＢＩＣの調停手順に従って入出力バスを制御下にお
く。キャッシュはスヌープ中にこのバス・サイクルを検
出する。比較機構は、メモリ・アドレスをタグ・アレイ
中のタグと比較し、アドレスがキャッシュ中に存在する
ときはヒットを宣言する。キャッシュ制御装置は次い
で、他のメモリ・スレーブ（Ｌ１キャッシュおよびＢＩ
Ｃメモリ制御装置）が応答するのを妨げるようにＨＩＴ
Ｔ信号をドライブする。データはＲＥＡＤＹ信号と共に
ローカル・バス上に置かれる。次いで、ＢＩＣはデータ
を取り、入出力バスを介して入出力バス・マスタに転送
する。

【００１９】入出力バス・マスタがＬ１またはＬ２キャ
ッシュ中の対応するアドレスを有するメモリ位置への書
込み動作を実行中の場合、ローカル・バス・キャッシュ
制御装置は、アドレスされたメイン・メモリ位置に対応
するＬ１またはＬ２キャッシュ中のバイトを無効化する
ように、状態アレイによって受け取られる制御信号をド
ライブする。次いで、ＢＩＣはメイン・メモリに新しい
データを書き込む。このサイクル中にキャッシュ・デー
タ・キャスト・アウトは行われない。（ＣＰＵ以外の）
ローカル・バス・マスタがローカル・バスを制御してい
るときの本発明のＬ１またはＬ２キャッシュの動作は、
入出力バス・マスタに関して上記で説明したものと同じ
である。

【００２０】したがって、バス・マスタ（ＣＰＵ以外の
入出力バス・マスタまたはローカル・バス・マスタ）に
よってアドレスされたメイン・メモリ位置が本発明のキ
ャッシュのうちのどれか１つにも存在する場合、読取り
スヌープ・ヒットが発生し、キャッシュが最初にデータ
をメイン・メモリへキャスト・アウトしておく必要なし
に、データが直接キャッシュからバス・マスタへ転送さ
れる（読み込まれる）。バス・マスタが書込み要求を発
行し、アドレスされたバイトがキャッシュ中にある場合
（書込みスヌープ・ヒット）、キャッシュはその特定の
アドレス位置のバイトを無効化し、バス・マスタは、キ
ャッシュが最初にデータをメイン・メモリへキャスト・
アウトしておく必要なしに、直接メイン・メモリに書き
込むことができる。

【００２１】本発明の直接スレーブ・インタフェース
は、メイン・メモリの読取りスヌープ・ヒットまたは書
込みスヌープ・ヒット時にデータをメイン・メモリへキ
ャスト・アウトするステップが不要になる点で、従来技
術のＳＩキャッシュに勝る顕著な利点を有する。余分の
キャスト・アウト・ステップを不要にすることによっ
て、本発明のキャッシュはコンピュータの演算速度を大
幅に増加させ、かつマイクロ・チャネル・データ・スト
リーム化をサポートするほど高速である。

【００２２】

【実施例】本発明の好ましい実施例が示された添付の図
面に関して本発明を以下で詳細に説明するが、説明の始
めに、当業者なら、本発明に記載された発明を修正し、
なおかつ本発明の好ましい結果を達成できることを理解
されたい。したがって、以下の説明は、当業者を対象と
する広範囲の教示的開示として理解すべきものであり、
本発明を限定するものとして理解すべきものではない。

【００２３】ここで、添付の図面を詳細に参照すると、
本発明を実施するマイクロコンピュータが示されてお
り、全体的に１０で示されている（図１）。コンピュー
タ１０は、関連するモニタ１１と、キーボード１２と、
プリンタまたはプロッタ１４とを有する。コンピュータ
１０は、図２に示したように、ディジタル・データを処
理して記憶するための電動のデータ処理構成要素および
データ記憶構成要素を受けるための密閉され遮蔽された
容積を形成する上でシャシ１９と協働するカバー１５を
有する。これらの構成要素のうちの少なくともあるもの
は、シャシ１９上に据え付けられ、かつ上記で識別した
ものや、フロッピィ・ディスク・ドライブ、様々な形の
直接アクセス記憶装置、付属のカードまたはボードなど
他の関連する要素を含むコンピュータ１０の構成要素を
電気的に相互接続するための手段を提供する、多層プレ
ーナ２０すなわちマザーボード上に据え付けられてい
る。

【００２４】シャシ１９は、ベースと背部パネル（図
２）とを有し、磁気ディスクまたは光学ディスク用のデ
ィスク・ドライブ、テープ・バックアップ・ドライブな
どのデータ記憶装置を受けるための少なくとも１つの空
のベイを形成する。図の形では、上部ベイ２２は第１の
寸法の周辺装置（３．５インチとして知られているもの
など）を受けるようになされている。フロッピィ・ディ
スク・ドライブ、すなわち、一般に知られているよう
に、挿入されたディスケットを受けて、該ディスケット
を使用してデータを受け取り、記憶し、送ることができ
る、取外し可能な媒体直接アクセス記憶装置は、上部ベ
イ２２に提供することができる。

【００２５】上記の構造を本発明に関係付ける前に、パ
ーソナル・コンピュータ・システム１０の一般的な動作
の概要を検討しておくのが有益であろう。図３を参照す
ると、プレーナ２０上に据え付けられた構成要素と、パ
ーソナル・コンピュータ・システムの入出力スロットお
よびその他のハードウェアとプレーナとの接続部とを含
む、本発明によるシステム１０などのコンピュータ・シ
ステムの様々な構成要素を示すパーソナル・コンピュー
タ・システムのブロック図が示されている。プレーナに
は、本発明による直接スレーブ・インタフェース内部Ｌ
１キャッシュ３３を任意選択で有することができるプロ
セッサ３２が接続されている。ＣＰＵ３２は、バス・イ
ンタフェース制御装置３５と、本明細書ではシングル・
インライン・メモリ・モジュール（ＳＩＭＭ）として示
した揮発性ランダム・アクセス・メモリ（ＲＡＭ）３６
（メイン・メモリ）と、ＣＰＵ３２に対する基本入出力
操作用の命令が記憶されたＢＩＯＳ ＲＯＭ３８とに高
速ＣＰＵローカル・バスによって接続されている。ＢＩ
ＯＳ ＲＯＭ３８は、マイクロプロセッサ３２の入出力
装置とオペレーティング・システムとのインタフェース
をとるために使用されるＢＩＯＳを含む。ＢＩＯＳの実
行時間を短縮するように、ＲＯＭ３８に記憶された命令
をＲＡＭ３６にコピーすることができる。

【００２６】特に図３のシステム・ブロック図に関して
以下で本発明を説明するが、以下の説明の始めに、当業
者なら、本発明に従った装置および方法を他のハードウ
ェア構成のプレーナ・ボードと共に使用することが構想
されることを理解されたい。たとえば、システム・プロ
セッサはインテル社製の８０４８６マイクロプロセッサ
でよい。

【００２７】ここで図３に戻ると、（データ構成要素、
アドレス構成要素、および制御構成要素から成る）ＣＰ
Ｕローカル・バス３４は、本発明による直接スレーブ・
インタフェースＬ２キャッシュ３７とマイクロプロセッ
サ３２との接続も提供している。数値演算コプロセッサ
（ＭＣＰＵ）３９および小型コンピュータ・システム・
インタフェース（ＳＣＳＩ）制御装置４０も、ローカル
・バス３４によってＣＰＵ３２に接続されている。コン
ピュータ設計および操作の当業者に知られているよう
に、ＳＣＳＩ制御装置４０は、読取り専用メモリ（ＲＯ
Ｍ）４１、ＲＡＭ４２、および図の右に示した入出力接
続によって様々なタイプの適当な外部装置に接続するこ
とができる。ＳＣＳＩ制御装置４０は、ハード・ディス
ク・ドライブおよびフロッピィ・ディスク・ドライブと
しても知られている記憶装置や、電気光学式記憶装置、
テープ記憶装置、その他の記憶装置などの記憶メモリ装
置を制御する上で記憶制御装置として機能する。

【００２８】バス・インタフェース制御装置（ＢＩＣ）
３５は、本発明によるストア・イン直接スレーブ・イン
タフェース・キャッシュ４３を含む。ＢＩＣ３５はＣＰ
Ｕローカル・バス３４を入出力バス４４に結合し、数あ
る機能の中でプロトコル変換機構、メモリ制御装置、お
よびＤＭＡ制御装置として機能する。ＢＩＣ３５は、バ
ス４４によって、マイクロ・チャネル・アダプタ・カー
ド４５を受けるための複数の入出力スロットを有するマ
イクロ・チャネル・バスなどのオプション用のバスに結
合される。該アダプタ・カードはさらに、入出力装置ま
たはメモリ（図示せず）に結合することができる。入出
力バス４４は、アドレス構成要素と、データ構成要素
と、制御構成要素とを含む。入出力バス４４は、マイク
ロ・チャネル仕様以外のバス仕様に合わせて構成するこ
とができる。

【００２９】入出力バス４４には、４８で示した文字ベ
ースの情報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）
と、４９で示したグラフィックまたはイメージ・ベース
の情報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）とに
関連するビデオ信号プロセッサ（ＶＳＰ）４６など様々
な入出力構成要素が結合されている。プロセッサ４６と
交換されるビデオ信号は、ディジタル・アナログ変換器
（ＤＡＣ）５０を介してモニタまたはその他の表示装置
に送ることができる。ビデオ・レコーダ／プレーヤ、カ
メラなどの形をとることができる、本明細書では自然イ
メージ入出力と呼ぶものにＶＳＰ４６を直接接続するこ
ともできる。入出力バス４４は、ディジタル信号プロセ
ッサ（ＤＳＰ）５１自体による信号の処理のためのソフ
トウェア命令と、そのような処理に関与するデータとを
記憶するために利用できる関連する命令ＲＡＭ５２とデ
ータＲＡＭ５４とを有するＤＳＰ５１にも結合されてい
る。ＤＳＰ５１は、オーディオ制御装置５５を提供する
ことによるオーディオ入出力の処理と、アナログ・イン
タフェース制御装置５６を提供することによる他の信号
の処理とを行う。最後に、入出力バス４４は、フロッピ
ィ・ディスク・ドライブ、プリンタまたはプロッタ１
４、キーボード１２、マウスまたはポインティング装置
（図示せず）を含む従来の周辺装置とシリアル・ポート
によって入出力を交換するための関連する電気消去プロ
グラム可能読取り専用メモリ（ＥＥＰＲＯＭ）５９を有
する入出力制御装置５８に結合されている。

【００３０】本発明のより詳細な説明に移る前にまず、
いわゆる複数バス・マスタまたはバス・マスタのパーソ
ナル・コンピュータによるサポートを検討しておくこと
が妥当である。「マスタ」とは、本明細書では、バス・
アドレスおよびドライブ・アドレス、バス上のデータ信
号および制御信号を制御下におくように設計されたプロ
セッサまたは回路のことである。そのような機能を有す
ることによって、マスタ装置はシステム・メモリとその
他の装置の間で情報を転送することができる。

【００３１】システム・マスタ（通常、ＣＰＵ）、ＤＭ
Ａ制御装置、およびバス・マスタの３つのタイプにマス
タを分けることが提案されている。システム・マスタは
システム構成を制御して管理する。これは通常、システ
ム中のデフォルト・マスタである。デフォルト・マスタ
は、他のマスタがバスを必要としないときに該バスを所
有する。ＤＭＡマスタは特殊なタイプのマスタであり、
ＤＭＡスレーブとマスタ・スレーブの間でデータを転送
し、バスの使用要求を出さずに、アービトレータである
ＤＭＡスレーブの要求を満たす。バス・マスタは、本明
細書では、バスの使用要求を出し、入出力スレーブまた
はメモリ・スレーブに関する情報転送をサポートする。

【００３２】バス・マスタは必ずしもプロセッサを必要
としないので、何をもってある装置を「バス・マスタ」
とするかは明確ではない。バス・マスタは、他のバス・
マスタによってアクセスされたときにスレーブとして応
答するように呼び出すこともできる。バス・マスタは、
調停を介してバスを制御下におき、かつ定義されたバス
・サイクルを実行することができることによって区別さ
れる。一般に、完全機能バス・マスタ、特殊機能制御装
置、およびプログラム可能な特殊機能制御装置の３種類
のバス・マスタがある。それらの間の基本的な違いは、
融通性、機能、およびコストの程度である。完全機能バ
ス・マスタは最も融通がきき、最大の機能を有し、最も
コストがかかる。通常、完全機能バス・マスタはそれ自
体のプログラム可能なＣＰＵを有し、オペレーティング
・システム・ソフトウェアを含め、すべてのシステム資
源を制御することができる。特殊機能制御装置は融通
性、機能が最も劣り、最もコストがかからない。通常、
特殊機能制御装置は、特殊機能を実行するのに論理回路
は使用するがＣＰＵは使用せず、他のマスタからの援助
をほとんど、あるいはまったく必要としない。プログラ
ム可能な特殊機能制御装置は他の２つのバス・マスタ間
の範囲を占める。特殊機能制御装置とプログラム可能な
特殊機能制御装置の間の基本的な違いは、バス・マスタ
の機能特性または実行特性、あるいはその両方を修正す
る能力である。そのような修正は、処理装置または設定
可能なレジスタを使用することによって行うことができ
る。

【００３３】本明細書に与えた定義内では、ＣＰＵ３
２、ＭＣＰＵ３９、およびＳＣＳＩ制御装置４０はすべ
て、直接ローカル・バス３４に結合されたマスタとして
機能できるが、入出力制御装置５８、ＤＳＰ５１、ＶＳ
Ｐ４６、および場合によってはマイクロ・チャネル・ス
ロットに据え付けられた付属ボード４５はすべて、直接
入出力バス４４に結合されたマスタとして機能すること
ができる。

【００３４】図４を参照すると、本発明の直接スレーブ
・インタフェース・キャッシュ４３の一実施例の概略ブ
ロック図が示されている。キャッシュ４３はＢＩＣ３５
内に組み込まれ、キャッシュ制御装置７０と、ローカル
・バス（ＬＢ）インタフェース７２と、入出力（Ｉ／
Ｏ）インタフェース７４とを含む。キャッシュ４３はＬ
Ｂインタフェース７２によってＣＰＵ３２に結合されて
いる。キャッシュ４３は、入出力インタフェース７４に
よって直接入出力装置にも結合されている。したがっ
て、キャッシュ４３は、それぞれＬＢバスまたは入出力
バスを介して直接ローカル・バス・マスタまたは入出力
バス・マスタへデータを双方向転送するための２つのイ
ンタフェースを有する。本発明は入出力バス４４とのイ
ンタフェース７４に限らず、たとえば、マイクロ・チャ
ネル・アダプタ・カード４５を使用するマイクロ・チャ
ネル・バス、ペリフェラル・コンポーネント・インター
コネクト（ＰＣＩ）バス（図示せず）、ビデオ電子機器
標準協会（ＶＥＳＡ）バス（図示せず）などの入出力バ
ス４４に結合されたどんなタイプの二次バスとのインタ
フェースでもよいことを理解されたい。

【００３５】キャッシュ４３の動作および利点の全般的
な概要を図３に関して説明する。キャッシュ４３は、従
来スヌープ機能を含むストアイン・キャッシュである。
キャッシュ４３は常に、要求されたアドレスがキャッシ
ュ４３中にあるかどうかを調べるためにメイン・メモリ
３６にアクセスしたいＣＰＵ３２以外の装置によって出
された要求を検査する。たとえば、ＤＳＰ５１などの入
出力装置が入出力バス４４へのアクセスを得て、メイン
・メモリ３６中のバイトを読み取るためのサイクルをド
ライブするとき、キャッシュ４３はスヌープ中にそのよ
うな読取り要求を検出し、データがキャッシュ４３中で
複製されているかどうかを検査する。ＤＳＰ５１によっ
てアドレスされたバイトがキャッシュ４３中にある場
合、読取りスヌープ・ヒットが発生し、メイン・メモリ
３６へのアクセスの必要なしに、アドレスされたバイト
だけが直接キャッシュ４３からＤＳＰ５１に転送される
（読み込まれる）。

【００３６】ＤＳＰ５１が書込み要求を発行し、アドレ
スされたバイトがキャッシュ４３中にある場合（書込み
スヌープ・ヒット）、キャッシュ４３は、ＤＳＰ５１に
よって供給されたアドレスに対応するバイトだけを無効
化する。次いで、キャッシュ４３が最初にメイン・メモ
リ３６にデータをキャスト・アウトしておく必要なし
に、ＢＩＣ３５は直接メモリ３６に書き込むことができ
る。キャッシュ４３中にないアドレスに関する要求がＤ
ＳＰ５１によって出された場合、キャッシュ４３は非ア
クティブになり、読取りスヌープ・ミス・サイクルまた
は書込みスヌープ・ミス・サイクルは従来どおり、メイ
ン・メモリ３６中で実行される。

【００３７】ここで、図５に移ると、本発明の二重バス
・インタフェース・キャッシュ４３の制御ディレクトリ
構成が示されている。キャッシュ４３は４ウェイ・セッ
ト・アソシエーティブ・キャッシュである。キャッシュ
・データは、それぞれ、幅３２ビット（１ワード）、深
さ３２ビットで、合計で５１２バイトである４つのバン
ク（Ａ、Ｂ、Ｃ、Ｄ）から成るスタティク・ランダム・
アクセス・メモリ（ＳＲＡＭ）アレイ８４中に記憶され
る。本発明はそのようなサイズのキャッシュ・アレイに
限らないが、残りの説明は、図示の目的上、これらの数
字に基づいて行う。

【００３８】４つのデータ・バンク中の各項目に対応す
る最上位の１９個のアドレス・ビットは、各バンクごと
の３２ｘ１９ＴＡＧアレイ８０の４つの１９ビット・グ
ループに保存される。各バンク中の各アドレス位置ごと
の各バイトは、ＳＲＡＭアレイ８４中に特定のバイトが
存在する場合はそのバイト用の有効バイトがオンにな
り、ＳＲＡＭアレイ８４中に特定のバイトが存在しない
場合はそのバイト用の有効ビットがオフになるような対
応する有効ビットを有する。各アドレス位置ごとに４つ
のバイトがあるので、各アドレスに関連する４つの有効
（Ｖａｌｉｄ）ビットがあり、合計で１６個の有効ビッ
トがある。３つのＬＲＵビットは、従来のＬＲＵアルゴ
リズムに従ってキャッシュが一杯になったときに４つの
データ・バンクのうちのどれが新しい項目で置換される
かを示すために使用される。３つのＬＲＵビットと１６
個の有効ビットは１９ｘ１９状態アレイまたはＬＲＵ／
有効アレイ８２を構成する。

【００３９】図６を参照すると、本発明のキャッシュ４
３の概略図が示されている。タグ（ＴＡＧ）アレイ８
０、状態アレイ８２、およびＳＲＡＭアレイ８４はそれ
ぞれ、４つの入力と１つの入力とを有する。４つの入力
には、アドレス入力、データ・イン入力、クロック入
力、ビット書込み制御入力が含まれる。ＬＢキャッシュ
制御装置８６は、ＨＬＤＡ、ＡＤＳ＃、Ｍ／ＩＯ＃、Ｗ
／Ｒ＃、およびＨＩＴ／ＭＩＳＳ（内部）を含む複数の
入力を受け取る。ＨＬＤＡは、ＣＰＵ３２によって開始
されたローカル・バス・サイクルを（ＣＰＵ３２以外
の）ローカル・バス・マスタによって開始されたローカ
ル・バス・サイクルと区別するために使用される制御信
号である。ＡＤＳ＃、Ｍ／ＩＯ＃、およびＷ／Ｒ＃は、
ＨＬＤＡがハイのときにローカル・バス３４を制御して
いるローカル・バス・マスタによってドライブされる制
御信号である。ＡＤＳ＃線はローカル・バス・アドレス
状況標識であり、有効なローカル・バス・サイクルが利
用可能であることを示すようにローカル・バス・マスタ
によってドライブされる。有効なローカル・バス・サイ
クルがある（ＡＤＳ＃ロー）場合、Ｍ／ＩＯ＃は、有効
なＬＢサイクルがメモリ・サイクル（Ｍ／ＩＯ＃ハイ）
か、それとも入出力サイクル（Ｍ／ＩＯ＃ロー）かを示
す。Ｗ／Ｒ＃は、書込みサイクル（Ｗ／Ｒ＃ハイ）また
は読取りサイクル（Ｗ／Ｒ＃ロー）を示すために使用さ
れる、ローカル・バス・マスタでドライブされるサイク
ル定義信号である。

【００４０】比較機構（ＣＯＭＰ）９０は、入出力バス
・マスタまたはＬＢバス・マスタによってキャッシュ４
３に提供されたアドレスをＴＡＧアレイ８０中のタグと
比較するために使用される。したがって、アドレスが存
在する場合、比較機構９０がＨＩＴ／ＭＩＳＳをアクテ
ィブローにドライブすることによってヒットが宣言され
る。ＴＡＧアレイ８０中にアドレスが存在しないとき、
比較機構９０はＨＩＴ／ＭＩＳＳをハイにドライブする
ことによってミスを宣言する。ＴＡＧアレイ８０、ＬＲ
Ｕ／ＶＡＬＩＤアレイ８２、およびＳＲＡＭアレイ８４
は、ローカル・バス・マスタがバス・サイクルをドライ
ブしているか、それとも入出力バス・マスタがバス・サ
イクルをドライブしているかに応じて、それぞれマルチ
プレクサ９２、９４、９６を介してＬＢアドレスまたは
入出力アドレスを受け取る。

【００４１】入出力キャッシュ制御装置８８は、比較機
構９０の出力（ＨＩＴ／ＭＩＳＳ）も受け取って、要求
されたアドレス位置がキャッシュ４３中に存在するかど
うかを判定する。入出力キャッシュ制御装置８８は入力
Ｓ０＃、Ｓ１＃、ＡＤＬ＃、Ｉ／Ｏ＿Ｍ／ＩＯ＃、およ
びＣＭＤ＃も受け取る。これらの制御信号はそれぞれ、
入出力バス４４を制御している入出力バス・マスタによ
ってドライブされる。Ｓ０＃、Ｓ１＃、およびＩ／Ｏ＿
Ｍ／ＩＯ＃は、入出力バス・サイクルがメモリ読取り
（Ｓ０＃ハイ、Ｓ１＃ハイ、Ｉ／Ｏ＿Ｍ／ＩＯ＃ハイ）
か、メモリ書込み（Ｓ０＃ハイ、Ｓ１＃ロー、Ｉ／Ｏ＿
Ｍ／ＩＯ＃ハイ）か、入出力読取り（Ｓ０＃ハイ、Ｓ１
＃ハイ、Ｉ／Ｏ＿Ｍ／ＩＯ＃ロー）か、入出力書込み
（Ｓ０＃ハイ、Ｓ１＃ロー、Ｉ／Ｏ＿Ｍ／ＩＯ＃ロー）
か、それとも割込み肯定応答バス・サイクル（Ｓ０＃ロ
ー）かを判定するように入出力キャッシュ制御装置８８
によって復号される。信号ＣＭＤ＃はアクティブ・ロー
であり、いつデータが有効であるかを定義するために使
用される。ＡＤＬ＃は、有効アドレスおよびその状況を
示すために使用される。

【００４２】ＬＢキャッシュ制御装置および入出力キャ
ッシュ制御装置８６、８８はそれぞれ、２つの出力信号
を生成する。ＬＢ＿ＬＲＵ／ＶＡＬＩＤ（有効）出力お
よびＩ／Ｏ＿ＬＲＵ／ＶＡＬＩＤ（有効）出力は、選択
されたワードのどのバイトが有効であるかと、必要に応
じてＬＲＵアルゴリズムによって置換されるバイトとを
示すために使用される。これらの出力は、ＬＢ＿ＢＩＴ
＿ＷＲ＿ＣＮＴＬおよびＩ／Ｏ＿ＢＩＴ＿ＷＲ＿ＣＮＴ
Ｌと共に、読取りヒット時に非アクティブであり、それ
ぞれＬＢバス・マスタまたは入出力バス・マスタからの
書込みスヌープ・ヒット時にアドレス位置のバイトを無
効化するために使用される。

【００４３】本発明の直接スレーブ・インタフェース・
キャッシュを完全に理解するために、その動作について
以下で説明する。一例として図３および６を参照する
と、ＭＣＰＵ３９およびＳＣＳＩ４０は、直接ローカル
・バス３４に結合されたローカル・バス・マスタである
が、入出力制御装置５８、ＤＳＰ５１、ＶＳＰ４６、お
よび場合によってはＭＣスロットに据え付けられた付属
ボード４５はすべて、直接入出力バス４４に結合された
入出力バス・マスタとして機能することができる。この
実施例では任意の適当なマイクロプロセッサ３２を使用
できるが、適切なマイクロプロセッサの１つには、イン
テル社が販売している８０３８６がある。１９９１年５
月２８日に出願され、本発明と共通に所有されている関
連米国特許出願第７０６６０２号に記載されたものな
ど、本発明ではどんなバス調停方式でも使用できる。

【００４４】動作時に、直接スレーブ・インタフェース
・キャッシュ４３は、従来ストアイン・キャッシュで行
われているように入出力バス４４をスヌープする（その
ようなスヌープ実施態様の細部はシステム依存性であ
り、本発明の一部ではなく、多数の変更が可能であ
る）。キャッシュ４３は入出力バス４４を調べて、メイ
ン・メモリ３６中の位置にアクセスするための要求がキ
ャッシュ４３中に存在しないことを確認する。たとえ
ば、入出力制御装置５８などの入出力バス・マスタ装置
は、調停を介して入出力バス４４を制御下においた後、
読取りサイクルをドライブすることができる。入出力バ
ス・マスタ５８は、それがアクセスしたいメモリ位置に
あるバイトのアドレスを入出力バス４４上に置く。Ｓ０
＃信号、Ｓ１＃信号、およびＩ／Ｏ＿Ｍ／ＩＯ＃信号
が、入出力バス・マスタ５８によって、有効な入出力バ
ス・サイクルが開始することと、どんなタイプの動作が
実行される予定かを示すように、適当なレベルにドライ
ブされる。

【００４５】入出力アドレスはＴＡＧ（タグ）アレイ８
０、ＬＲＵ／ＶＡＬＩＤ（有効）アレイ８２、およびＳ
ＲＡＭアレイ８４として多重化される。このアドレスは
ＴＡＧアレイ８０中のタグと比較され、それがキャッシ
ュ４３中に存在する場合、比較機構（ＣＯＭＰ）９０に
よってヒットが宣言される。ヒットがある場合、ＨＩＴ
（ヒット）／ＭＩＳＳ（ミス）信号がアクティブとアサ
ートされ、入出力キャッシュ制御装置８８に入力され
る。これは読取りサイクルなので、Ｉ／Ｏ＿ＬＲＵ／Ｖ
ＡＬＩＤ出力は使用されず、Ｉ／Ｏ＿ＢＩＴ＿ＷＲ＿Ｃ
ＮＴＲが非アクティブにセットされる。このアドレスは
マルチプレクサ（ＭＵＸ）９６によってＳＲＡＭアレイ
８４に提供されているので、データのバイトがＳＲＡＭ
アレイ８４から読み取られ、マルチプレクサ９８によっ
て入出力バス４４上に多重化される。したがって、入出
力バス・マスタ５８によって開始された読取りスヌープ
・ヒット・サイクル中に、要求されたバイトは、キャッ
シュ・データのキャスト・アウトなしで、直接キャッシ
ュ４３から入出力バス・マスタ５８へ転送される。

【００４６】入出力バス・マスタ５８によって開始され
たバス・サイクルが書込みサイクルのとき、入出力キャ
ッシュ制御装置８８はＩ／Ｏ＿ＢＩＴ＿ＷＲ＿ＣＮＴＬ
信号をローアクティブにセットし、Ｉ／Ｏ＿ＬＲＵ／Ｖ
ＡＬＩＤ上のアドレスされたバイト用の有効ビットを無
効にセットする。これらのビットはＬＢマスタによって
ＬＢ側からセットされたものなのでＬＲＵビットは影響
を受けない。これらの信号はＬＲＵ／ＶＡＬＩＤアレイ
８２によって受け取られ、入出力バス・マスタによって
供給されたアドレスに対応するバイト用の有効ビット
は、キャッシュ４３中の選択されたバイトを無効化する
ように無効に変更される。次いで、ＢＩＣ３５はメイン
・メモリ３６に新しいデータを書き込む。したがって、
書込みスヌープ・ヒット時に、キャッシュ・バイトはキ
ャッシュ・データのキャスト・アウトなしで無効化され
る。これは、入出力バス・マスタ５８によってデータ行
中のすべてのバイトよりも少ない数のバイトがアドレス
されているときでも書込みスヌープ・ヒット時にデータ
行全体を無効化してキャスト・アウトしなければならな
い従来のキャッシュに勝る顕著な改良である。

【００４７】同様に、たとえばＭＣＰＵ３９などＣＰＵ
３２以外のＬＢバス・マスタは、読取り動作を実行した
いとき、調停を介してローカル・バス３４を制御下にお
いた後に、読み取りたいメモリ位置のアドレスをローカ
ル・バス３４上に置く。ＡＤＳ＃信号およびＭ／ＩＯ＃
信号が、ＭＣＰＵ３９によって、有効なローカル・バス
・サイクルが開始することと、どんなタイプの動作が実
行される予定かを示すように、適当なレベルにドライブ
される。ＬＢアドレスは、それぞれマルチプレクサ（Ｍ
ＵＸ）９２、９４、９６によってＴＡＧアレイ８０、Ｌ
ＲＵ／ＶＡＬＩＤアレイ８２、およびキャッシュ（ＣＡ
ＣＨＥ）ＲＡＭアレイ８４として多重化される。このア
ドレスがＴＡＧアレイ８０中に存在する場合、比較機構
９０はＨＩＴ／ＭＩＳＳ信号をアクティブにドライブす
る。この信号は次いで、ＬＢキャッシュ制御装置８６に
入力される。ＬＢ＿ＬＲＵ／ＶＡＬＩＤ出力は何もせ
ず、ＬＢ＿ＢＩＴ＿ＷＲ＿ＣＮＴＲは非アクティブにセ
ットされる。このアドレスはキャッシュＲＡＭ８４に提
供されるので、データ（バイト）は、マルチプレクサ
（ＭＵＸ）９８によって単に、直接キャッシュＲＡＭ８
４からローカル・バス３４へ転送される。

【００４８】ＬＢバス・マスタ３９によって書込みサイ
クルが開始されると、ＬＢキャッシュ制御装置８８はＬ
Ｂ＿ＢＩＴ＿ＷＲ＿ＣＮＴＬ信号をロー・アクティブに
セットし、ＬＢ＿ＬＲＵ／ＶＡＬＩＤ上のアドレスされ
たバイトに対応する有効ビットを無効にセットする（Ｌ
ＲＵビットは、ＬＢマスタによって従来のＬＲＵアルゴ
リズムに従ってセットされる）。これらの信号はＬＲＵ
／ＶＡＬＩＤアレイ８２によって受け取られ、供給され
たアドレス用の有効ビットは、キャッシュ４３中の選択
されたバイトを無効化するように無効に変更される。次
いで、ＢＩＣ３５は、キャッシュ４３が最初にデータを
キャスト・アウトするのを待たずに、メイン・メモリ３
６中の対応するバイトに新しいデータを書き込む。

【００４９】入出力バス・マスタ５８またはＬＢバス・
マスタ３９が、キャッシュ４３中にないメモリ位置で実
行すべき読取り動作または書込み動作を要求した場合
（読取りスヌープ・ミスまたは書込みスヌープ・ミ
ス）、ＨＩＴ／ＭＩＳＳは比較機構９０によって非アク
ティブ・ハイにドライブされる。キャッシュ４３はこの
サイクルに応答せず、読取り動作または書込み動作は次
いで、従来どおり、直接メイン・メモリ３６で実行され
る。

【００５０】ここで、図７および８を参照すると、ＣＰ
Ｕの内部キャッシュ３３（図７）または外部Ｌ２キャッ
シュ３７（図８）が直接スレーブ・インタフェース・キ
ャッシュであってよい本発明の代替実施例のブロック図
が示されている。キャッシュ３３および３７は、読取り
スヌープ・ヒット・サイクル中に直接スレーブ・インタ
フェースを提供するために、従来のＬ１およびＬ２キャ
ッシュと比べて、１）キャッシュ中に有効なデータがあ
ることを示すように出力制御信号ＨＩＴＴをドライブし
て（アクティブ・ロー）、他のメモリがこのバス・サイ
クルに応答するのを妨げ、２）読取りサイクルを終了さ
せるように双方向ＲＥＡＤＹ信号をドライブする（アク
ティブ・ロー）修正を有する。従来のＬ１またはＬ２キ
ャッシュ（ＲＥＡＤＹが入力専用として受け取られる）
とは対称的に、本発明のＬ１およびＬ２キャッシュ３３
および３７は、双方向ＲＥＡＤＹ信号をドライブしてメ
モリ・スレーブとして働けるように該信号を有する。ま
た、Ｌ１およびＬ２キャッシュとは対称的に、キャッシ
ュ３３および３７は、データをメイン・メモリへキャス
ト・アウトせずに、アドレスされたメモリ位置に対応す
るキャッシュ中のバイトだけを無効化することによっ
て、書込みスヌープ・ヒット・サイクル中に直接スレー
ブ・インタフェースを提供する。

【００５１】本発明の直接スレーブ・インタフェースＬ
１およびＬ２キャッシュ３３、３７は動作が同じなの
で、以下の説明はＬ２キャッシュ３７に関するものであ
るが、Ｌ１キャッシュ３３にも同様に当てはまることを
理解されたい。もちろん、本発明の当業者なら、Ｌ１キ
ャッシュが通常Ｌ２キャッシュよりもずっと小規模であ
ることを理解されたい。本発明のＬ１キャッシュは、た
とえば、インテル社製のＰ５ペンティアム（Ｐｅｎｔｉ
ｕｍ）マイクプロセッサやＰ２４Ｔペンティアム（Ｐｅ
ｎｔｉｕｍ）マイクロプロセッサなど、読取りスヌープ
・ヒットまたは書込みスヌープ・ヒットが発生したとき
にデータ・キャスト・アウトを必要とする内部キャッシ
ュを有するどんなマイクロプロセッサでも実施すること
ができる。

【００５２】ここで図９に移ると、Ｌ２キャッシュ３７
は、入出力インタフェースを除き、図６に示したキャッ
シュ４３のすべての要素を含み、同じ要素にはすべて同
じ参照符号を付けてある。具体的には、キャッシュ３７
は入出力キャッシュ制御装置もそれに関係するいかなる
信号も含まない。キャッシュ３７はローカル・バス３４
上に供給されるアドレスにしか結合されないので、マル
チプレクサ９２、９４、９６は取り除かれている。Ｌ２
キャッシュ３７の制御ディレクトリ構成は、キャッシュ
４３に関して上記で説明したものと同じでよい。

【００５３】図３および９を参照すると、たとえばＳＣ
ＳＩ４０などＣＰＵ３２以外のＬＢマスタは、メイン・
メモリ３６中の特定のメモリ位置への読取りサイクルを
開始すると、その位置のアドレスをローカル・バス３４
上に置く。ＡＤＳ＃信号、Ｍ／ＩＯ＃信号、およびＷ／
Ｒ＃信号は、上述のように、ＨＬＤＡがハイのときにＳ
ＣＳＩ４０によって適当なレベルにドライブされる。キ
ャッシュ３７は、スヌープ中に読取りサイクルを検出す
る。ＬＢアドレスはローカル・バス３４を介してタグ
（ＴＡＧ）アレイ８０、ＬＲＵ／ＶＡＬＩＤアレイ８
２、およびキャッシュＲＡＭＳ８４内に送られる。ＨＩ
Ｔ／ＭＩＳＳは、キャッシュ３７中にアドレスが存在
し、このアドレスにあるバイト用の有効ビットがセット
されたときに比較機構９０によってアサートされる。こ
の信号は次いで、ＬＢキャッシュ制御装置８６に入力さ
れる。

【００５４】次いで、ＬＢキャッシュ制御装置８６はロ
ーカル・バス３４の制御部分上でＨＩＴＴ信号をアクテ
ィブローにドライブする。この信号は、Ｌ１キャッシュ
３３やＢＩＣメモリ制御装置（図示せず）など他のメモ
リ・スレーブによって受け取られ、Ｌ２キャッシュ３７
中にデータがあるのでこのサイクルに応答してはならな
いことをこれらの装置に示す。これは読取りサイクルな
ので、ＬＢ＿ＬＲＵ／ＶＡＬＩＤ出力は何もせず、ＬＢ
＿ＢＩＴ＿ＷＲ＿ＣＮＴＲは非アクティブにセットされ
る。このアドレスはキャッシュＲＡＭ８４に提供される
ので、データ（バイト）は単に、キャッシュＲＡＭ８４
から転送され、ローカル・バス３４上に置かれる。デー
タの転送と同時に、キャッシュ制御装置８６はローカル
・バス３４の制御部分上で、サイクルの終りを示すよう
にＲＥＡＤＹ信号をドライブする。したがって、キャッ
シュ３７はローカル・バス・マスタ４０のメモリ・スレ
ーブとして動作する。

【００５５】実行すべき動作が書込み動作であるとき、
ＬＢキャッシュ制御装置８６はＬＢ＿ＢＩＴ＿ＷＲ＿Ｃ
ＮＴＬ信号をローにセットし、ＬＢ＿ＬＲＵ／ＶＡＬＩ
Ｄ上の有効ビットを無効にセットする。これらの信号は
次いで、ＬＲＵ／ＶＡＬＩＤアレイ８２によって受け取
られ、選択されたバイト用の有効ビットは、アドレスさ
れたメイン・メモリ位置に対応するキャッシュ３７中の
バイトを無効化するように無効に変更される。次いで、
ＢＩＣ３５はメイン・メモリ３６に新しいデータを書き
込むことができる。このサイクル中にキャッシュ・デー
タのキャスト・アウトは行われない。キャッシュ３７が
そのデータをキャスト・アウトしないのは、キャッシュ
３７中で無効化された各バイトがＬＢバス・マスタ４０
によってアドレスされた各バイトに対応するからであ
る。これは、ＬＢバス・マスタによってデータ行中のす
べてのバイトよりも少ないバイトがアドレスされている
ときでも書込みスヌープ・ヒット時にデータ行全体を無
効化してキャスト・アウトしなければならない従来のキ
ャッシュに勝る顕著な改良である。

【００５６】たとえばＤＳＰ５１などの入出力バス・マ
スタによって開始されたサイクルに関しては、該バス・
マスタはＢＩＣ３５の調停手順に従って入出力バス４４
を制御下におく。入出力バス・マスタ５１は次いで、上
述のように、ＨＬＤＡがハイのときに制御信号ＡＤＳ
＃、Ｍ／ＩＯ＃、およびＷ／Ｒ＃を適当なレベルにドラ
イブし、メイン・メモリ３６中のメモリ位置からデータ
のバイトを読み取るバス・サイクルを開始する。Ｌ２キ
ャッシュ３７はスヌープ中にこの要求を検出する。デー
タのバイトがＳＲＡＭアレイ８４にも存在し、対応する
有効ビットがセットされたとき、以下の事象が発生す
る。比較機構９０は、ローカル・バス３４上のメモリ・
アドレスをＴＡＧアレイ８０中のタグと比較して、キャ
ッシュ・アクセスが有効であることを示すようにＨＩＴ
／ＭＩＳＳ信号をアクティブにドライブする。制御装置
８６は次いで、他のメモリ・スレーブ（Ｌ１キャッシュ
３３およびＢＩＣ３５メモリ制御装置）が応答するのを
妨げるようにＨＩＴＴ信号をドライブする。データ・バ
イトはＲＥＡＤＹ信号と共にローカル・バス３４上に置
かれ、ＢＩＣ３５によって入出力バス４４に転送され、
次いで入出力バス・マスタ５１に転送される。

【００５７】入出力バス・マスタ５１が、有効なデータ
を含むＬ２キャッシュ３７中にあるメモリ位置への書込
みサイクルを開始すると、ＬＢキャッシュ制御装置８６
はＬＢ＿ＢＩＴ＿ＷＲ＿ＣＮＴＬ信号をロー・アクティ
ブにセットし、ＬＢ＿ＬＲＵ／ＶＡＬＩＤ上の有効ビッ
トを無効にセットする。これらの信号は次いで、ＬＲＵ
／ＶＡＬＩＤアレイ８２によって受け取られ、アドレス
されたバイト用の有効ビットは、キャッシュ３７中の選
択されたアドレス位置を無効化するように無効に変更さ
れる。次いで、ＢＩＣ３５は、キャッシュ・データのキ
ャスト・アウトに関連する追加遅延なしで、メイン・メ
モリ３６に新しいデータを書き込む。キャッシュ３７中
で無効化された各バイトが入出力バス・マスタ５１によ
ってアドレスされた各バイトに対応するので、このサイ
クル中にキャッシュ・データのキャスト・アウトは行わ
れない。

【００５８】ＬＢバス・マスタ４０または入出力バス・
マスタ５１が、Ｌ２キャッシュ３７にないメモリ位置で
実行すべき読取り動作または書込み動作を要求した場
合、ＨＩＴ／ＭＩＳＳは比較機構９０によって非アクテ
ィブにドライブされる。キャッシュ３７はこのサイクル
に応答せず、次いで、読取り動作または書込み動作は従
来どおり、直接メイン・メモリ３６で実行される。

【００５９】本発明の直接スレーブ・インタフェース・
キャッシュ３３、３７、４３は、余分なキャスト・アウ
ト・ステップをなくすことによって、入出力バス４４が
任意選択のマイクロ・チャネル・バスに結合されたとき
にマイクロ・チャネル・データ・ストリーム化プロトコ
ルをサポートすることができる。マイクロ・チャネルで
は、そのバスを介してワードを転送できるようにするに
はアドレスを定義する必要がある。したがって、１ワー
ドを転送するたびに、アドレスをセットアップするため
のサイクルと、データを移動するためのサイクルの２つ
サイクルが必要である。通常、データのブロック全体が
一度に、ワードごとに移動される。そのような状況で
は、各バイトごとのアドレスは、最初の転送が完了した
後に冗長になる。マイクロ・チャネル・データ・ストリ
ーム化プロトコルは、順次データ・ワード・ブロックの
転送のサイクルを１サイクルおき（アドレス・サイク
ル）になくすことによって、ワードを転送する時間を半
分に短縮する。したがって、データ・ブロックの転送の
場合、ストリーム化データ・モードは転送速度を効果的
に２倍にする。

【００６０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６１】（１）ローカル・バスと、入出力バスと、
前記ローカル・バスに結合されたマイクロプロセッサ
と、前記入出力バスおよび前記ローカル・バスのうちの
一方に結合されたバス・マスタ装置と、前記ローカル・
バスに結合されたメイン・メモリと、前記ローカル・バ
スと前記入出力バスの間で通信を行うために直接前記ロ
ーカル・バスに結合され、かつ直接前記入出力バスに結
合されたバス・インタフェース制御装置とを備えるコン
ピュータ・システムであって、前記バス・インタフェー
ス制御装置が、前記バスから選択的にアドレス情報を受
け取るために直接前記ローカル・バスおよび前記入出力
バスに結合され、前記バス・マスタ装置と選択的に通信
するように動作するキャッシュを含み、前記キャッシュ
が、前記マスタ装置によってドライブされた、前記メイ
ン・メモリ中の対応するメモリ位置からデータを読み取
るためのバス・サイクルに応答して、前記データをキャ
スト・アウト（書き出し）せずに、直接前記キャッシュ
中のメモリ位置から前記バス・マスタ装置へデータを転
送するための手段を含むことを特徴とするコンピュータ
・システム。 （２）前記バス・マスタ装置が前記入出力バスに結合さ
れることを特徴とする上記（１）に記載のシステム。 （３）さらに、直接前記ローカル・バスに結合されたバ
ス・マスタ装置を備え、前記キャッシュが、どちらか一
方の前記バス・マスタ装置と選択的に通信し、一方の前
記バス・マスタ装置によってドライブされた、前記メイ
ン・メモリ中の対応するメモリ位置からデータを読み取
るためのバス・サイクルに応答して、前記キャッシュ中
のメモリ位置から前記一方の前記バス・マスタ装置へデ
ータを転送するように動作することを特徴とする上記
（２）に記載のシステム。 （４）前記キャッシュがさらに、前記一方の前記バス・
マスタ装置によってドライブされた、前記メイン・メモ
リ中の対応するメモリ位置に書き込むためのバス・サイ
クルに応答して、前記キャッシュ中のメモリ位置にある
データを無効化するための手段を含むことを特徴とする
上記（３）に記載のシステム。 （５）前記キャッシュが、それぞれ、前記ローカル・バ
スまたは前記入出力バスに選択的に結合された、タグ・
アレイ手段と有効アレイ手段とメモリ・アレイ手段とを
含み、前記メモリ・アレイ手段が複数のデータ・バイト
から成り、前記有効アレイ手段が、それぞれ、前記メモ
リ・アレイ手段内のデータの前記バイトのそれぞれに関
連する、複数の有効ビットから成り、前記バイトが前記
キャッシュによって無効化されるデータの基本単位であ
ることを特徴とする上記（４）に記載のシステム。 （６）前記無効化手段が、前記有効アレイ手段に結合さ
れ、前記一方の前記バス・マスタ装置が前記ローカル・
バスに結合された前記バス・マスタ装置であるとき、前
記キャッシュ中の前記データを無効化するための信号を
前記有効アレイに提供するためのローカル・バス・キャ
ッシュ制御手段と、前記有効アレイ手段に結合され、前
記一方の前記バス・マスタ装置が前記入出力バスに結合
された前記バス・マスタ装置であるとき、前記キャッシ
ュ中の前記データを無効化するための信号を前記有効ア
レイに提供するための入出力キャッシュ制御手段とを備
えることを特徴とする上記（５）に記載のシステム。 （７）前記入出力バスがマイクロ・チャネル・バスであ
ることを特徴とする上記（６）に記載のシステム。 （８）前記メイン・メモリが、直接前記ローカル・バス
に結合された、データを揮発性記憶するための揮発性メ
モリと、直接前記ローカル・バスに結合された、データ
を非揮発性記憶するための記憶メモリ装置とを備えるこ
とを特徴とする上記（６）に記載のシステム。 （９）前記入出力バスに結合された前記バス・マスタ装
置が、直接前記入出力バスに結合された入出力制御装置
と、直接前記入出力バスに結合されたディジタル信号プ
ロセッサと、直接前記入出力バスに結合されたビデオ信
号プロセッサとを含むことを特徴とする上記（８）に記
載のシステム。 （１０）前記ローカル・バスに結合された前記バス・マ
スタ装置が、直接前記ローカル・バスに結合された数値
演算コプロセッサと、直接前記ローカル・バスおよび前
記記憶メモリ装置に結合された、前記記憶メモリ装置と
の通信を調整するための記憶制御装置とを含むことを特
徴とする上記（９）に記載のシステム。 （１１）ローカル・バスと、入出力バスと、前記ローカ
ル・バスに結合されたマイクロプロセッサと、前記入出
力バスおよび前記ローカル・バスのうちの一方に結合さ
れたバス・マスタ装置と、前記ローカル・バスに結合さ
れたメイン・メモリと、前記ローカル・バスと前記入出
力バスの間で通信を行うために直接前記ローカル・バス
に結合され、かつ直接前記入出力バスに結合されたバス
・インタフェース制御装置とを備えるコンピュータ・シ
ステムであって、前記バス・インタフェース制御装置
が、前記バスから選択的にアドレス情報を受け取るため
に直接前記ローカル・バスおよび前記入出力バスに結合
され、前記バス・マスタ装置と選択的に通信するように
動作するキャッシュを含み、前記キャッシュが、前記マ
スタ装置のうちの前記一方によってドライブされた、前
記メイン・メモリ中の対応するメモリ位置に書き込むた
めのバス・サイクルに応答して、前記データをキャスト
・アウト（書き出し）せずに、前記キャッシュ中のメモ
リ位置にあるデータを無効化するための手段を含むこと
を特徴とするコンピュータ・システム。 （１２）前記データが、１つまたは複数のバイトから成
り、前記バイトが、前記キャッシュによって無効化され
るデータの基本単位であることを特徴とする上記（１
１）に記載のシステム。 （１３）前記バス・マスタ装置が前記入出力バスに結合
されることを特徴とする上記（１２）に記載のシステ
ム。 （１４）さらに、直接前記ローカル・バスに結合された
バス・マスタを備え、前記キャッシュが、どちらか一方
の前記バス・マスタ装置と選択的に通信し、一方の前記
バス・マスタ装置によってドライブされた、前記メイン
・メモリ中の対応するメモリ位置に書き込むためのバス
・サイクルに応答して、前記データをキャスト・アウト
せずに、前記キャッシュ中のメモリ位置にあるデータを
無効化するように動作することを特徴とする上記（１
３）に記載のシステム。 （１５）前記キャッシュが、それぞれ、前記ローカル・
バスまたは前記入出力バスに選択的に結合された、タグ
・アレイ手段と有効アレイ手段とメモリ・アレイ手段と
を含み、前記メモリ・アレイ手段が複数のデータ・バイ
トから成り、前記有効アレイ手段が、それぞれ、前記メ
モリ・アレイ手段内のデータの前記バイトのそれぞれに
関連する、複数の有効ビットから成ることを特徴とする
上記（１４）に記載のシステム。 （１６）前記無効化手段が、前記有効アレイ手段に結合
され、前記一方の前記バス・マスタ装置が前記ローカル
・バスに結合された前記バス・マスタ装置であるとき、
前記キャッシュ中の前記データを無効化するための信号
を前記有効アレイに提供するためのローカル・バス・キ
ャッシュ制御手段と、前記有効アレイ手段に結合され、
前記一方の前記バス・マスタ装置が前記入出力バスに結
合された前記バス・マスタ装置であるとき、前記キャッ
シュ中の前記データを無効化するための信号を前記有効
アレイに提供するための入出力キャッシュ制御手段とを
備えることを特徴とする上記（１５）に記載のシステ
ム。 （１７）ローカル・バスと、入出力バスと、前記ローカ
ル・バスに結合されたマイクロプロセッサと、前記入出
力バスおよび前記ローカル・バスのうちの一方に結合さ
れたバス・マスタ装置と、前記ローカル・バスに結合さ
れたメイン・メモリと、前記ローカル・バスと前記入出
力バスの間で通信を行うために直接前記ローカル・バス
に結合され、かつ直接前記入出力バスに結合されたバス
・インタフェース制御装置と、直接前記ローカル・バス
に結合され、前記バス・マスタ装置と通信するように動
作するキャッシュとを備えるコンピュータ・システムで
あって、前記キャッシュが、前記マスタ装置によってド
ライブされた、前記メイン・メモリ中の対応するメモリ
位置からデータを読み取るためのバス・サイクルに応答
して、前記データをキャスト・アウト（書き出し）せず
に、直接前記キャッシュ中のメモリ位置から前記バス・
マスタ装置へデータを転送するための手段を含むことを
特徴とするコンピュータ・システム。 （１８）前記バス・マスタ装置が前記入出力バスに結合
されることを特徴とする上記（１７）に記載のシステ
ム。 （１９）さらに、直接前記ローカル・バスに結合された
バス・マスタ装置を備え、前記キャッシュが、どちらか
一方の前記バス・マスタ装置と選択的に通信し、一方の
前記バス・マスタ装置によってドライブされた、前記メ
イン・メモリ中の対応するメモリ位置からデータを読み
取るためのバス・サイクルに応答して、前記キャッシュ
中のメモリ位置から前記一方の前記バス・マスタ装置へ
データを転送するように動作することを特徴とする上記
（１８）に記載のシステム。 （２０）前記キャッシュがさらに、前記一方の前記バス
・マスタ装置によってドライブされた、前記メイン・メ
モリ中の対応するメモリ位置に書き込むためのバス・サ
イクルに応答して、前記データをキャスト・アウトせず
に、前記キャッシュ中のメモリ位置にあるデータを無効
化するための手段を含むことを特徴とする上記（１９）
に記載のシステム。 （２１）前記キャッシュ転送手段が、前記ローカル・バ
スに結合され、前記一方の前記バス・マスタ装置によっ
てドライブされた読取りサイクル中にローカル・バス上
で第１および第２の制御信号を生成するように動作する
キャッシュ制御手段を含み、前記第１の制御信号が、前
記コンピュータ・システム中の他のメモリ・スレーブが
読取りサイクルに応答するのを妨げるように動作し、前
記第２の制御信号が、前記データ転送が完了した後に読
取りサイクルを終了するように動作することを特徴とす
る上記（１９）に記載のシステム。 （２２）前記キャッシュが、それぞれ、前記ローカル・
バス結合された、タグ・アレイ手段と有効アレイ手段と
メモリ・アレイ手段とを含み、前記メモリ・アレイ手段
が複数のデータ・バイトから成り、前記有効アレイ手段
が、それぞれ、前記メモリ・アレイ手段内のデータの前
記バイトのそれぞれに関連する、複数の有効ビットから
成り、前記バイトが、前記キャッシュによって無効化さ
れるデータの基本単位であることを特徴とする上記（２
０）に記載のシステム。 （２３）前記入出力バスがマイクロ・チャネル・バスで
あることを特徴とする上記（２１）に記載のシステム。 （２４）前記キャッシュがマイクロプロセッサの内部の
Ｌ１キャッシュであることを特徴とする上記（２１）に
記載のシステム。 （２５）前記メイン・メモリが、直接前記ローカル・バ
スに結合された、データを揮発性記憶するための揮発性
メモリと、直接前記ローカル・バスに結合された、デー
タを不揮発性記憶するための記憶メモリ装置とを備える
ことを特徴とする上記（２１）に記載のシステム。 （２６）前記入出力バスに結合された前記入出力バス・
マスタ装置が、直接前記入出力バスに結合された入出力
制御装置と、直接前記入出力バスに結合されたディジタ
ル信号プロセッサと、直接前記入出力バスに結合された
ビデオ信号プロセッサとを含むことを特徴とする上記
（２５）に記載のシステム。 （２７）前記ローカル・バスに結合された前記ローカル
・バス・マスタ装置が、直接前記ローカル・バスに結合
された数値演算コプロセッサと、直接前記ローカル・バ
スおよび前記記憶メモリ装置に結合された、前記記憶メ
モリ装置との通信を調整するための記憶制御装置とを含
むことを特徴とする上記（２６）に記載のシステム。 （２８）ローカル・バスと、入出力バスと、前記ローカ
ル・バスに結合されたマイクロプロセッサと、前記入出
力バスおよび前記ローカル・バスのうちの一方に結合さ
れたバス・マスタ装置と、前記ローカル・バスに結合さ
れたメイン・メモリと、前記ローカル・バスと前記入出
力バスの間で通信を行うために直接前記ローカル・バス
に結合され、かつ直接前記入出力バスに結合されたバス
・インタフェース制御装置と、直接前記ローカル・バス
に結合され、前記バス・マスタ装置と通信するように動
作するキャッシュとを備えるコンピュータ・システムで
あって、前記キャッシュが、前記一方の前記マスタ装置
によってドライブされた、前記メイン・メモリ中の対応
するメモリ位置に書き込むためのバス・サイクルに応答
して、前記データをキャスト・アウト（書き出し）せず
に、前記キャッシュ中のメモリ位置にあるデータを無効
化するための手段を含むことを特徴とするコンピュータ
・システム。 （２９）前記データが、１つまたは複数のバイトから成
り、前記バイトが、前記キャッシュによって無効化され
るデータの基本単位であることを特徴とする上記（２
８）に記載のシステム。 （３０）前記キャッシュがマイクロプロセッサの内部の
Ｌ１キャッシュであることを特徴とする上記（２８）に
記載のシステム。 （３１）前記バス・マスタ装置が前記入出力バスに結合
されることを特徴とする上記（２９）に記載のシステ
ム。 （３２）さらに、直接前記ローカル・バスに結合された
バス・マスタ装置を備え、前記キャッシュが、どちらか
一方の前記バス・マスタ装置と通信し、前記一方の前記
バス・マスタ装置によってドライブされた、前記メイン
・メモリ中の対応するメモリ位置に書き込むためのバス
・サイクルに応答して、前記データをキャスト・アウト
せずに、前記キャッシュ中のメモリ位置にあるデータを
無効化するように動作することを特徴とする上記（３
１）に記載のシステム。 （３３）前記キャッシュが、それぞれ、前記ローカル・
バス結合された、タグ・アレイ手段と有効アレイ手段と
メモリ・アレイ手段とを含み、前記メモリ・アレイ手段
が複数のデータ・バイトから成り、前記有効アレイ手段
が、それぞれ、前記メモリ・アレイ手段内のデータの前
記バイトのそれぞれに関連する、複数の有効ビットから
成ることを特徴とする上記（３２）に記載のシステム。

【００６２】

【発明の効果】要約すると、本発明の直接スレーブ・イ
ンタフェース・キャッシュ３３、３７、４３は、メイン
・メモリ読取りスヌープ・ヒットまたはメイン・メモリ
書込みスヌープ・ヒット時にデータをメイン・メモリへ
キャスト・アウトするステップを不要にするという点
で、従来技術のＳＩキャッシュに勝る顕著な利点を有す
る。直接スレーブ・インタフェース・キャッシュは、余
分なキャスト・アウト・ステップをなくすことによっ
て、そのようなキャッシュを使用するパーソナル・コン
ピュータ・システムの演算速度を大幅に増加し、マイク
ロ・チャネル・ストリーム化プロトコルをサポートでき
るほど高速である。

【図面の簡単な説明】

【図１】本発明を実施するパーソナル・コンピュータの
斜視図である。

【図２】シャシと、カバーと、プレーナ・ボードとを含
み、それらの要素間の何らかの関係を示す図１のパーソ
ナル・コンピュータのある要素の分解斜視図である。

【図３】図１および２のパーソナル・コンピュータのあ
る構成要素の概略図である。

【図４】本発明の直接スレーブ・インタフェース・キャ
ッシュの一実施例の全般的なブロック図である。

【図５】図４の直接スレーブ・インタフェース・キャッ
シュの制御ディレクトリ構造を示す図である。

【図６】図４の直接スレーブ・インタフェース・キャッ
シュの要素および接続部のブロック図表現である。

【図７】本発明の直接スレーブ・インタフェース・キャ
ッシュの他の実施例の全体的なブロック図である。

【図８】本発明の直接スレーブ・インタフェース・キャ
ッシュの他の実施例の全体的なブロック図である。

【図９】図７および８の直接スレーブ・インタフェース
・キャッシュの要素および接続部のブロック図表現であ
る。

フロントページの続き (72)発明者 ルイス・アントニオ・エルナンデス アメリカ合衆国33445 フロリダ州デルレ イ・ビーチ サン・レモ・ウェイ 2961 (72)発明者 ネズリー・ラクロワ アメリカ合衆国77429 テキサス州サイプ レス グラント・ロード 11800 (72)発明者 ホルヘ・エドゥアルド・レンタ アメリカ合衆国33486 フロリダ州ボカ・ ラトン フォックス・ホロウ・ドライヴ 5499 (72)発明者 ドワイト・デラノ・リレイ アメリカ合衆国33326 フロリダ州フォー ト・ローダーデール スプリングサイド・ ドライブ 1551 (72)発明者 エスマエル・タシャコリー アメリカ合衆国33498 フロリダ州ボカ・ ラトン レーク・ジャスミン・ドライブ 10668

Claims (33)

【特許請求の範囲】
1. 【請求項１】ローカル・バスと、入出力バスと、前記ロ
   ーカル・バスに結合されたマイクロプロセッサと、前記
   入出力バスおよび前記ローカル・バスのうちの一方に結
   合されたバス・マスタ装置と、前記ローカル・バスに結
   合されたメイン・メモリと、前記ローカル・バスと前記
   入出力バスの間で通信を行うために直接前記ローカル・
   バスに結合され、かつ直接前記入出力バスに結合された
   バス・インタフェース制御装置とを備えるコンピュータ
   ・システムであって、 前記バス・インタフェース制御装置が、前記バスから選
   択的にアドレス情報を受け取るために直接前記ローカル
   ・バスおよび前記入出力バスに結合され、前記バス・マ
   スタ装置と選択的に通信するように動作するキャッシュ
   を含み、 前記キャッシュが、前記マスタ装置によってドライブさ
   れた、前記メイン・メモリ中の対応するメモリ位置から
   データを読み取るためのバス・サイクルに応答して、前
   記データをキャスト・アウト（書き出し）せずに、直接
   前記キャッシュ中のメモリ位置から前記バス・マスタ装
   置へデータを転送するための手段を含むことを特徴とす
   るコンピュータ・システム。
2. 【請求項２】前記バス・マスタ装置が前記入出力バスに
   結合されることを特徴とする請求項１に記載のシステ
   ム。
3. 【請求項３】さらに、直接前記ローカル・バスに結合さ
   れたバス・マスタ装置を備え、前記キャッシュが、どち
   らか一方の前記バス・マスタ装置と選択的に通信し、一
   方の前記バス・マスタ装置によってドライブされた、前
   記メイン・メモリ中の対応するメモリ位置からデータを
   読み取るためのバス・サイクルに応答して、前記キャッ
   シュ中のメモリ位置から前記一方の前記バス・マスタ装
   置へデータを転送するように動作することを特徴とする
   請求項２に記載のシステム。
4. 【請求項４】前記キャッシュがさらに、前記一方の前記
   バス・マスタ装置によってドライブされた、前記メイン
   ・メモリ中の対応するメモリ位置に書き込むためのバス
   ・サイクルに応答して、前記キャッシュ中のメモリ位置
   にあるデータを無効化するための手段を含むことを特徴
   とする請求項３に記載のシステム。
5. 【請求項５】前記キャッシュが、それぞれ、前記ローカ
   ル・バスまたは前記入出力バスに選択的に結合された、
   タグ・アレイ手段と有効アレイ手段とメモリ・アレイ手
   段とを含み、前記メモリ・アレイ手段が複数のデータ・
   バイトから成り、前記有効アレイ手段が、それぞれ、前
   記メモリ・アレイ手段内のデータの前記バイトのそれぞ
   れに関連する、複数の有効ビットから成り、前記バイト
   が前記キャッシュによって無効化されるデータの基本単
   位であることを特徴とする請求項４に記載のシステム。
6. 【請求項６】前記無効化手段が、 前記有効アレイ手段に結合され、前記一方の前記バス・
   マスタ装置が前記ローカル・バスに結合された前記バス
   ・マスタ装置であるとき、前記キャッシュ中の前記デー
   タを無効化するための信号を前記有効アレイに提供する
   ためのローカル・バス・キャッシュ制御手段と、 前記有効アレイ手段に結合され、前記一方の前記バス・
   マスタ装置が前記入出力バスに結合された前記バス・マ
   スタ装置であるとき、前記キャッシュ中の前記データを
   無効化するための信号を前記有効アレイに提供するため
   の入出力キャッシュ制御手段とを備えることを特徴とす
   る請求項５に記載のシステム。
7. 【請求項７】前記入出力バスがマイクロ・チャネル・バ
   スであることを特徴とする請求項６に記載のシステム。
8. 【請求項８】前記メイン・メモリが、 直接前記ローカル・バスに結合された、データを揮発性
   記憶するための揮発性メモリと、 直接前記ローカル・バスに結合された、データを非揮発
   性記憶するための記憶メモリ装置とを備えることを特徴
   とする請求項６に記載のシステム。
9. 【請求項９】前記入出力バスに結合された前記バス・マ
   スタ装置が、 直接前記入出力バスに結合された入出力制御装置と、 直接前記入出力バスに結合されたディジタル信号プロセ
   ッサと、 直接前記入出力バスに結合されたビデオ信号プロセッサ
   とを含むことを特徴とする請求項８に記載のシステム。
10. 【請求項１０】前記ローカル・バスに結合された前記バ
    ス・マスタ装置が、 直接前記ローカル・バスに結合された数値演算コプロセ
    ッサと、 直接前記ローカル・バスおよび前記記憶メモリ装置に結
    合された、前記記憶メモリ装置との通信を調整するため
    の記憶制御装置とを含むことを特徴とする請求項９に記
    載のシステム。
11. 【請求項１１】ローカル・バスと、入出力バスと、前記
    ローカル・バスに結合されたマイクロプロセッサと、前
    記入出力バスおよび前記ローカル・バスのうちの一方に
    結合されたバス・マスタ装置と、前記ローカル・バスに
    結合されたメイン・メモリと、前記ローカル・バスと前
    記入出力バスの間で通信を行うために直接前記ローカル
    ・バスに結合され、かつ直接前記入出力バスに結合され
    たバス・インタフェース制御装置とを備えるコンピュー
    タ・システムであって、 前記バス・インタフェース制御装置が、前記バスから選
    択的にアドレス情報を受け取るために直接前記ローカル
    ・バスおよび前記入出力バスに結合され、前記バス・マ
    スタ装置と選択的に通信するように動作するキャッシュ
    を含み、 前記キャッシュが、前記マスタ装置のうちの前記一方に
    よってドライブされた、前記メイン・メモリ中の対応す
    るメモリ位置に書き込むためのバス・サイクルに応答し
    て、前記データをキャスト・アウト（書き出し）せず
    に、前記キャッシュ中のメモリ位置にあるデータを無効
    化するための手段を含むことを特徴とするコンピュータ
    ・システム。
12. 【請求項１２】前記データが、１つまたは複数のバイト
    から成り、前記バイトが、前記キャッシュによって無効
    化されるデータの基本単位であることを特徴とする請求
    項１１に記載のシステム。
13. 【請求項１３】前記バス・マスタ装置が前記入出力バス
    に結合されることを特徴とする請求項１２に記載のシス
    テム。
14. 【請求項１４】さらに、直接前記ローカル・バスに結合
    されたバス・マスタを備え、前記キャッシュが、どちら
    か一方の前記バス・マスタ装置と選択的に通信し、一方
    の前記バス・マスタ装置によってドライブされた、前記
    メイン・メモリ中の対応するメモリ位置に書き込むため
    のバス・サイクルに応答して、前記データをキャスト・
    アウトせずに、前記キャッシュ中のメモリ位置にあるデ
    ータを無効化するように動作することを特徴とする請求
    項１３に記載のシステム。
15. 【請求項１５】前記キャッシュが、それぞれ、前記ロー
    カル・バスまたは前記入出力バスに選択的に結合され
    た、タグ・アレイ手段と有効アレイ手段とメモリ・アレ
    イ手段とを含み、前記メモリ・アレイ手段が複数のデー
    タ・バイトから成り、前記有効アレイ手段が、それぞ
    れ、前記メモリ・アレイ手段内のデータの前記バイトの
    それぞれに関連する、複数の有効ビットから成ることを
    特徴とする請求項１４に記載のシステム。
16. 【請求項１６】前記無効化手段が、 前記有効アレイ手段に結合され、前記一方の前記バス・
    マスタ装置が前記ローカル・バスに結合された前記バス
    ・マスタ装置であるとき、前記キャッシュ中の前記デー
    タを無効化するための信号を前記有効アレイに提供する
    ためのローカル・バス・キャッシュ制御手段と、 前記有効アレイ手段に結合され、前記一方の前記バス・
    マスタ装置が前記入出力バスに結合された前記バス・マ
    スタ装置であるとき、前記キャッシュ中の前記データを
    無効化するための信号を前記有効アレイに提供するため
    の入出力キャッシュ制御手段とを備えることを特徴とす
    る請求項１５に記載のシステム。
17. 【請求項１７】ローカル・バスと、入出力バスと、前記
    ローカル・バスに結合されたマイクロプロセッサと、前
    記入出力バスおよび前記ローカル・バスのうちの一方に
    結合されたバス・マスタ装置と、前記ローカル・バスに
    結合されたメイン・メモリと、前記ローカル・バスと前
    記入出力バスの間で通信を行うために直接前記ローカル
    ・バスに結合され、かつ直接前記入出力バスに結合され
    たバス・インタフェース制御装置と、直接前記ローカル
    ・バスに結合され、前記バス・マスタ装置と通信するよ
    うに動作するキャッシュとを備えるコンピュータ・シス
    テムであって、 前記キャッシュが、前記マスタ装置によってドライブさ
    れた、前記メイン・メモリ中の対応するメモリ位置から
    データを読み取るためのバス・サイクルに応答して、前
    記データをキャスト・アウト（書き出し）せずに、直接
    前記キャッシュ中のメモリ位置から前記バス・マスタ装
    置へデータを転送するための手段を含むことを特徴とす
    るコンピュータ・システム。
18. 【請求項１８】前記バス・マスタ装置が前記入出力バス
    に結合されることを特徴とする請求項１７に記載のシス
    テム。
19. 【請求項１９】さらに、直接前記ローカル・バスに結合
    されたバス・マスタ装置を備え、前記キャッシュが、ど
    ちらか一方の前記バス・マスタ装置と選択的に通信し、
    一方の前記バス・マスタ装置によってドライブされた、
    前記メイン・メモリ中の対応するメモリ位置からデータ
    を読み取るためのバス・サイクルに応答して、前記キャ
    ッシュ中のメモリ位置から前記一方の前記バス・マスタ
    装置へデータを転送するように動作することを特徴とす
    る請求項１８に記載のシステム。
20. 【請求項２０】前記キャッシュがさらに、前記一方の前
    記バス・マスタ装置によってドライブされた、前記メイ
    ン・メモリ中の対応するメモリ位置に書き込むためのバ
    ス・サイクルに応答して、前記データをキャスト・アウ
    トせずに、前記キャッシュ中のメモリ位置にあるデータ
    を無効化するための手段を含むことを特徴とする請求項
    １９に記載のシステム。
21. 【請求項２１】前記キャッシュ転送手段が、 前記ローカル・バスに結合され、前記一方の前記バス・
    マスタ装置によってドライブされた読取りサイクル中に
    ローカル・バス上で第１および第２の制御信号を生成す
    るように動作するキャッシュ制御手段を含み、前記第１
    の制御信号が、前記コンピュータ・システム中の他のメ
    モリ・スレーブが読取りサイクルに応答するのを妨げる
    ように動作し、前記第２の制御信号が、前記データ転送
    が完了した後に読取りサイクルを終了するように動作す
    ることを特徴とする請求項１９に記載のシステム。
22. 【請求項２２】前記キャッシュが、それぞれ、前記ロー
    カル・バス結合された、タグ・アレイ手段と有効アレイ
    手段とメモリ・アレイ手段とを含み、前記メモリ・アレ
    イ手段が複数のデータ・バイトから成り、前記有効アレ
    イ手段が、それぞれ、前記メモリ・アレイ手段内のデー
    タの前記バイトのそれぞれに関連する、複数の有効ビッ
    トから成り、前記バイトが、前記キャッシュによって無
    効化されるデータの基本単位であることを特徴とする請
    求項２０に記載のシステム。
23. 【請求項２３】前記入出力バスがマイクロ・チャネル・
    バスであることを特徴とする請求項２１に記載のシステ
    ム。
24. 【請求項２４】前記キャッシュがマイクロプロセッサの
    内部のＬ１キャッシュであることを特徴とする請求項２
    １に記載のシステム。
25. 【請求項２５】前記メイン・メモリが、 直接前記ローカル・バスに結合された、データを揮発性
    記憶するための揮発性メモリと、 直接前記ローカル・バスに結合された、データを不揮発
    性記憶するための記憶メモリ装置とを備えることを特徴
    とする請求項２１に記載のシステム。
26. 【請求項２６】前記入出力バスに結合された前記入出力
    バス・マスタ装置が、 直接前記入出力バスに結合された入出力制御装置と、 直接前記入出力バスに結合されたディジタル信号プロセ
    ッサと、 直接前記入出力バスに結合されたビデオ信号プロセッサ
    とを含むことを特徴とする請求項２５に記載のシステ
    ム。
27. 【請求項２７】前記ローカル・バスに結合された前記ロ
    ーカル・バス・マスタ装置が、 直接前記ローカル・バスに結合された数値演算コプロセ
    ッサと、 直接前記ローカル・バスおよび前記記憶メモリ装置に結
    合された、前記記憶メモリ装置との通信を調整するため
    の記憶制御装置とを含むことを特徴とする請求項２６に
    記載のシステム。
28. 【請求項２８】ローカル・バスと、入出力バスと、前記
    ローカル・バスに結合されたマイクロプロセッサと、前
    記入出力バスおよび前記ローカル・バスのうちの一方に
    結合されたバス・マスタ装置と、前記ローカル・バスに
    結合されたメイン・メモリと、前記ローカル・バスと前
    記入出力バスの間で通信を行うために直接前記ローカル
    ・バスに結合され、かつ直接前記入出力バスに結合され
    たバス・インタフェース制御装置と、直接前記ローカル
    ・バスに結合され、前記バス・マスタ装置と通信するよ
    うに動作するキャッシュとを備えるコンピュータ・シス
    テムであって、前記キャッシュが、前記一方の前記マス
    タ装置によってドライブされた、前記メイン・メモリ中
    の対応するメモリ位置に書き込むためのバス・サイクル
    に応答して、前記データをキャスト・アウト（書き出
    し）せずに、前記キャッシュ中のメモリ位置にあるデー
    タを無効化するための手段を含むことを特徴とするコン
    ピュータ・システム。
29. 【請求項２９】前記データが、１つまたは複数のバイト
    から成り、前記バイトが、前記キャッシュによって無効
    化されるデータの基本単位であることを特徴とする請求
    項２８に記載のシステム。
30. 【請求項３０】前記キャッシュがマイクロプロセッサの
    内部のＬ１キャッシュであることを特徴とする請求項２
    ８に記載のシステム。
31. 【請求項３１】前記バス・マスタ装置が前記入出力バス
    に結合されることを特徴とする請求項２９に記載のシス
    テム。
32. 【請求項３２】さらに、直接前記ローカル・バスに結合
    されたバス・マスタ装置を備え、前記キャッシュが、ど
    ちらか一方の前記バス・マスタ装置と通信し、前記一方
    の前記バス・マスタ装置によってドライブされた、前記
    メイン・メモリ中の対応するメモリ位置に書き込むため
    のバス・サイクルに応答して、前記データをキャスト・
    アウトせずに、前記キャッシュ中のメモリ位置にあるデ
    ータを無効化するように動作することを特徴とする請求
    項３１に記載のシステム。
33. 【請求項３３】前記キャッシュが、それぞれ、前記ロー
    カル・バス結合された、タグ・アレイ手段と有効アレイ
    手段とメモリ・アレイ手段とを含み、前記メモリ・アレ
    イ手段が複数のデータ・バイトから成り、前記有効アレ
    イ手段が、それぞれ、前記メモリ・アレイ手段内のデー
    タの前記バイトのそれぞれに関連する、複数の有効ビッ
    トから成ることを特徴とする請求項３２に記載のシステ
    ム。