JP2509766B2 - キャッシュメモリ交換プロトコル - Google Patents
キャッシュメモリ交換プロトコルInfo
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- JP2509766B2 JP2509766B2 JP3157002A JP15700291A JP2509766B2 JP 2509766 B2 JP2509766 B2 JP 2509766B2 JP 3157002 A JP3157002 A JP 3157002A JP 15700291 A JP15700291 A JP 15700291A JP 2509766 B2 JP2509766 B2 JP 2509766B2
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本願発明は、一般にデジタルデー
タ処理システム、更に言えば、キャッシュメモリ内のデ
ータブロックをメインメモリ内の他のデータブロックに
効率的に交換する方法及び装置に関する。
タ処理システム、更に言えば、キャッシュメモリ内のデ
ータブロックをメインメモリ内の他のデータブロックに
効率的に交換する方法及び装置に関する。
【０００２】
【従来の技術】一般のデジタルデータ処理システムは、
中央処理装置（ＣＰＵ）、メモリ装置（メインメモ
リ）、それに入力／出力（Ｉ／Ｏ）装置を含む多数の基
本ユニットから成る。メインメモリは、情報、つまりデ
ータ処理のためのデータ及びインストラクションを、ア
ドレス使用可能な記憶ロケーション内に記憶する。この
情報は、制御ライン、アドレスライン、及びデータライ
ンから成るバスに沿って、メインメモリとＣＰＵ間を転
送される。制御信号は転送方向を特定する。例えばＣＰ
Ｕは、メインメモリ内のアドレス指定されたロケーショ
ンからＣＰＵに向けて、データ及びインストラクション
をバス上に転送するために、読み出し要求信号を発生す
る。そうしてＣＰＵは、メモリから得られたインストラ
クションに従い、この検索されたデータを処理する。そ
の後、ＣＰＵはその結果をメインメモリ内のアドレス指
定されたロケーション内に記憶するために、書き込み要
求信号を発生する。
中央処理装置（ＣＰＵ）、メモリ装置（メインメモ
リ）、それに入力／出力（Ｉ／Ｏ）装置を含む多数の基
本ユニットから成る。メインメモリは、情報、つまりデ
ータ処理のためのデータ及びインストラクションを、ア
ドレス使用可能な記憶ロケーション内に記憶する。この
情報は、制御ライン、アドレスライン、及びデータライ
ンから成るバスに沿って、メインメモリとＣＰＵ間を転
送される。制御信号は転送方向を特定する。例えばＣＰ
Ｕは、メインメモリ内のアドレス指定されたロケーショ
ンからＣＰＵに向けて、データ及びインストラクション
をバス上に転送するために、読み出し要求信号を発生す
る。そうしてＣＰＵは、メモリから得られたインストラ
クションに従い、この検索されたデータを処理する。そ
の後、ＣＰＵはその結果をメインメモリ内のアドレス指
定されたロケーション内に記憶するために、書き込み要
求信号を発生する。
【０００３】ＣＰＵとメインメモリ間で転送される情報
は、バス上の情報と要求信号との間の、あるタイミング
関係に従わなければならない。アクセスタイムは、メイ
ンメモリがＣＰＵから要求を受けた瞬間と、ＣＰＵがそ
の情報を利用可能となる瞬間との間の時間間隔として定
義されている。もしＣＰＵが高速に動作し、メインメモ
リのアクセス時間がＣＰＵ速度に比較して遅い場合に
は、ＣＰＵはメモリへの要求が完了するまで待ち状態に
エンターしなければならない。その結果、ＣＰＵの処理
速度は悪影響を受ける。この問題は、メモリ要求が読み
出し要求である場合に特に大きな問題となる。なぜな
ら、ＣＰＵは要求した情報が無くては動作不可能、つま
りデータ処理が不可能だからである。
は、バス上の情報と要求信号との間の、あるタイミング
関係に従わなければならない。アクセスタイムは、メイ
ンメモリがＣＰＵから要求を受けた瞬間と、ＣＰＵがそ
の情報を利用可能となる瞬間との間の時間間隔として定
義されている。もしＣＰＵが高速に動作し、メインメモ
リのアクセス時間がＣＰＵ速度に比較して遅い場合に
は、ＣＰＵはメモリへの要求が完了するまで待ち状態に
エンターしなければならない。その結果、ＣＰＵの処理
速度は悪影響を受ける。この問題は、メモリ要求が読み
出し要求である場合に特に大きな問題となる。なぜな
ら、ＣＰＵは要求した情報が無くては動作不可能、つま
りデータ処理が不可能だからである。
【０００４】このような状況では、高速キャッシュメモ
リが使用される。このキャッシュメモアクセススピード
は、ＣＰＵの動作速度と近似しているため、キャッシュ
メモリを用いることによって、ＣＰＵに高速に情報を与
えることになり、データ処理速度が増加する。キャッシ
ュメモリは、「局部の原理（ｐｒｉｎｃｉｐｌｅ ｏｆ
ｌｏｃａｌｉｔｙ）」に従って動作する。局部の原理
とは、つまり、メモリロケーションがＣＰＵによってア
ドレス指定された場合には、それは多分直ぐにまた再び
アドレス指定されるであろうし、またその近くのメモリ
ロケーションも、直ぐにアドレス指定される可能性が高
いということである。ＣＰＵが情報を要求した場合、キ
ャッシュメモリがまず初めに調査される。もしその情報
がそのキャッシュ内に存在しない場合には、メインメモ
リがアクセスされる。その後、「ブロックモード」読み
出し要求がＣＰＵによって発生され、要求された情報と
メモリロケーション付近からの情報の両方が含まれる情
報ブロックを、メインメモリからキャッシュメモリに転
送する。
リが使用される。このキャッシュメモアクセススピード
は、ＣＰＵの動作速度と近似しているため、キャッシュ
メモリを用いることによって、ＣＰＵに高速に情報を与
えることになり、データ処理速度が増加する。キャッシ
ュメモリは、「局部の原理（ｐｒｉｎｃｉｐｌｅ ｏｆ
ｌｏｃａｌｉｔｙ）」に従って動作する。局部の原理
とは、つまり、メモリロケーションがＣＰＵによってア
ドレス指定された場合には、それは多分直ぐにまた再び
アドレス指定されるであろうし、またその近くのメモリ
ロケーションも、直ぐにアドレス指定される可能性が高
いということである。ＣＰＵが情報を要求した場合、キ
ャッシュメモリがまず初めに調査される。もしその情報
がそのキャッシュ内に存在しない場合には、メインメモ
リがアクセスされる。その後、「ブロックモード」読み
出し要求がＣＰＵによって発生され、要求された情報と
メモリロケーション付近からの情報の両方が含まれる情
報ブロックを、メインメモリからキャッシュメモリに転
送する。
【０００５】一般に、ランダムアクセスメインメモリ
は、記憶ロケーションの行列として局部的に構成されて
おり、各ロケーションのアドレスは、ロケーションの行
で認識する第１のビットセットと、列で認識する第２の
ビットセットとを備える。大きなメモリが、更にボード
やボードのバンク内に構成されてもよい。このように、
このようなメモリ内のアドレスは、バンク、ボード、及
び各ボード、行及び列を認識するようなフィールドを備
えるであろう。
は、記憶ロケーションの行列として局部的に構成されて
おり、各ロケーションのアドレスは、ロケーションの行
で認識する第１のビットセットと、列で認識する第２の
ビットセットとを備える。大きなメモリが、更にボード
やボードのバンク内に構成されてもよい。このように、
このようなメモリ内のアドレスは、バンク、ボード、及
び各ボード、行及び列を認識するようなフィールドを備
えるであろう。
【０００６】キャッシュメモリはメインメモリよりも高
速である。なぜなら、それはより価格が高い故に、より
小さいからである。キャッシュメモリは多数の情報ブロ
ックを保持する。これら個々のブロックは、１つあるい
はそれ以上の隣接メインメモリロケーションを有する。
個々のブロックは、キャッシュアドレスによって認識さ
れる。このキャッシュアドレスは、対応するメモリロケ
ーションを認識するメモリアドレスビットを含む。これ
らのビットは一まとめにして「インデックス」フィール
ドと呼ばれる。メインメモリからの情報に加えて、個々
のブロックはまた、キャッシュブロック内の情報が得ら
れるような、メインメモリ内の特定のロケーションを認
識するメモリのアドレスビットの残りを含む。これら後
者のビットは一まとめで「タグ」フィールドと呼ばれ
る。ＣＰＵが情報を要求した場合、キャシュ内のインデ
ックス及びタグフィールドが調査され、そのブロックが
要求された情報を含んでいるかどうかを判断する。
速である。なぜなら、それはより価格が高い故に、より
小さいからである。キャッシュメモリは多数の情報ブロ
ックを保持する。これら個々のブロックは、１つあるい
はそれ以上の隣接メインメモリロケーションを有する。
個々のブロックは、キャッシュアドレスによって認識さ
れる。このキャッシュアドレスは、対応するメモリロケ
ーションを認識するメモリアドレスビットを含む。これ
らのビットは一まとめにして「インデックス」フィール
ドと呼ばれる。メインメモリからの情報に加えて、個々
のブロックはまた、キャッシュブロック内の情報が得ら
れるような、メインメモリ内の特定のロケーションを認
識するメモリのアドレスビットの残りを含む。これら後
者のビットは一まとめで「タグ」フィールドと呼ばれ
る。ＣＰＵが情報を要求した場合、キャシュ内のインデ
ックス及びタグフィールドが調査され、そのブロックが
要求された情報を含んでいるかどうかを判断する。
【０００７】キャッシュ内のアドレスが、ＣＰＵによっ
て特定されたメインメモリ内のアドレスに整合しない場
合（「キャッシュミス」）及び、アドレス指定されたキ
ャッシュロケーション内に現在記憶されている情報が、
メインメモリ内の対応するロケーション内に記憶された
情報から以前に交換されている場合（つまり、キャッシ
ュブロックが「汚れている」こと）には、メインメモリ
から新しい情報ブロックを取得するために読み出し要求
を発生する前に、そのキャッシュブロックをメインメモ
リへ転送するようＣＰＵは書き込み要求を発生する。つ
まり、汚れたキャッシュブロックがメインメモリに書き
戻され、ＣＰＵが現在要求している情報のためのキャッ
シュ内のルームを作るのである。書き込み要求が最初に
実行された場合、ＣＰＵ性能は影響を受ける。なぜなら
それは要求された情報を待つために動くことができない
からである。
て特定されたメインメモリ内のアドレスに整合しない場
合（「キャッシュミス」）及び、アドレス指定されたキ
ャッシュロケーション内に現在記憶されている情報が、
メインメモリ内の対応するロケーション内に記憶された
情報から以前に交換されている場合（つまり、キャッシ
ュブロックが「汚れている」こと）には、メインメモリ
から新しい情報ブロックを取得するために読み出し要求
を発生する前に、そのキャッシュブロックをメインメモ
リへ転送するようＣＰＵは書き込み要求を発生する。つ
まり、汚れたキャッシュブロックがメインメモリに書き
戻され、ＣＰＵが現在要求している情報のためのキャッ
シュ内のルームを作るのである。書き込み要求が最初に
実行された場合、ＣＰＵ性能は影響を受ける。なぜなら
それは要求された情報を待つために動くことができない
からである。
【０００８】キャッシュメモリ内の情報ブロックを、メ
インメモリ内の他の情報ブロックに交換するための方法
即ちプロトコルは、従来、メインメモリへ読み出し要求
を発生し、汚れたブロックをキャッシュメモリから一時
保持レジスタへ転送し、キャッシュメモリがシステムバ
ス上を利用可能となった時に新しい情報ブロックをメイ
ンメモリから転送し、その後書き込み要求をメインメモ
リに対して発生してそれらの内容をメインメモリ内の一
時レジスタ内に記憶するといったＣＰＵを有していた。
このように複雑なプロトコルは、システムバス上で転送
された情報ユニット毎に必要な時間を増加させ、つま
り、システムバスバンド幅を減少させるのである。なぜ
なら、２つの要求が情報ブロックを交換するために必要
とされるからである。
インメモリ内の他の情報ブロックに交換するための方法
即ちプロトコルは、従来、メインメモリへ読み出し要求
を発生し、汚れたブロックをキャッシュメモリから一時
保持レジスタへ転送し、キャッシュメモリがシステムバ
ス上を利用可能となった時に新しい情報ブロックをメイ
ンメモリから転送し、その後書き込み要求をメインメモ
リに対して発生してそれらの内容をメインメモリ内の一
時レジスタ内に記憶するといったＣＰＵを有していた。
このように複雑なプロトコルは、システムバス上で転送
された情報ユニット毎に必要な時間を増加させ、つま
り、システムバスバンド幅を減少させるのである。なぜ
なら、２つの要求が情報ブロックを交換するために必要
とされるからである。
【０００９】それ故、本発明の目的は、情報ブロックを
キャッシュとメインメモリとの間で交換する際にシステ
ムバスバンド幅を増加させ、そうして全データ処理シス
テムスループットを増加させるような簡単なプロトコル
を提供することにある。更に本願発明の特徴は、キャッ
シュメモリ内の情報ブロックとメインメモリ内の情報ブ
ロックとの間の交換の間にメインメモリから得られた情
報のための、ＣＰＵアクセスタイム、あるいは待ち時間
を減少させるようなキャシュメモリ交換プロトコルを提
供することにある。
キャッシュとメインメモリとの間で交換する際にシステ
ムバスバンド幅を増加させ、そうして全データ処理シス
テムスループットを増加させるような簡単なプロトコル
を提供することにある。更に本願発明の特徴は、キャッ
シュメモリ内の情報ブロックとメインメモリ内の情報ブ
ロックとの間の交換の間にメインメモリから得られた情
報のための、ＣＰＵアクセスタイム、あるいは待ち時間
を減少させるようなキャシュメモリ交換プロトコルを提
供することにある。
【００１０】本願発明の他の特徴によれば、この特徴に
より、ＣＰＵによって指示された情報ブロックの検索及
び汚れた情報のキャッシュブロックの記憶、これら両方
を行うために、メインメモリにとって必要な時間を減少
させるような交換要求コマンドが与えられるのである。
より、ＣＰＵによって指示された情報ブロックの検索及
び汚れた情報のキャッシュブロックの記憶、これら両方
を行うために、メインメモリにとって必要な時間を減少
させるような交換要求コマンドが与えられるのである。
【００１１】
【発明の概要】本願発明の前述の特徴及び他の特徴は、
キャッシュメモリ内の情報ブロックをメインメモリ内の
他のブロックと効率的に交換するための、新規なキャッ
シュメモリ交換プロトコルを提供することにより達成さ
れる。このキャッシュメモリ交換プロトコルは、全シス
テムバンド幅を増加させ、且つ必要とされた情報に対す
るＣＰＵ待ち時間を減少させ、こうしてデータ処理シス
テムのスループットを増大させる。
キャッシュメモリ内の情報ブロックをメインメモリ内の
他のブロックと効率的に交換するための、新規なキャッ
シュメモリ交換プロトコルを提供することにより達成さ
れる。このキャッシュメモリ交換プロトコルは、全シス
テムバンド幅を増加させ、且つ必要とされた情報に対す
るＣＰＵ待ち時間を減少させ、こうしてデータ処理シス
テムのスループットを増大させる。
【００１２】本願発明によれば、このキャッシュメモリ
交換プロトコルは、「交換」要求と呼ばれるメモリアク
セス要求を利用する。この交換要求は、コマンドフィー
ルド、インデックスフィールド、第１タグフィールド及
び、第２タグフィールドを含む。一般に、キャッシュコ
ントローラは、再配置されるべきキャシュブロックが汚
れている場合には、キャシュミスに応答し、交換要求を
システムバス上にメインメモリに向けて発生する。この
要求を受け取った時、メインメモリはそのコマンドフィ
ールドをデコードし、ＣＰＵによって要求された情報ブ
ロックを、インデックスフィールドと第２タグフィール
ドとによって認識されたロケーションから即座にフェッ
チし始める。このメインメモリがフェッチしている間、
コントローラは、インデックスフィールドとシステムバ
ス上の交換要求の第１タグフィールドとによって定義さ
れたロケーションにおいて、キャッシュ内に記憶された
情報ブロックを、メインメモリ内にロケートされた一時
レジスタへ転送する。
交換プロトコルは、「交換」要求と呼ばれるメモリアク
セス要求を利用する。この交換要求は、コマンドフィー
ルド、インデックスフィールド、第１タグフィールド及
び、第２タグフィールドを含む。一般に、キャッシュコ
ントローラは、再配置されるべきキャシュブロックが汚
れている場合には、キャシュミスに応答し、交換要求を
システムバス上にメインメモリに向けて発生する。この
要求を受け取った時、メインメモリはそのコマンドフィ
ールドをデコードし、ＣＰＵによって要求された情報ブ
ロックを、インデックスフィールドと第２タグフィール
ドとによって認識されたロケーションから即座にフェッ
チし始める。このメインメモリがフェッチしている間、
コントローラは、インデックスフィールドとシステムバ
ス上の交換要求の第１タグフィールドとによって定義さ
れたロケーションにおいて、キャッシュ内に記憶された
情報ブロックを、メインメモリ内にロケートされた一時
レジスタへ転送する。
【００１３】一旦フェッチされると、ＣＰＵによって要
求された情報ブロックは、メインメモリによりＣＰＵへ
と転送され、そしてインデックスフィールドと第２タグ
フィールドとによって認識されたロケーションにおい
て、キャッシュメモリ内に記憶される。一時レジスタ内
にある情報ブロックはその後、インデックスフィールド
と第１タグフィールドとによって認識されたロケーショ
ンにおいて、メインメモリ内に記憶される。これは、Ｃ
ＰＵあるいはシステムバスを含まない内部メモリ動作で
ある。
求された情報ブロックは、メインメモリによりＣＰＵへ
と転送され、そしてインデックスフィールドと第２タグ
フィールドとによって認識されたロケーションにおい
て、キャッシュメモリ内に記憶される。一時レジスタ内
にある情報ブロックはその後、インデックスフィールド
と第１タグフィールドとによって認識されたロケーショ
ンにおいて、メインメモリ内に記憶される。これは、Ｃ
ＰＵあるいはシステムバスを含まない内部メモリ動作で
ある。
【００１４】このプロトコルの利点は、システムバスバ
ンド幅のかなりの増加にある。なぜなら、メインメモリ
からの新しい情報ブロックの検索と、汚れたキャッシュ
情報ブロックのメインメモリへの転送、これら両方のた
めに、たった１つの要求だけがシステム上に発生される
だけだからである。本願発明の他の特徴は、交換要求に
より、ＣＰＵによって要求された情報ブロックをフェッ
チし、そしてキャッシュから汚れた情報ブロックを記憶
するために、メインメモリによって必要とされる時間を
減少させることである。このキャッシュは、そこにある
情報ブロックを選択するために使用されるインデックス
ロケーションが、メインメモリ内の対応する行アドレス
ロケーションをさし示すよう構成される。交換要求のイ
ンデックスフィールドは、このロケーションに対応す
る。即ち、インデックスフィールドは、全てのアドレス
ビットを含む。
ンド幅のかなりの増加にある。なぜなら、メインメモリ
からの新しい情報ブロックの検索と、汚れたキャッシュ
情報ブロックのメインメモリへの転送、これら両方のた
めに、たった１つの要求だけがシステム上に発生される
だけだからである。本願発明の他の特徴は、交換要求に
より、ＣＰＵによって要求された情報ブロックをフェッ
チし、そしてキャッシュから汚れた情報ブロックを記憶
するために、メインメモリによって必要とされる時間を
減少させることである。このキャッシュは、そこにある
情報ブロックを選択するために使用されるインデックス
ロケーションが、メインメモリ内の対応する行アドレス
ロケーションをさし示すよう構成される。交換要求のイ
ンデックスフィールドは、このロケーションに対応す
る。即ち、インデックスフィールドは、全てのアドレス
ビットを含む。
【００１５】交換要求のタグフィールドの１つは、ＣＰ
Ｕによって要求された新しい情報ブロックがフェッチさ
れる予定の、メインメモリ内のロケーションに対応する
残りのアドスビットを含む。他方のタグフィールドは、
汚れたキャッシュブロックのタグに対応しており、汚れ
たブロックが記憶される予定のメモリ内のロケーション
に対応する残りのアドレスビットを含む。
Ｕによって要求された新しい情報ブロックがフェッチさ
れる予定の、メインメモリ内のロケーションに対応する
残りのアドスビットを含む。他方のタグフィールドは、
汚れたキャッシュブロックのタグに対応しており、汚れ
たブロックが記憶される予定のメモリ内のロケーション
に対応する残りのアドレスビットを含む。
【００１６】メインメモリは内部ページモード読み出し
及び書き込みオペレーションを実行し、交換要求にした
がって情報をフェッチし記憶するのに必要とされる時間
量を減少させる。メインメモリは時間をセーブし、交換
要求の実行を通じて共通のインデックスフィールドを行
アドレスとして保持することによってバンド幅を減少さ
せる。
及び書き込みオペレーションを実行し、交換要求にした
がって情報をフェッチし記憶するのに必要とされる時間
量を減少させる。メインメモリは時間をセーブし、交換
要求の実行を通じて共通のインデックスフィールドを行
アドレスとして保持することによってバンド幅を減少さ
せる。
【００１７】
【実施例】さて、図、特に図１を参照すれば明かなよう
に、本願発明に関連したデータ処理システム２０の部分
は、ＣＰＵ２２、キャッシュメモリ３０、及びメインメ
モリ２８を含んでいる。データ、アドレス及び、制御ラ
インを有するシステムバス２４は、キャッシュメモリを
メインメモリ２８に結合し、キャッシュ３０及びメイン
メモリ２８に向けてまた、そこから情報を転送するため
の通信パスを与える。ＣＰＵ２２の動作スピードはメイ
ンメモリ２８の情報アクセススピードより高速なため、
ＣＰＵ２２は常に、「私有の」ＣＰＵバス２５上でキャ
ッシュメモリ３０から、データ及びインストラクション
を得る。
に、本願発明に関連したデータ処理システム２０の部分
は、ＣＰＵ２２、キャッシュメモリ３０、及びメインメ
モリ２８を含んでいる。データ、アドレス及び、制御ラ
インを有するシステムバス２４は、キャッシュメモリを
メインメモリ２８に結合し、キャッシュ３０及びメイン
メモリ２８に向けてまた、そこから情報を転送するため
の通信パスを与える。ＣＰＵ２２の動作スピードはメイ
ンメモリ２８の情報アクセススピードより高速なため、
ＣＰＵ２２は常に、「私有の」ＣＰＵバス２５上でキャ
ッシュメモリ３０から、データ及びインストラクション
を得る。
【００１８】キャッシュメモリ３０は、最も最近用いら
れた情報を一時的に記憶する小さく、高速なメモリであ
る。このキャッシュメモリ３０は、記憶された情報をア
クセスために必要とされる多数のアドレス比較を減少さ
せるよう設計されており、一方でまた、要求された情報
がキャッシュ３０に存在する場合には、メインメモリ２
８への書き込み要求数を減少させる。故にこのキャッシ
ュメモリ３０は、より好ましくは、書き戻し、ダイレク
トマップキャシュとして構成されているのである。しか
しながら当業者にとっては明かだろうが、セット関連キ
ュッシュ(set-associative cache) といった他のキャッ
シュ構成も、本発明の技術の内で使用され得るであろ
う。
れた情報を一時的に記憶する小さく、高速なメモリであ
る。このキャッシュメモリ３０は、記憶された情報をア
クセスために必要とされる多数のアドレス比較を減少さ
せるよう設計されており、一方でまた、要求された情報
がキャッシュ３０に存在する場合には、メインメモリ２
８への書き込み要求数を減少させる。故にこのキャッシ
ュメモリ３０は、より好ましくは、書き戻し、ダイレク
トマップキャシュとして構成されているのである。しか
しながら当業者にとっては明かだろうが、セット関連キ
ュッシュ(set-associative cache) といった他のキャッ
シュ構成も、本発明の技術の内で使用され得るであろ
う。
【００１９】このキャッシュメモリ３０は、記憶装置３
２、比較器３４及び、キャッシュコントローラ３６を含
む。記憶装置３２は所定量の情報を記憶するように形成
された複数のブロック４０に分割されている。これら各
ブロック４０は、情報部分４２、タグ部分４４及び、
「汚れたビット」部分４６を含む。情報部分４２は、Ｃ
ＰＵ２２によって処理された実際のデーザ及びインスト
ラクションを含む。タグ部分４４は、必要とされたデー
タとインストラクションの特定のメモリロケーションを
認識するため、ＣＰＵ２２により用いられた下位アドレ
スビットを含む。汚れたビット部分４６は、キャッシュ
３０にある間にブロック４０が変更されたかどうかを示
す状態ビットを含んでいる。なぜなら、このキャッシュ
メモリ３０は、好ましくはダイレクトマップキャッシュ
として構成されているため、個々のブロック４０は、記
憶装置３２内に含まれることが可能であるようなたった
１つのロケーションしか有しておらず、この唯一のロケ
ーションはインデックスロケーション４８によって認識
されるものだからである。
２、比較器３４及び、キャッシュコントローラ３６を含
む。記憶装置３２は所定量の情報を記憶するように形成
された複数のブロック４０に分割されている。これら各
ブロック４０は、情報部分４２、タグ部分４４及び、
「汚れたビット」部分４６を含む。情報部分４２は、Ｃ
ＰＵ２２によって処理された実際のデーザ及びインスト
ラクションを含む。タグ部分４４は、必要とされたデー
タとインストラクションの特定のメモリロケーションを
認識するため、ＣＰＵ２２により用いられた下位アドレ
スビットを含む。汚れたビット部分４６は、キャッシュ
３０にある間にブロック４０が変更されたかどうかを示
す状態ビットを含んでいる。なぜなら、このキャッシュ
メモリ３０は、好ましくはダイレクトマップキャッシュ
として構成されているため、個々のブロック４０は、記
憶装置３２内に含まれることが可能であるようなたった
１つのロケーションしか有しておらず、この唯一のロケ
ーションはインデックスロケーション４８によって認識
されるものだからである。
【００２０】比較器３４は、ＣＰＵ２２によって発生さ
れたアドレスを記憶装置３２内にロケートされたタグ部
分４４と比較し、ＣＰＵ２２によって所望とされた情報
がキャッシュ３０内にロケートされているかどうかを判
断する。コントローラ３６は、キャッシュメモリ３０の
内部動作を制御する。この内部動作には、必要とされた
時に、キャッシュ３０とメインメモリ２８との間で情報
を転送するための要求をメインメモリ２８に対して発生
する、ということが含まれる。
れたアドレスを記憶装置３２内にロケートされたタグ部
分４４と比較し、ＣＰＵ２２によって所望とされた情報
がキャッシュ３０内にロケートされているかどうかを判
断する。コントローラ３６は、キャッシュメモリ３０の
内部動作を制御する。この内部動作には、必要とされた
時に、キャッシュ３０とメインメモリ２８との間で情報
を転送するための要求をメインメモリ２８に対して発生
する、ということが含まれる。
【００２１】キャッシュメモリ３０は、局部の原理に従
って動作するため、ＣＰＵ２２が情報を要求した場合に
は、このキャッシュ３０をまず最初に調査する。ＣＰＵ
２２は、アドレス、これ以後はＣＰＵアドレス６０と呼
ぶことにする、をキャッシュコントローラ３６に送信す
る。このＣＰＵアドレス６０は、インデックスフィール
ド６４及びタグフィールド６６の２つのフィールドを持
つ。このインデックスフィールド６４及びタグフィール
ド６６は、キャッシュ３０内に記憶された情報がそこか
ら検索されるメインメモリ２８内のロケーションに対応
する。つまり、このインディクスフィールド６４はメイ
ンメモリロケーションの行アドレス部分に対応し、一
方、タグフィールド６６はメモリロケーションの列アド
レス部分に対応する。
って動作するため、ＣＰＵ２２が情報を要求した場合に
は、このキャッシュ３０をまず最初に調査する。ＣＰＵ
２２は、アドレス、これ以後はＣＰＵアドレス６０と呼
ぶことにする、をキャッシュコントローラ３６に送信す
る。このＣＰＵアドレス６０は、インデックスフィール
ド６４及びタグフィールド６６の２つのフィールドを持
つ。このインデックスフィールド６４及びタグフィール
ド６６は、キャッシュ３０内に記憶された情報がそこか
ら検索されるメインメモリ２８内のロケーションに対応
する。つまり、このインディクスフィールド６４はメイ
ンメモリロケーションの行アドレス部分に対応し、一
方、タグフィールド６６はメモリロケーションの列アド
レス部分に対応する。
【００２２】ＣＰＵアドレス６０のこのインデックスフ
ィールド６４は、ＣＰＵ２２によって要求された記憶装
置３２内のブロック４０のロケーションを選択するため
に用いられる。一旦ロケートされると、ブロック４０の
タグ部分４４及びタグフィールド６６は、それらタグが
整合するか否かを判断するために、比較器３４に与えら
れる。
ィールド６４は、ＣＰＵ２２によって要求された記憶装
置３２内のブロック４０のロケーションを選択するため
に用いられる。一旦ロケートされると、ブロック４０の
タグ部分４４及びタグフィールド６６は、それらタグが
整合するか否かを判断するために、比較器３４に与えら
れる。
【００２３】もしそれらのアドレスタグが整合した場合
（つまり、「キャッシュヒット」の場合）には、ブロッ
ク４０の情報部分４２にロケートされた情報は、ＣＰＵ
２２に送信される。もしそれらのタグが整合しなかった
場合には、ブロック４０の汚れた部分４６がコントロー
ラ３６によって調査される。セットされた場合には、こ
の汚れた部分４６は、現在ブロック４０内に記憶されて
いる情報は「汚れている」こと、つまり、メインメモリ
２８内の対応するロケーションからその回復されたもの
に変えられていることを示す。
（つまり、「キャッシュヒット」の場合）には、ブロッ
ク４０の情報部分４２にロケートされた情報は、ＣＰＵ
２２に送信される。もしそれらのタグが整合しなかった
場合には、ブロック４０の汚れた部分４６がコントロー
ラ３６によって調査される。セットされた場合には、こ
の汚れた部分４６は、現在ブロック４０内に記憶されて
いる情報は「汚れている」こと、つまり、メインメモリ
２８内の対応するロケーションからその回復されたもの
に変えられていることを示す。
【００２４】後のロケーション内の情報は、このように
非有効、つまり時代遅れのものである。それ故、キャッ
シュコントローラ３６は、メインメモリ２８から新しい
情報ブロックを取得するために読み出し要求を発生する
前に、メインメモリ２８にブロック４０を転送するよう
書き込み要求を発生する。図２は、書き戻しキャッシュ
メモリ内の情報の汚れたブロックを、ＣＰＵによって要
求されたメインメモリ内の情報ブロックと交換するため
に用いられる、従来技術のシステムバス２４上における
タイミング時間間隔を示している。この特別のプロトコ
ルによれば、キャッシュコントローラ３６は、必要とす
る情報のため、読み出し要求（Ｃ／Ａ２０２）をメイン
メモリ２８に発生し、そして汚れたブロック４０を記憶
装置３２からキャッシュ３０内の一時保持レジスタ５０
へ転送する。所定時間後、メインメモリ２８は要求され
た情報を、システムバス２４上でキャッシュメモリ３２
及びＣＰＵ２２へ向けて、２つの別個の転送（ＲＤ２０
４及びＲＤ２０６）によってリターンする。コントロー
ラ３６はその後、書き込み要求（Ｃ／Ａ２０８）を発生
し、汚れたブロック４０をメインメモリ２８へ転送する
（ＷＤ２１２及びＷＤ２１４）。
非有効、つまり時代遅れのものである。それ故、キャッ
シュコントローラ３６は、メインメモリ２８から新しい
情報ブロックを取得するために読み出し要求を発生する
前に、メインメモリ２８にブロック４０を転送するよう
書き込み要求を発生する。図２は、書き戻しキャッシュ
メモリ内の情報の汚れたブロックを、ＣＰＵによって要
求されたメインメモリ内の情報ブロックと交換するため
に用いられる、従来技術のシステムバス２４上における
タイミング時間間隔を示している。この特別のプロトコ
ルによれば、キャッシュコントローラ３６は、必要とす
る情報のため、読み出し要求（Ｃ／Ａ２０２）をメイン
メモリ２８に発生し、そして汚れたブロック４０を記憶
装置３２からキャッシュ３０内の一時保持レジスタ５０
へ転送する。所定時間後、メインメモリ２８は要求され
た情報を、システムバス２４上でキャッシュメモリ３２
及びＣＰＵ２２へ向けて、２つの別個の転送（ＲＤ２０
４及びＲＤ２０６）によってリターンする。コントロー
ラ３６はその後、書き込み要求（Ｃ／Ａ２０８）を発生
し、汚れたブロック４０をメインメモリ２８へ転送する
（ＷＤ２１２及びＷＤ２１４）。
【００２５】システムバス２４上でキャッシュ３０及び
メインメモリ２８へ向けまたそこから情報を移動させる
ために必要な多数の転送は、キャッシュブロックの大き
さ、あるいはシステムバスデータパス等の構造といった
ファクタに依存した設計選択である、ということを理解
して頂きたい。故に、２つの別個の転送がここで、ある
いはまた図面及び記述を簡単にするためにみ他に記述さ
れた実施例と関連して用いられる。にも係わらず、キャ
ッシュ３０とメインメモリ２８の間で転送された情報
は、１つのシステムバス２４転送で達成され得る。
メインメモリ２８へ向けまたそこから情報を移動させる
ために必要な多数の転送は、キャッシュブロックの大き
さ、あるいはシステムバスデータパス等の構造といった
ファクタに依存した設計選択である、ということを理解
して頂きたい。故に、２つの別個の転送がここで、ある
いはまた図面及び記述を簡単にするためにみ他に記述さ
れた実施例と関連して用いられる。にも係わらず、キャ
ッシュ３０とメインメモリ２８の間で転送された情報
は、１つのシステムバス２４転送で達成され得る。
【００２６】図２のブロック交換において、要求した情
報を待つ間のＣＰＵ待ち時間は、可能な限り低いレベル
に減少される。なぜなら、メインメモリ２８との交換開
始後、新たな情報ができるだけ早くリターンされるから
である。しかしながら、新しい情報ブロックをフェッチ
し且つ汚れたキャッシュブロック４０をメインメモリ２
８内に記憶するには、２つのメモリアクセス要求が必要
である。これら１つ１つの要求は、システムバスバンド
幅を減少させる。
報を待つ間のＣＰＵ待ち時間は、可能な限り低いレベル
に減少される。なぜなら、メインメモリ２８との交換開
始後、新たな情報ができるだけ早くリターンされるから
である。しかしながら、新しい情報ブロックをフェッチ
し且つ汚れたキャッシュブロック４０をメインメモリ２
８内に記憶するには、２つのメモリアクセス要求が必要
である。これら１つ１つの要求は、システムバスバンド
幅を減少させる。
【００２７】図３は、書き戻しキャッシュプロトコルを
他の従来技術で実行した場合の、システムバス２８両端
のタイミング時間間隔を示す。このプロトコルでは、コ
ントローラ３６はまず初めに書き込み要求（Ｃ／Ａ３０
２）を要求し、そうしてその汚れたキャッシュブロック
をメインメモリ２８内にシステムバス２４上で２つの別
個の転送（ＷＤ３０４及びＷＤ３０６）を用いて記憶す
る。この汚れたブロック４０は、メインメモリ２８内の
一時レジスタ５２内にロードされる。コントローラ３６
はその後、読み出し要求（Ｃ／Ａ３０８）を発生し、そ
うして所望の情報をメインメモリ２８から得る。一旦情
報（ＲＤ３１２及びＲＤ３１４）がシステムバス２４上
でＣＰＵ３０及びコントローラ３６にリターンされる
と、メインメモリ２８は、適切なメモリロケーション内
に一時レジスタ５２の内容を記憶する。
他の従来技術で実行した場合の、システムバス２８両端
のタイミング時間間隔を示す。このプロトコルでは、コ
ントローラ３６はまず初めに書き込み要求（Ｃ／Ａ３０
２）を要求し、そうしてその汚れたキャッシュブロック
をメインメモリ２８内にシステムバス２４上で２つの別
個の転送（ＷＤ３０４及びＷＤ３０６）を用いて記憶す
る。この汚れたブロック４０は、メインメモリ２８内の
一時レジスタ５２内にロードされる。コントローラ３６
はその後、読み出し要求（Ｃ／Ａ３０８）を発生し、そ
うして所望の情報をメインメモリ２８から得る。一旦情
報（ＲＤ３１２及びＲＤ３１４）がシステムバス２４上
でＣＰＵ３０及びコントローラ３６にリターンされる
と、メインメモリ２８は、適切なメモリロケーション内
に一時レジスタ５２の内容を記憶する。
【００２８】図３のブロック交換は、これを達成するた
めに、２つのメモリアクセス要求をシステムバス２４上
に要求する。それに加えて、このプロトコルは、要求さ
れた情報のためにＣＰＵ待ち時間を増大させる。なぜな
ら、書き込み要求の開始及び完了の後まで、それはリタ
ーンされないからである。本願発明によれば、キャッシ
ュ交換プロトコルは、ＣＰＵ待ち時間の減少に役立つ
「交換」要求と呼ばれるユニークなメモリアクセス要求
を利用する。図４は、この交換要求のフォーマット８０
を示す。この交換要求８０は、コマンドフィールド８
２、インデックスフィールド８４、第１タグフィールド
８８及び、第２タグフィールド８６を含む。このコマン
ドフィールド８２は、インデックスフィールド８４及び
第２タグフィールド８６によって認識されたロケーショ
ンにおいてメインメモリ２８からの新しい情報ブロック
をフェッチするためのリードオペレーションと、インデ
ックスフィールド８４及び第１タグフィールド８８によ
って認識されたメインメモリ２８内のロケーション内に
キャッシュメモリ情報の汚れたブロックを記憶するため
の書き込みオペレーションといった２つのオペレーショ
ンから成る交換要求８０を認識するビットを含む。
めに、２つのメモリアクセス要求をシステムバス２４上
に要求する。それに加えて、このプロトコルは、要求さ
れた情報のためにＣＰＵ待ち時間を増大させる。なぜな
ら、書き込み要求の開始及び完了の後まで、それはリタ
ーンされないからである。本願発明によれば、キャッシ
ュ交換プロトコルは、ＣＰＵ待ち時間の減少に役立つ
「交換」要求と呼ばれるユニークなメモリアクセス要求
を利用する。図４は、この交換要求のフォーマット８０
を示す。この交換要求８０は、コマンドフィールド８
２、インデックスフィールド８４、第１タグフィールド
８８及び、第２タグフィールド８６を含む。このコマン
ドフィールド８２は、インデックスフィールド８４及び
第２タグフィールド８６によって認識されたロケーショ
ンにおいてメインメモリ２８からの新しい情報ブロック
をフェッチするためのリードオペレーションと、インデ
ックスフィールド８４及び第１タグフィールド８８によ
って認識されたメインメモリ２８内のロケーション内に
キャッシュメモリ情報の汚れたブロックを記憶するため
の書き込みオペレーションといった２つのオペレーショ
ンから成る交換要求８０を認識するビットを含む。
【００２９】この交換要求８０は、キャッシュメモリ３
０内の汚れたブロック４０とメインメモリ２８内の要求
された情報ブロックとが、共通のインデックスフィール
ド８４を共有するという事実を利用するものである。前
に言及したように、ＣＰＵアドレス６０のインデックス
フィールド６４はメインメモリ２８内の行アドレスロケ
ーションに対応する。キャッシュメモリ３０は、このイ
ンデックスフィールド６４が、インデックスロケーショ
ン４８によって認識された適切なキャッシュブロック４
０を選択するために用いられるというような方法で、構
成される。それ故、キャッシュ３０内のこのインデック
スロケーション４８は、メインメモリ２８内の行アドレ
スロケーションをさし示すのである。この交換要求８０
はこの関係を利用して、実際には２つの別個のメモリア
クセス要求を、共通のインデックスフィールド８４を用
いることによって１つの要求に結合するのである。この
共通のインデックスフィールド８４は、メインメモリ２
８内の行アドレスロケーションに対応する全てのアドレ
スビットを含む。
０内の汚れたブロック４０とメインメモリ２８内の要求
された情報ブロックとが、共通のインデックスフィール
ド８４を共有するという事実を利用するものである。前
に言及したように、ＣＰＵアドレス６０のインデックス
フィールド６４はメインメモリ２８内の行アドレスロケ
ーションに対応する。キャッシュメモリ３０は、このイ
ンデックスフィールド６４が、インデックスロケーショ
ン４８によって認識された適切なキャッシュブロック４
０を選択するために用いられるというような方法で、構
成される。それ故、キャッシュ３０内のこのインデック
スロケーション４８は、メインメモリ２８内の行アドレ
スロケーションをさし示すのである。この交換要求８０
はこの関係を利用して、実際には２つの別個のメモリア
クセス要求を、共通のインデックスフィールド８４を用
いることによって１つの要求に結合するのである。この
共通のインデックスフィールド８４は、メインメモリ２
８内の行アドレスロケーションに対応する全てのアドレ
スビットを含む。
【００３０】交換要求８０のために確立された慣習によ
れば、第２タグフィールド８６は、ＣＰＵアドレス６０
のタグフィールド６６に対応するものであり、ＣＰＵ２
２によって要求された新しい情報ブロックがフェッチさ
れる予定のメインメモリ２８内のロケーションに対応す
る残りのアドレスビットを含む。同様に、第１タグフィ
ールド８８は、汚れたキャッシュブロック４０のタグ部
分４４に対応するものであり、汚れた情報ブロックが記
憶される予定のメモリ２８内のロケーションに対応する
残りのビットを含む。交換要求８０の読み出し及び書き
込みオペレーションを実行するため、メインメモリ２８
によって必要とされた列アドレスビット、バンク選択ビ
ット及びボード選択ビットは、第１及び第２タグフィー
ルド８８及び８６によって、あるいはタグフィールド８
８及び８６及びインデックスフィールド８４の結合によ
って与えられるであろう。いづれにせよ、交換要求８０
の読み出し及び書き込みオペレーションには、同一の行
アドレスビットが使用されるのである。
れば、第２タグフィールド８６は、ＣＰＵアドレス６０
のタグフィールド６６に対応するものであり、ＣＰＵ２
２によって要求された新しい情報ブロックがフェッチさ
れる予定のメインメモリ２８内のロケーションに対応す
る残りのアドレスビットを含む。同様に、第１タグフィ
ールド８８は、汚れたキャッシュブロック４０のタグ部
分４４に対応するものであり、汚れた情報ブロックが記
憶される予定のメモリ２８内のロケーションに対応する
残りのビットを含む。交換要求８０の読み出し及び書き
込みオペレーションを実行するため、メインメモリ２８
によって必要とされた列アドレスビット、バンク選択ビ
ット及びボード選択ビットは、第１及び第２タグフィー
ルド８８及び８６によって、あるいはタグフィールド８
８及び８６及びインデックスフィールド８４の結合によ
って与えられるであろう。いづれにせよ、交換要求８０
の読み出し及び書き込みオペレーションには、同一の行
アドレスビットが使用されるのである。
【００３１】図５は、本願発明によるキャッシュメモリ
交換プロトコルのための、システムバス２４上でのタイ
ミング時間間隔を示している。図５において、キャッシ
ュコントローラ３６は、配置されるべきキャッシュブロ
ックが汚れている場合は、キャッシュミスに応答し、シ
ステムバス２４上にメインメモリ２８に向けて交換要求
８０（Ｃ’／Ａ’５０２）を発生する。この要求を受け
取ると、メインメモリ２８は、コマンドフィールド８２
をデコードし、インデックスフィールド８４及び第２タ
グフィールド８６により定義されたロケーションにおい
て、情報ブロックのフェッチングを即座に開始する。メ
インメモリが所望の情報ブロックをフェッチングしてい
る間、コントローラ３６は、インデックスフィールド８
４と、システムバス２８上の交換要求８０の第１タグフ
ィールド８８とによって認識されたキャッシュメモリ３
０ロケーションから、メインメモリ２８内にロケートさ
れた一時レジスタ５６に向けて、その汚れた情報ブロッ
ク４０を転送する（ＷＤ５０４及びＷＤ５０６）。
交換プロトコルのための、システムバス２４上でのタイ
ミング時間間隔を示している。図５において、キャッシ
ュコントローラ３６は、配置されるべきキャッシュブロ
ックが汚れている場合は、キャッシュミスに応答し、シ
ステムバス２４上にメインメモリ２８に向けて交換要求
８０（Ｃ’／Ａ’５０２）を発生する。この要求を受け
取ると、メインメモリ２８は、コマンドフィールド８２
をデコードし、インデックスフィールド８４及び第２タ
グフィールド８６により定義されたロケーションにおい
て、情報ブロックのフェッチングを即座に開始する。メ
インメモリが所望の情報ブロックをフェッチングしてい
る間、コントローラ３６は、インデックスフィールド８
４と、システムバス２８上の交換要求８０の第１タグフ
ィールド８８とによって認識されたキャッシュメモリ３
０ロケーションから、メインメモリ２８内にロケートさ
れた一時レジスタ５６に向けて、その汚れた情報ブロッ
ク４０を転送する（ＷＤ５０４及びＷＤ５０６）。
【００３２】一旦フェッチされると、メインメモリ２８
により、２つの別個の転送ＲＤ５１２及びＲＤ５１４
で、ＣＰＵ２２に向けて、また、インデックスフィール
ド８４と第２タグフィールド８６とによって認識された
ロケーションにおいてキャッシュメモリ３０中に、新し
い情報ブロックが転送される。一時レジスタ５６内にあ
る情報ブロックはその後、インデックスフィールド８４
と第１タグフィールド８８とによって認識されたロケー
ションにおいて、つまり、情報がＣＰＵ２２によって最
初に得られたロケーションにおいて、メインメモリ２８
記憶配列内に記憶される。
により、２つの別個の転送ＲＤ５１２及びＲＤ５１４
で、ＣＰＵ２２に向けて、また、インデックスフィール
ド８４と第２タグフィールド８６とによって認識された
ロケーションにおいてキャッシュメモリ３０中に、新し
い情報ブロックが転送される。一時レジスタ５６内にあ
る情報ブロックはその後、インデックスフィールド８４
と第１タグフィールド８８とによって認識されたロケー
ションにおいて、つまり、情報がＣＰＵ２２によって最
初に得られたロケーションにおいて、メインメモリ２８
記憶配列内に記憶される。
【００３３】本願発明によるブロック交換は、システム
バスバンド幅及びデータ処理システムスループットを増
大させる。たった１つのメモリアクセス要求しか発生さ
れないため、従来の書き戻しキャッシュメモリ装置よ
り、システムバスサイクルがより少なくなり、一方で、
交換転送によって生じるＣＰＵ待ち時間は従来装置のそ
れよりも減少した。
バスバンド幅及びデータ処理システムスループットを増
大させる。たった１つのメモリアクセス要求しか発生さ
れないため、従来の書き戻しキャッシュメモリ装置よ
り、システムバスサイクルがより少なくなり、一方で、
交換転送によって生じるＣＰＵ待ち時間は従来装置のそ
れよりも減少した。
【００３４】本願発明の他の特徴によれば、このキャッ
シュメモリ交換プロトコルは、(1) ＣＰＵ２２によって
要求された情報のフェッチング（読み出しオペレーショ
ン）に関連する交換要求の部分、(2) 汚れた情報ブロッ
クの記憶（書き込みオペレーション）に関連した交換要
求の部分、を実行するため、メインメモリ２８によって
必要とされる時間を減少させる。交換コマンド及びアド
レスフィールドを含む交換要求８０（図４）は、システ
ムバス２４上で、１サイクルで転送される。交換要求ア
ドレスフィールド８４、８６及び、８８は、読み出し及
び書き込みオペレーションが同一のメモリモジュール内
で発生するであろうこと、あるいは読み出しオペレーシ
ョンがあるモジュールで、そして書き込みオペレーショ
ンは他のモジュールで発生するであろうことを示すであ
ろう。もしこれら交換要求アドレスフィールド８２、８
４及び８６が、読み出し及び書き込みオペレーションが
同一のモジュール内で発生するであろうことを示す場合
には、これらのオペレーションがメモリデバイスの同一
のバンク内で発生する可能性がある。
シュメモリ交換プロトコルは、(1) ＣＰＵ２２によって
要求された情報のフェッチング（読み出しオペレーショ
ン）に関連する交換要求の部分、(2) 汚れた情報ブロッ
クの記憶（書き込みオペレーション）に関連した交換要
求の部分、を実行するため、メインメモリ２８によって
必要とされる時間を減少させる。交換コマンド及びアド
レスフィールドを含む交換要求８０（図４）は、システ
ムバス２４上で、１サイクルで転送される。交換要求ア
ドレスフィールド８４、８６及び、８８は、読み出し及
び書き込みオペレーションが同一のメモリモジュール内
で発生するであろうこと、あるいは読み出しオペレーシ
ョンがあるモジュールで、そして書き込みオペレーショ
ンは他のモジュールで発生するであろうことを示すであ
ろう。もしこれら交換要求アドレスフィールド８２、８
４及び８６が、読み出し及び書き込みオペレーションが
同一のモジュール内で発生するであろうことを示す場合
には、これらのオペレーションがメモリデバイスの同一
のバンク内で発生する可能性がある。
【００３５】図６は、データ処理システム２０で使用さ
れるメインメモリの内部構造の実施例を示す。図６にお
いて交換要求８０のフィールドは、要求の書き込み及び
読み出しオペレーションがメモリモジュール１００内の
同一のメモリバンク１１０へと向けられることを示す。
一般のメモリアクセス要求のための行アドレスは、交換
要求８０のインデックスフィールド８４の内容から引き
出され、一方、列アドレスは、インデックスフィールド
の内容及びタグフィールド８６及び８８の内容から引き
出される。
れるメインメモリの内部構造の実施例を示す。図６にお
いて交換要求８０のフィールドは、要求の書き込み及び
読み出しオペレーションがメモリモジュール１００内の
同一のメモリバンク１１０へと向けられることを示す。
一般のメモリアクセス要求のための行アドレスは、交換
要求８０のインデックスフィールド８４の内容から引き
出され、一方、列アドレスは、インデックスフィールド
の内容及びタグフィールド８６及び８８の内容から引き
出される。
【００３６】本願発明の原理によれば、交換要求８０の
コマンドフィールド８２は、メインメモリ２８のタイミ
ング及び制御装置１０８に送られる。メモリ２８はます
初めに、インデックスフィールド８４及び第２タグフィ
ールド８６とによって認識されたメモリロケーションか
ら要求された情報をフェッチするため、ページモード読
み出しサイクルを示す。例えば、インデックスフィール
ド８４、第１タグフィールド８８及び、第２タグフィー
ルド８６が、システムバス２４からメモリアドレスレジ
スタ１０２中にロードされる。マルチプレクサ１２４
は、ライン１２５上のタイミング及び制御装置１０８に
よって可能にされた場合には、インデックスフィールド
８４から適当な行アドレスビットを選択する。行アドレ
スは、ライン１１６上に行アドレスストロボ（ＲＡＳ）
信号が主張された場合に、行ラッチ１０４中にロードさ
れる。
コマンドフィールド８２は、メインメモリ２８のタイミ
ング及び制御装置１０８に送られる。メモリ２８はます
初めに、インデックスフィールド８４及び第２タグフィ
ールド８６とによって認識されたメモリロケーションか
ら要求された情報をフェッチするため、ページモード読
み出しサイクルを示す。例えば、インデックスフィール
ド８４、第１タグフィールド８８及び、第２タグフィー
ルド８６が、システムバス２４からメモリアドレスレジ
スタ１０２中にロードされる。マルチプレクサ１２４
は、ライン１２５上のタイミング及び制御装置１０８に
よって可能にされた場合には、インデックスフィールド
８４から適当な行アドレスビットを選択する。行アドレ
スは、ライン１１６上に行アドレスストロボ（ＲＡＳ）
信号が主張された場合に、行ラッチ１０４中にロードさ
れる。
【００３７】マルチプレクサ１２４はその後、ライン１
２５上が可能にされた場合には、インデックスフィール
ド８４及び第２タグフィールド８６から適当な列アドレ
スビットを選択する。この列アドレスは、ライン１１８
上に列アドレスストロボ（ＣＡＳ）信号が主張された場
合に、列ラッチ１０６にロードされる。タイミング及び
制御装置１０８によってライン１２２上に与えられた非
主張書き込みイネイブル（ＷＥ）信号はその後、そのア
クセスが読み出しオペレーションであることを示す。こ
の要求された情報はその後、メモリ記憶要素から、シス
テムバス２４への転送のために、出力レジスタ１１４中
にロードされる。この時、ＣＡＳ信号が主張が取り消さ
れる。
２５上が可能にされた場合には、インデックスフィール
ド８４及び第２タグフィールド８６から適当な列アドレ
スビットを選択する。この列アドレスは、ライン１１８
上に列アドレスストロボ（ＣＡＳ）信号が主張された場
合に、列ラッチ１０６にロードされる。タイミング及び
制御装置１０８によってライン１２２上に与えられた非
主張書き込みイネイブル（ＷＥ）信号はその後、そのア
クセスが読み出しオペレーションであることを示す。こ
の要求された情報はその後、メモリ記憶要素から、シス
テムバス２４への転送のために、出力レジスタ１１４中
にロードされる。この時、ＣＡＳ信号が主張が取り消さ
れる。
【００３８】交換要求８０のインデックスフィールド８
４は、ブロック交換の読み出し部分及び書き込み部分の
両方に対して共通であり、メインメモリ２８はその後、
インデックスフィールド８４と第１タグフィールド８８
とによって認識されたロケーション中に、汚れたキャッ
シュブロッック４０を書き込むため、ページモード書き
込みサイクルを示す。マルチプレクサ１２４は、ライン
１２５上のタイミング及び制御装置１０８によって可能
にされた場合、適当な列アドレスビットを選択する。列
ラッチ１０４の内容になんの変化もなければ、書き込み
アクセスを示すためにＷＥ信号がライン１２２上に主張
され、ＣＡＳ信号がライン１１８上に主張された時に、
列アドレスが列ラッチ１０６中にロードされる。言い換
えれば、列ラッチ１０４は共通の列アドレスビットをい
まだ含んでおり、ＲＡＳ信号はまだ主張されているので
ある。バンク１１０内の適当なメモリ素子がその後アク
セスされ、入力レジスタ１１２に記憶された汚れた情報
ブロックがそれらのメモリ素子へ転送される。
４は、ブロック交換の読み出し部分及び書き込み部分の
両方に対して共通であり、メインメモリ２８はその後、
インデックスフィールド８４と第１タグフィールド８８
とによって認識されたロケーション中に、汚れたキャッ
シュブロッック４０を書き込むため、ページモード書き
込みサイクルを示す。マルチプレクサ１２４は、ライン
１２５上のタイミング及び制御装置１０８によって可能
にされた場合、適当な列アドレスビットを選択する。列
ラッチ１０４の内容になんの変化もなければ、書き込み
アクセスを示すためにＷＥ信号がライン１２２上に主張
され、ＣＡＳ信号がライン１１８上に主張された時に、
列アドレスが列ラッチ１０６中にロードされる。言い換
えれば、列ラッチ１０４は共通の列アドレスビットをい
まだ含んでおり、ＲＡＳ信号はまだ主張されているので
ある。バンク１１０内の適当なメモリ素子がその後アク
セスされ、入力レジスタ１１２に記憶された汚れた情報
ブロックがそれらのメモリ素子へ転送される。
【００３９】交換要求の実行を通じて共通の行アドレス
を保つことにより、より好ましいページモード読み出し
及び書き込みサイクルは、メインメモリ２８が交換要求
の読み出し及び書き込みオペレーションを実行するのに
必要な時間を減少させる。即ち、ＲＡＳ信号を活発にす
る前に、ラッチ１０４のセットアップタイム要求を満足
させるよう、安定した列アドレスが送られなければなら
ない。行アドレスは、アドレス保持時間要求を満足する
ためにＲＡＳ信号が活発にされた後でも、メモリデバイ
スの入力ライン上に保持されなくてはならない。もし異
なる行アドレスが、読み出し及び書き込みオペレーショ
ンのために必要な場合には、新しいアドレスの主張の前
に、記憶素子の特性により、ライン１１６上のＲＡＳ信
号は重要な最初時間間隔の間のしばらくの間、主張は取
り消されなくてはならない。このような時間の制限を除
去することにより、メインメモリ２８の全バンド幅は増
加され、同一のモジュールに対するその後の（読み出
し）オペレーションの待ち時間は減少される。
を保つことにより、より好ましいページモード読み出し
及び書き込みサイクルは、メインメモリ２８が交換要求
の読み出し及び書き込みオペレーションを実行するのに
必要な時間を減少させる。即ち、ＲＡＳ信号を活発にす
る前に、ラッチ１０４のセットアップタイム要求を満足
させるよう、安定した列アドレスが送られなければなら
ない。行アドレスは、アドレス保持時間要求を満足する
ためにＲＡＳ信号が活発にされた後でも、メモリデバイ
スの入力ライン上に保持されなくてはならない。もし異
なる行アドレスが、読み出し及び書き込みオペレーショ
ンのために必要な場合には、新しいアドレスの主張の前
に、記憶素子の特性により、ライン１１６上のＲＡＳ信
号は重要な最初時間間隔の間のしばらくの間、主張は取
り消されなくてはならない。このような時間の制限を除
去することにより、メインメモリ２８の全バンド幅は増
加され、同一のモジュールに対するその後の（読み出
し）オペレーションの待ち時間は減少される。
【００４０】図７は、本願発明によるデータ処理システ
ムによって用いられる、メインメモリの内部構造の他の
実施例を示す。図７において、バンク選択ビットを含む
交換要求のフィールドは、要求の読み出し及び書き込み
オペレーションが、同一のメモリモジュール１４０内の
２つの異なるメモリバンク１５０及び１６０に向けられ
ることを示す。操作上、交換要求８０のアドレスフィー
ルド８４、８６及び８８が、システムバス２４からメモ
リアドレスレジスタ１４２中にロードされる。マルチプ
レクサ１６４は、ライン１６５上にタイミング及び制御
装置１４８によって可能にされた時に、インデックスフ
ィールド８４から適当な行アドレスビットを選択する。
行アドレスは、ＲＡＳ信号がライン１５６上に主張され
た時に、行ラッチ１４４中にロードされる。マルチプレ
クサ１６４はその後、ライン１６５が可能にされた時
に、適当な列アドレスを選択する。この列アドレスは、
ＣＡＳ信号がライン１５８上に主張された時に、列ラッ
チ１４６中にロードされる。
ムによって用いられる、メインメモリの内部構造の他の
実施例を示す。図７において、バンク選択ビットを含む
交換要求のフィールドは、要求の読み出し及び書き込み
オペレーションが、同一のメモリモジュール１４０内の
２つの異なるメモリバンク１５０及び１６０に向けられ
ることを示す。操作上、交換要求８０のアドレスフィー
ルド８４、８６及び８８が、システムバス２４からメモ
リアドレスレジスタ１４２中にロードされる。マルチプ
レクサ１６４は、ライン１６５上にタイミング及び制御
装置１４８によって可能にされた時に、インデックスフ
ィールド８４から適当な行アドレスビットを選択する。
行アドレスは、ＲＡＳ信号がライン１５６上に主張され
た時に、行ラッチ１４４中にロードされる。マルチプレ
クサ１６４はその後、ライン１６５が可能にされた時
に、適当な列アドレスを選択する。この列アドレスは、
ＣＡＳ信号がライン１５８上に主張された時に、列ラッ
チ１４６中にロードされる。
【００４１】しかしながら、この実施例では、デコード
された行アドレスが、同時にメモリバンク１５０及び１
６０の両方に与えられる。ＣＰＵ２２によって要求され
た情報がメモリバンク１５０に記憶された場合には、列
ラッチ１４６中にロードされた列アドレスビットは、ラ
イン１６２上のタイミング及び制御装置１４８によって
与えられたＷＥ信号によって可能にされた時に、適当な
メモリ素子を活発にする。この要求された情報はその
後、システムバス２４への転送のため、メモリデバイス
から出力レジスタ１５４中へとロードされる。ＣＡＳ信
号はその後、主張を取り消される。
された行アドレスが、同時にメモリバンク１５０及び１
６０の両方に与えられる。ＣＰＵ２２によって要求され
た情報がメモリバンク１５０に記憶された場合には、列
ラッチ１４６中にロードされた列アドレスビットは、ラ
イン１６２上のタイミング及び制御装置１４８によって
与えられたＷＥ信号によって可能にされた時に、適当な
メモリ素子を活発にする。この要求された情報はその
後、システムバス２４への転送のため、メモリデバイス
から出力レジスタ１５４中へとロードされる。ＣＡＳ信
号はその後、主張を取り消される。
【００４２】汚れた情報ブロックはその後、メモリバン
ク１６０内に記憶される。マルチプレクサ１６４は、ラ
イン１６５上のタイミング及び制御装置１４８によって
可能にされた時に、適当な列アドレスビットを選択す
る。書き込みアクセスを示すためにＷＥ信号がライン１
６２上に主張され、そしてＣＡＳ信号がライン１５８上
に主張され場合には、列アドレスは即座に列ラッチ１４
６中にロードされる。入力レジスタ１５２に記憶された
情報は、バンク１６０内に記憶するため、メモリ素子に
転送される。
ク１６０内に記憶される。マルチプレクサ１６４は、ラ
イン１６５上のタイミング及び制御装置１４８によって
可能にされた時に、適当な列アドレスビットを選択す
る。書き込みアクセスを示すためにＷＥ信号がライン１
６２上に主張され、そしてＣＡＳ信号がライン１５８上
に主張され場合には、列アドレスは即座に列ラッチ１４
６中にロードされる。入力レジスタ１５２に記憶された
情報は、バンク１６０内に記憶するため、メモリ素子に
転送される。
【００４３】図７の回路で用いられた重複した列アドレ
ス機構はまた、交換要求８０の読み出し及び書き込みオ
ペレーションを実行するためにメインメモリに必要な時
間量を減少させる。なぜなら、前に述べた時間制限が、
取り除かれるからである。ここで公表された進歩的な内
容にしたがって、他のメインメモリ装置を使用できると
いうことは、当業者にとっては明かであろう。例えば、
ボード選択回路を含む交換要求のフィールドは、２つの
別個のモジュールがブロック交換内には含まれることを
示すであろう。即ち、汚れたキャッシュブロックの対応
するメモリアドレスはあるモジュール上にあり、ＣＰＵ
によって必要とされた情報ブロックは他のモジュール上
にロケートされていてもよい。この実施例では、情報の
フェッチング及び記憶は、従来のインタリーブの方法に
より、メインメモリによって完全に平行して実行され得
るのである。
ス機構はまた、交換要求８０の読み出し及び書き込みオ
ペレーションを実行するためにメインメモリに必要な時
間量を減少させる。なぜなら、前に述べた時間制限が、
取り除かれるからである。ここで公表された進歩的な内
容にしたがって、他のメインメモリ装置を使用できると
いうことは、当業者にとっては明かであろう。例えば、
ボード選択回路を含む交換要求のフィールドは、２つの
別個のモジュールがブロック交換内には含まれることを
示すであろう。即ち、汚れたキャッシュブロックの対応
するメモリアドレスはあるモジュール上にあり、ＣＰＵ
によって必要とされた情報ブロックは他のモジュール上
にロケートされていてもよい。この実施例では、情報の
フェッチング及び記憶は、従来のインタリーブの方法に
より、メインメモリによって完全に平行して実行され得
るのである。
【００４４】キャッシュメモリ交換プロトコルに関連し
た信号の相互作用が、図６及び７に装置に組み込まれた
メインメモリの内部動作のそれらの関係と同様に、図８
のタイミング図に示されている。キャシュコントローラ
３６によってシステムバス２４上で開始されたコマンド
及びアドレス転送（Ｃ／Ａ８０２）のすぐ後に、メイン
メモリ２８内に記憶される予定の汚れたキャッシュ情報
ブロックが続く（ＷＤ０ ８０４及び、ＷＤ１ ８０
６）。メモリのアクセス時間のために、所定の時間間隔
の間は、システムバス２４上で動きはない。その後、要
求された情報ブロックが、メインメモリ２８からシステ
ムバス２４上に転送される。
た信号の相互作用が、図６及び７に装置に組み込まれた
メインメモリの内部動作のそれらの関係と同様に、図８
のタイミング図に示されている。キャシュコントローラ
３６によってシステムバス２４上で開始されたコマンド
及びアドレス転送（Ｃ／Ａ８０２）のすぐ後に、メイン
メモリ２８内に記憶される予定の汚れたキャッシュ情報
ブロックが続く（ＷＤ０ ８０４及び、ＷＤ１ ８０
６）。メモリのアクセス時間のために、所定の時間間隔
の間は、システムバス２４上で動きはない。その後、要
求された情報ブロックが、メインメモリ２８からシステ
ムバス２４上に転送される。
【００４５】メインメモリ内の間、Ｃ／Ａ８０２内に含
まれる行アドレス（ＲＡ８２２）は、ライン８３４上の
ＲＡＳ信号が８３６において主張された時に、行ラッチ
にロードされる。所望のブロックのための列アドレス
（ＲＤ ＣＡ０ ８２４及び、ＲＤ ＣＡ１ ８２６）
は、ライン８３８上のＲＡＳ信号が８４０において主張
された時に、列ラッチ中にロードされる。所望の情報が
メモリ素子から検索され、そして出力レジスタ中にロー
ドされるまで、これらＲＡＳ及びＣＡＳは、主張された
ままである。この時点で、ＣＡＳ信号は８４２において
主張を取り消される。読み出しオペレーションの間、ラ
イン８５０上のＷＥ信号は、主張を取り消すレベルを保
持する。
まれる行アドレス（ＲＡ８２２）は、ライン８３４上の
ＲＡＳ信号が８３６において主張された時に、行ラッチ
にロードされる。所望のブロックのための列アドレス
（ＲＤ ＣＡ０ ８２４及び、ＲＤ ＣＡ１ ８２６）
は、ライン８３８上のＲＡＳ信号が８４０において主張
された時に、列ラッチ中にロードされる。所望の情報が
メモリ素子から検索され、そして出力レジスタ中にロー
ドされるまで、これらＲＡＳ及びＣＡＳは、主張された
ままである。この時点で、ＣＡＳ信号は８４２において
主張を取り消される。読み出しオペレーションの間、ラ
イン８５０上のＷＥ信号は、主張を取り消すレベルを保
持する。
【００４６】行アドレスと主張されたＲＡＳ信号を変え
ることなく、汚れたキャッシュブロック（ＷＲ ＣＡ０
８２８及び、ＷＲ ＣＡ１ ８３２）のための列アド
レスが、ＣＡＳ信号が８４４において主張された時に、
列ラッチ中にロードされる。８５２におけるＷＥ信号
も、この時点において主張され、書き込みオペレーショ
ンを示す。汚れたキャッシュブロックはその後、メイン
メモリ２８内の入力レジスタから適当なメモリ素子中に
転送され、ＲＡＳ、ＣＡＳ及びＷＥ信号はその主張を全
て取り消される。
ることなく、汚れたキャッシュブロック（ＷＲ ＣＡ０
８２８及び、ＷＲ ＣＡ１ ８３２）のための列アド
レスが、ＣＡＳ信号が８４４において主張された時に、
列ラッチ中にロードされる。８５２におけるＷＥ信号
も、この時点において主張され、書き込みオペレーショ
ンを示す。汚れたキャッシュブロックはその後、メイン
メモリ２８内の入力レジスタから適当なメモリ素子中に
転送され、ＲＡＳ、ＣＡＳ及びＷＥ信号はその主張を全
て取り消される。
【図１】図１は、本願発明によるキャッシュメモリ交換
プロトコルを実行するための、データ処理システムのブ
ロック図である。
プロトコルを実行するための、データ処理システムのブ
ロック図である。
【図２】図２は、従来技術の書き戻しキャッシュプロト
コルの実行に関連するタイミング時間間隔の図を示す。
コルの実行に関連するタイミング時間間隔の図を示す。
【図３】図３は、従来技術の書き戻しキャッシュプロト
コルの実行に関連するタイミング時間間隔の図を示す。
コルの実行に関連するタイミング時間間隔の図を示す。
【図４】図４は、本願発明による交換要求のフォーマッ
トと示す図である。
トと示す図である。
【図５】図５は、本願発明によるキャッシュメモリ交換
プロトコルに関連するタイミング時間間隔の図である。
プロトコルに関連するタイミング時間間隔の図である。
【図６】図６は、図１のデータ処理システム内で用いら
れるメインメモリの実施例のブロック図である。
れるメインメモリの実施例のブロック図である。
【図７】図７は、図１のデータ処理システム内で用いら
れるメインメモリの他の実施例のブロック図である。
れるメインメモリの他の実施例のブロック図である。
【図８】図８は、本願発明によって用いられる信号の関
係及び相互作用を示しているタイミング図である。
係及び相互作用を示しているタイミング図である。
２０ データ処理システム ２２ ＣＰＵ ２５ ＣＰＵバス ２８ メインメモリ ３０ キャッシュメモリ ２４ システムバス ３２ 記憶装置 ３４ 比較器 ３６ コントローラ ４０ ブロック ４２ 情報部分 ４４ タグ部分 ５０ 一時保持レジスタ ６０ ＣＰＵアドレス ６４ インディクスフィールド ６６ タグフィールド ８２ コマンドフィールド ８４ インデックスフィールド ８６ 第２タグフィールド ８８ タグフィールド １００ メモリモジュール １０２ メモリレジスタ １０４ 行ラッチ １１０ メモリバンク １１４ 出力レジスタ １２４ マルチプレクサ １４０ メモリモジュール １４２ メモリアドレスレジスタ １４６ 列ラッチ １４８ タイミング及び制御装置 １５０ メモリバンク １６０ メモリバンク １６４ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲアリー リディングトン アメリカ合衆国 マサチューセッツ州 01776ウェイランド ハッピー ハロー ロード 18 (56)参考文献 特開 平１−314354（ＪＰ，Ａ) 特開 平２−35541（ＪＰ，Ａ) 特開 昭62−226348（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 ＣＰＵ、メインメモリ、及びキャッシュ
メモリ内のキャッシュコントローラを有するデータ処理
システムにおいて、前記キャッシュメモリ内の第１のデ
ータブロックが汚れている場合に、前記キャッシュメモ
リ内の前記第１のデータブロックを、前記メインメモリ
内の第２のデータブロックと交換するための方法は、 インデックスフィールド、第１タグフィールド、及び第
２タグフィールドを含む交換要求を、前記コントローラ
から前記メインメモリに発生し、 前記インデックスフィールドと前記第１のタグフィール
ドとによって認識された前記キャッシュメモリ内のロケ
ーションから前記メインメモリ内の一時レジスタへ前記
第１のデータブロックを転送する間、前記インデックス
フィールドと前記第２のタグフィールドとによって認識
されたロケーションにおいて前記メインメモリ内の前記
第２のデータブロックをフェッチし、 前記インデックスフィールドと前記第２のタグフィール
ドとによって認識されたロケーションにおいて前記メイ
ンメモリから前記キャッシュメモリへ前記第２のデータ
ブロックを転送し、 前記一時レジスタから、前記インデックスフィールドと
前記メインメモリ内の前記第１のタグフィールドとによ
って認識されたロケーションへ、前記第１のデータブロ
ックを転送する段階を備えることを特徴とする方法。 - 【請求項２】 システムバスによって相互接続されてい
るＣＰＵ、メインメモリ及び、キャッシュメモリを有す
るデータ処理システムにおいて、前記キャッシュメモリ
内の第１のデーダブロックが汚れている場合に、インデ
ックスフィールドと第１のタグフィールドとによって認
識されたロケーションにおいて前記キャッシュメモリ内
に記憶されている第１のデータブロックを、前記インデ
ックスフィールドと前記第２のタグフィールドとによっ
て認識されたロケーションにおいて前記メインメモリ内
に記憶されている第２のデータブロックと交換するため
の方法は、 コマンドフィールド、インデックスフィールド及び、前
記第１のタグフィールド及び前記第２のタグフィールド
を含む交換要求を、前記キャッシュメモリ内のコントロ
ーラから前記メインメモリ内へ前記システムバスを通じ
て発生し、 前記インデックスフィールドと前記第１のタグフィール
ドとによって認識された前記キャッシュメモリ内のロケ
ーションから前記メインメモリ内の一時レジスタへ前記
システムバスを通じて前記第１のデータブロックを転送
する間、前記コマンドフィールドの前記メインメモリに
よるデコード動作に応答し、前記インデックスフィール
ドと前記第２のタグフィールドとによって認識されたロ
ケーションにおいて前記メインメモリ内の前記第２のデ
ータブロックをフェッチし、 前記メインメモリから前記インデックスフィールドと前
記第２のタグフィールドとによって認識されたロケーシ
ョンにおいて前記キャッシュメモリへ前記システムバス
を通じて前記第２のデータブロックを転送し、 前記一時レジスタから前記インデックスフィールドと前
記メインメモリ内の前記第１のタグフィールドとによっ
て認識されたロケーションへ、前記第１のデータブロッ
クを転送する段階を備えることを特徴とする方法。 - 【請求項３】 キャッシュメモリ内の第１のデータブロ
ックが汚れている場合に、前記キャッシュメモリ内の前
記第１のデータブロックをメインメモリ内の第２のデー
タブロックに交換するための装置において、 前記メインメモリ内の行アドレスロケーションに対応す
るアドレスビットを含んでいるインデックスフィール
ド、前記第１のデータブロックが記憶される予定の前記
メインメモリ内のロケーションに対応するアドレスビッ
トを含んでいる第１のタグフィールド及び、前記第２の
データブロックがフェッチされる予定の前記メインメモ
リ内のロケーションに対応するアドレスビットを含んで
いる第２のタグフィールドとを含む交換要求を、前記メ
インメモリに対して発生し、 前記インデックスフィールドと前記第２のタグフィール
ドとによって認識された前記ロケーションにおいて前記
メインメモリ内の前記第２のデータブロックをフェッチ
するための手段であって、前記行アドレスに対応する前
記インデックスフィールドの前記アドレスビットを行ア
ドレスレジスタ中にロードするための手段及び、前記イ
ンデックスフィールドと前記第２のタグフィールドの残
りのアドレスビットを列アドレスレジスタ中にロードす
るための手段とを含むようなフェッチング手段と、 前記第２のブロックがフェッチされている間、前記イン
デックスフィールドと前記第１のタグフィールドとによ
って認識された前記キャッシュメモリ内のロケーション
から前記メインメモリ内の一時レジスタへ前記第１のデ
ータブロックを転送するための手段と、 前記インデックスフィールドと前記第２のタグフィール
ドとによって認識されたロケーションにおいて前記メイ
ンメモリから前記キャッシュメモリへ前記フェッチされ
た第２のデータブロックを転送するための手段と、 前記インデックスフィールドと前記第１のタグフィール
ドとによって認識された前記メインメモリ内のロケーシ
ョンにおいて前記一時レジスタ内にある前記第１のデー
タブロックを記憶するための手段であって、前記インデ
ックスフィールドの前記行アドレスビットを前記行アド
レスレジスタ中にロードすることなく、前記インデック
スフィールドと前記第１のタグフィールドの前記残りの
アドレスビットを前記列アドレスレジスタ中にロードす
るための手段を含むような記憶手段とを備えることを特
徴とする装置。 - 【請求項４】 複数の記憶素子内に第１のデータブロッ
クを記憶し、インデックスフィールド、第１タグフィー
ルド及び第２タグフィールド内に含まれたアドレスビッ
トを有するキャッシュメモリからの交換要求のコマンド
フィールドに応答して前記記憶素子から第２のデータブ
ロックをフェッチする装置において、 前記交換要求の前記コマンドフィールドをデコードする
手段と、 前記デコード手段に応答し、前記インデックスフィール
ドと前記第２のタグフィールドとによって認識されたロ
ケーションにおいて前記記憶素子から前記第２のデータ
ブロックをフェッチする手段であって、行アドレスに対
応する前記インデックスフィールドのアドレスビットを
行アドレスレジスタにロードする手段及び、前記インデ
ックスフィールドと前記第２のタグフィールドの残りの
アドレスビットを列アドレスレジスタ中にロードするた
めの手段とを含むようなフェッチ手段と、 前記デコード手段に応答し、前記第２のブロック手段が
前記記憶素子からフェッチされている間、前記キャッシ
ュメモリから前記第１のデータブロックを受け取る手段
と、 前記インデックスフィールドと前記第２のタグフィール
ドとによって認識されたロケーションにおいて前記記憶
素子から前記キャッシュメモリへ前記フェッチされた第
２のデータブロックを転送する手段と、 前記インデックスフィールドと前記第１のタグフィール
ドとによって認識されたロケーションにおいて前記記憶
素子内に前記第１のデータブロックを記憶する手段であ
って、前記インデックスフィールドの前記行アドレスビ
ットを前記行アドレスレジスタ中にロードすることな
く、前記インデックスフィールドと前記第１のタグフィ
ールドの前記残りのアドレスビットを前記列アドレスレ
ジスタ中にロードするための手段を含むような記憶手段
とを含むことを特徴とする装置。 - 【請求項５】 請求項４記載の装置において、前記記憶
手段は更に、前記インデックスフィールドと前記第１の
タグフィールドとによって認識されたロケーションにお
いて前記受け取り手段から前記記憶素子にロードするた
めの手段を含む装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/546,572 US5251310A (en) | 1990-06-29 | 1990-06-29 | Method and apparatus for exchanging blocks of information between a cache memory and a main memory |
| US546572 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233050A JPH04233050A (ja) | 1992-08-21 |
| JP2509766B2 true JP2509766B2 (ja) | 1996-06-26 |
Family
ID=24181016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157002A Expired - Lifetime JP2509766B2 (ja) | 1990-06-29 | 1991-06-27 | キャッシュメモリ交換プロトコル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5251310A (ja) |
| EP (1) | EP0464994A3 (ja) |
| JP (1) | JP2509766B2 (ja) |
| CA (1) | CA2042515C (ja) |
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