JPH01163852A - データ処理システム内のサブシステムおよびその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 一般に、この発明はデータ処理システムに関するもので
あり、特に、この発明はデータ処理システムにおいて使
用するためのサブシステムおよび方法に関するものであ
って、このデータ処理システムは命令プロセッサとメモ
リとを備え、その命令プロセッサがメモリへの連続アク
セスを開始し得る時間よりも実質的に長い待ち時間をメ
モリが有するように、メモリが多数のアドレス可能メモ
リ場所をＨする。

コンピュータアーキテクチュアを確立する際に提示され
る重要な点は、典型的には、一般に競合する目標を扱う
ことに関連する。たとえば、アドレス可能メモリにおい
て増加されたメモリ容量を提供して、命令プロセッサに
より使用されるようにより多量のプログラムとより多く
のデータを保持することが大いに望ましい。別の目標は
、命令とデータが命令プロセッサにより実行されるよう
に提供され得る速度を増すことである。

ここ何年かにわたって、より高速の、より大きい容量の
メモリを実現するためのテロノロジーにおいて、さらに
また、より高速の、より強力な命令プロセッサを実現す
ることにおいてかなりの改良があった。

集積回路テクノロジーをメモリチップの製造に応用した
結果、当該技術の状態は、アドレス可能メモリにおいて
多数メガバイトのメモリ容量を提供することを実用化し
ている。その上、チクロッジ−の進歩が、命令プロセッ
サに関して達成することを実用的にする能力と速度を増
加させた。

そのような増加された能力に関して、このことは主に、
ビットスライスアプローチに基づいたプロセッサの場合
におけるように、命令プロセッサチップ内で、または１
組のチップの各々において可能である高実装密度のため
に可能にされている。

特定的には、集積回路製造技術における当該技術の状態
は、およそ４５０ミルＸ４５０ミルの大きさの１個のチ
ップ内に５００，０００個を超えるデバイスを組入れる
ことが現実的であるようなものである。このことは今や
、１．２ミクロンのＣＭＯＳ（相補形金属酸化物半導体
）技術が利用できるために実用的である。チップ上のそ
のような多数のデバイスにより、命令プロセッサは非常
にわずかな基本クロックサイクルで非常に復雑な動作を
実行し得て、実際、多くの強力な命令の各々は、１個の
基本クロックサイクルにより規定される時間内で命令プ
ロセッサにより実行され得る。

命令プロセッサが動作し１ワる増加された速度に関して
、当該技術の集積回路テクノロジーを利用して、命令プ
ロセッサ内で動作を順序づけるのに非常に速い基本クロ
ック速度を採用することが実際的であり、特に、当該技
術のＣＭＯＳ（相補形金属酸化物半導体）テクノロジー
を利用して、約１８ナノ秒もの短いクロックサイクルを
ｌＪｊ％するように５０メガヘルツを超過する速度を採
用することが実際的である。

大容量アドレス可能メモリが動作し得る速度がまた何年
かにわたって増加されており、それは、１チツプあたり
１００万ビツト記憶セルを有する、市場で入手可能なメ
モリチップがおよそ１２０ナノ秒以内に読出しまたは書
込みするようにアクセスされ得る点に達している。１２
０ナノ秒アクセス時間と１８ナノ秒処理時間の間の大き
な比は、より重要な要因ではあるが、メモリサイクル時
間とプロセッサ実行時間の間の比を決定する際に関連す
る唯一の要因ではない。他の要因は、バス構造を介して
データ通信を行なう際に関係する「ハンドシエイキング
」と呼ばれる事項を含んでおり、それらは、メモリへの
アクセスに対する競合を解決する際の“仲裁“問題をさ
らに含んでいる。種々の要因の組合わされた効果は、プ
ロセッサ−メモリデータ伝達サイクルが典型的には、命
令プロセッサの約１２基本クロックサイクルの近隣の値
を消費することである。

この比が高いので、成る状況においては、メモリアクセ
スに付随して実質的なペナルティが課される。そのよう
な状況は次のようなものである。

すなわち、一連の命令のうちの１つに付随して、その命
令が完了され得る前に、または次の命令の実行を開始し
得る前に、そのようなメモリアクセスが完了されなけれ
ばならない。

この高い比の基礎となる主な要因の原因の１つは、大容
量メモリに対するアドレスデコード構造が、信号が伝搬
してゆかなければならない数多くのレベルを有している
ことにある。一般に、アドレス可能メモリ場所の数を２
倍にする毎に、アドレスデコード構造の付加的レベルの
必要と待ち時間の付随する増加を生じる。この高い比は
そのような構造特徴のせいであるため、メモリと命令プ
ロセッサの両方で利用可能なデバイスの動作の速度が製
造テクノロジーにより改善されても、この比は高いまま
である。

コンピュータアーキテクチュアの分野における重要な開
発の１つは、全システムスルーブツトへのこの高い比の
悪影響を最小限にすることに向けられている。特に、こ
の開発は命令プロセッサ用キャッシュメモリである。キ
ャッシュメモリは命令またはデータ、あるいはその両方
をストアするための特別な種類のバッファメモリであっ
て、主メモリと比べると、それは比較的小さい８量を有
し、付随する比較的高い速度を有する。プログラムがル
ープなどを規定するように編成される方法を含む種々の
理由のために、ロードおよびストア命令の、統計的に高
いパーセンテージの命令取出しと実行の両方が、最近参
照されたメモリ場所を参照する。この点はしばしば、「
参照の局所性」と呼ばれる。

キャッシュメモリは、そのような参照の局所性の利用を
ばえている。その基本概念は、高速アクセスの比較的小
さいバッファメモリをロードするように手配して、非常
にしばしば命令またはデータ項目がその中に見出され得
て、主メモリにアクセスすることを不要にするようにす
ることである。

成る構造は、キャッシュメモリを主メモリと区別する。

この区別する構造は、とりわけ、連想アドレス指定のた
めに使用されるアドレス指定構造に関係する。キャッシ
ュメモリにおける各場所は、命令またはデータのような
情報をストアするためのメモリセルと、タグをストアす
るための他のメモリセルとを有する。そのようなストア
されたタグは、連想アドレス指定構造に組入れられる比
較器回路により使用される。特に、メモリアドレスがプ
ログラムカウンタかまたはアドレスレジスタによりキャ
ッシュメモリに供給される場合、比較器回路は、メモリ
アドレスの一部と１つまたはそれ以上のストアされたタ
グを比較する。ストアされたタグがその部分と同じ値を
Ｈしている場合、キャツシュヒツトが存在し、その意味
するところは、所望の情報がキャッシュメモリに存して
おり、それにより主メモリアクセスのペナルティが課さ
れる必要がない、という′ことである。そうでない場合
には、キャッシュミスが存在する。

キャッシュミスの場合には、命令プロセッサは主メモリ
読出しを始めて、情報を得る。情報が洪給されると、そ
れはキャッシュメモリにストアされて、それよりも古く
にアクセスされた情報に取って代わる。この動作は一般
に、プロセッサが供給された情報のその最初の使用を行
なう間に実行され得る。

データをストアするために使用されるキャッシュメモリ
の場合、２つの異なる基本戦略があり、その一方は置換
を処理する問題に重大な影響を及ぼす。この戦略は、“
ライトバック（ｗｒｉｔｅｂａｃｋ）’と呼ばれる。他
方の戦略は置換処理には重大な影響を及ぼさず、″ライ
トスルー（ｗｒｉｔｅ　　ｔｈｒｏｕｇｈ）’と呼ばれ
る。

ライトスルー戦略に従えｌｆ、命令プロセッサがストア
命令を実行するときはいつでも、それは主メモリへの書
込みを始めるようにコマンドを出すが、それはアドレス
およびデータを供給することを必要とする。キャッシュ
場所が偶然に、アドレスされたメモリ場所にデータのコ
ピーをストアしている場合でさえも、そのとおりである
。この戦略の一特徴は、メモリ中のデータが新しいまま
であるか、または正確に保たれていることである。この
戦略は成る不利な点を有する。バックツーバックに連続
する（ｂａｃｋ−ｔｏ−ｂａｃｋ）か、または主メモリ
が遅れをとり得ないような近接した状態で、一連のメモ
リアクセス命令が実行される場合に、そのような正大な
不利な点が現われる。

そのような状況において、命令プロセッサのスループッ
トは悪影響を及ぼされる。

ライトバック戦略に従えば、結果的にキャツシュヒツト
を生じさせるメモリ場所を参照して命令プロセッサがス
トア命令を実行するときはいつでも、そのキャッシュ場
所におけるデータは、遅れをとらないようにメモリへの
書込みを同時に始めることなしに、新たなデータでオー
バーライドされる。そのようなライトバックキャッシュ
への書込みの場合に、ダーティ・ビット（ｄｉｒｔｙｂ
ｉｔ）がセットされる。これが行なわれて、キャッシュ
場所にストアされたデータがもはや関連メモリ場所の内
容と同一でないことを示す。

さらにライトバック戦略に従えば、汚れている（ｄ　ｉ
　ｒ　ｔ　ｙ）と印されたキャッシュ場所のデータが、
キャッシュ置換動作の途中でメモリにライトバックされ
る。ライトバック戦略は、バックツーバックのメモリア
クセスがライトスルー戦略で引き起こす問題を除去する
ことが久しく認められてきたが、ライトバック戦略に関
連するキャッシュ置換動作が特別な複雑にする問題を提
示することも久しく認められている。

ライトバック戦略をサポートして置換動作を処理するた
めの構造と方法を提供するための公知の技術に従えば、
２段階プロセスが連続的に実施される。第１段階では、
汚れたエントリがメモリに書込まれる。第１段階が完了
された後で、第２段階が始まる。Ｔｉ２段階においては
、置換エントリがメモリから読出されて、キャッシュ場
所へとロードされる。そのようなキャッシュ置換動作へ
のペナルティは厳重である。この点で、動作をトリガす
る事象は、命令プロセッサが命令を実行するのに必要と
するデータに対するキャッシュミスである。しかしなが
ら、その必要とされるデータが命令プロセッサに利用で
きるようにされる前に、累積する待ち時間のために比較
的長い時間が経過する。特に、最初の段階における書込
動作に関してメモリの待ち時間があり、この時間を通し
て、命令プロセッサはそれが必要とするデータを待って
いる。次に、この段階が完了された後でのみ、命令プロ
セッサはメモリ読出しを始め得る。次に、命令プロセッ
サは、最終的には、読出動作に関するメモリの待ち時間
の後で、必要なデータが利用可能となるまで、待ち続け
る。

上で説明された事柄は、データ処理システムが改良され
たサブシステムを組入れて、キャッシュメモリが設けら
れる場合でさえ主メモリ待ち時間がプロセッサスルーブ
ツトに及ぼし得る悪影響を減じるための方法を実行する
必要があることの証明となる要因を表わしている。

発明の概要 この発明は、命令プロセッサと、比較的多数のアドレス
可能メモリ場所を有する主メモリとを備え、命令プロセ
ッサがメモリへの連続アクセスを開始し得る時間よりも
実質的に長い待ち時間を主メモリが有するような、デー
タ処理システムのサブシステムの編成および動作への新
規で有利なアプローチに基づいている。

この発明は、そのようなサブシステムに組入れられる要
素の組合わせに存するとみなされ得るか、その代わりに
、成る方法に存するとみなされ得る。

データ処理システムのそのようなサブシステムに関して
この発明を規定することに関しては、サブシステムは比
較的少数のバッファ場所を有するバッファメモリ手段を
含み、主メモリから読出されるデータは最初は主メモリ
にストアされたデータの複製としてそれらのバッファ場
所ヘスドアされ、その後に、修正されて汚れていると印
される。

サブシステムは、多重バッファ手段を含む連続動作手段
をさらに含み、汚いと印されたデータを主メモリから読
出された他のデータと置換して、その後で、汚いと印さ
れたデータが主メモリに書込まれるようにする。

成る好ましい特徴に従えば、多重バッファ手段は、バス
を介して命令プロセッサと通信するように接１／２され
、かつ、プロセッサ−メモリ間をバッファする一手段と
、メモリ−プロセッサ間をバッファする一手段と、アド
レスラッチング手段とを含む。連続動作手段は複数の連
続的に入る状態を有する。連続的に入る状態のうちの１
つでは、連続動作手段がバスから主メモリの読出しを開
始する際に使用するためラッチング手段へとアドレスを
伝達する。置換データを得るためのそのような読出しに
関与する待ち時間の間、連続動作手段は別な状態へ進み
、バスからプロセッサ−メモリ間バッファ手段へとデー
タを伝達するよう準備する。その後、連続動作手段が別
な状態に入り、主メモリから慕出された置換データをメ
モリ−プロセッサ間バッファ手段へと伝達するよう準備
する。

置換データがメモリ−プロセッサ間バッファ手段へと伝
達された後で、連続動作手段が別な状態に入り、プロセ
ッサ−メモリ間バッファ手段にストアされたデータを主
メモリに書込む準備をする。

好ましい実施例においては、非常に有利なバス−バンド
幅：Ｉ！Ｊ！！機構が複数個のバススイッチチップの並
列配置により達成されるが、これらバススイッチチップ
の各々はバヅファ手段のスライスを規定する。各バスス
イッチチップは、バスの第１の予め定められた数の導体
に連結して命令プロセッサと通信するための手段を有し
、さらに、メモリバスの第２のより多数の導体に連結す
るための手段を有する。後で詳＃１１に説明される好ま
しい実施例の場合は、並列に動作する６個のバススイッ
チチップがある。各バススイッチチップ内では、プロセ
ッサ−メモリ間バッファ手段は８バツフアラインの深さ
である。同様に、メモリ−プロセッサ間バッファ手段は
８バツフアラインの深さである。メモリへのデータ伝達
は、“ニブルモード”と呼ばれる公知の有利なｆ１ｆ徴
を活用する、２つの連続する伝達に関係する。ニブルモ
ードが適用できる特殊な状況においては、通常の待ち時
間より実質的に短く、典型的にはそのオ）ずか２分の１
の時間が２つの連続するメモリアクセスの第２のものに
より費やされる。１対のニブルモードアクセスの各アク
セスの結果、プロセッサ伝達に関与する並列データの４
倍の幅の連結グループをロードする。こうして、１秒あ
たりのメガバイトで表わされるメモリバスバンド幅は、
プロセッサバスバンド幅に近接して符合する。１２０ナ
ノ秒ＲＡＭチップを′用いて２５６ビツトの連結グルー
プを規定すると、およそ５５．５メガヘルツの基本クロ
ック速度で動作する命令プロセッサは、４００ナノ秒経
たないうちに５１２ビツトのデータを読出し得る。これ
は、１秒あたり１６０メガバイトのビークデータ伝達速
度を構成する。

成る方法に関してこの発明を規定することに関しては、
この発明は、キャッシュメモリが設けられてキャッシュ
場所にデータをストアするデータ処理システムを動作す
る方法を提供するが、それらのキャッシュ場所の各々は
待ち時間を有する多数の主メモリ場所と関連する。この
方法は、データをキャッシュメモリ場所に書込むことと
、そうする途中でそのキャッシュメモリ場所に対しダー
ティ・ビットをセットすることとを含む。その方法のこ
の段は、その方法の新規で有利な連続して実施される段
の段階を設定する。この連続動作列は、そのキャッシュ
メモリ場所でのキャッシュメモリミスによりトリガされ
、かつ１、アドレスされたメモリ場所からのデータの読
出しを始めることを含む。待ち時間の間、その連続動作
列が進行して、そのキャッシュ場所からプロセッサ−メ
モリ間バッファへとデータを伝達する。その連続動作列
は、アドレスされたメモリ場所から読出されたデータを
メモリ−プロセッサ間バッファを介してそのキャッシュ
場所へと伝達することをさらに含む。この連続動作列に
おける別な段は、別なメモリ場所への書込みを実施して
、そこにプロセッサ−メモリ間バッファからのデータを
ストアすることである。

上で要約されるこの発明の特徴に加えて、この発明は、
好ましい実施例と関連して下で説明される数多くの他の
新規で有利な特徴を提供する。これらの数多くの新規で
有利な特徴は、前掲の特許請求の範囲の説明に含まれて
いる。

詳細な説明 この詳細な説明は、この発明の現在好ましい実施例の構
成および動作を説明しており、さらに、中央処理ユニッ
ト（ＣＰＵ）が組入れられることが好ましいより大型の
データ処理システムの一部を形成する、全中央処理ユニ
ットの成る特徴を説明している。ＣＰＵにおける命令プ
ロセッサの成る特定の特徴は、この発明の好ましい実施
例のこの説明に関連しており、したがって、それらの特
定の特徴が論じられる。この発明の原理は次のようなも
のである。すなわち、この発明は種々の他の特定の命令
プロセッサのいずれかを含むデータ処理システムに適用
可能であり、かつ、下で述べられる詳細な事柄の多くは
この説明に含まれて、具体例の状況内でこれらの原理の
説！す１を容品にする。

好ましい実施例は、第１図の略図に示されるように配置
にされることが好ましいＣＰＵにおける要素の組合わせ
に存する。ＣＰＵには、活性動作状態にある単一チツブ
命令、プロセッサ１０１があり、さらに、非活性状態に
あり、かつ冗長性９ためにのみ設けられる別な命令プロ
セッサ１０１Ｒがあることが適当である。オプションと
して、ＣＰＵはまた算術演算用プロセッサ１０３とその
ような冗長プロセッサ１０３Ｒとを含み得て、それらの
うちのいずれも、活性状態の命令プロセッサの制御下で
浮動小数点演算のような算術演算を実施するためのコプ
ロセッサとして機能し得る。

多数のメモリチップは８メモリアレイに編成されて主メ
モリ１０５を規定し、さらに、種々の集積回路の配置が
メモリ制御１０７として一括して示されている。メモリ
制御１０７の一般的機能は、命令プロセッサ１０１によ
りそこに出されるコマンドをデコードして、主メモリ１
０５を制御するように適当な態様で種々のタイミング信
号および制御信号を生成することである。それらのコマ
ンドは、読出しおよび書込みのような桂々の動作の選択
に関連する。タイミングおよび制御信号は、典型的には
ＲＡＳおよびＣＡＳと呼ばれる、行および列アドレス指
定のための信号と、典型的にはＷＥと呼ばれる、書込み
を可能化するための信号とを含む。メモリ制御１０７の
実現はこの発明の好ましい実施例のこの説明には本質的
に関連せず、さらに、先行技術は、適当な集積回路を編
成して主メモリ１０５用のメモリ制御配置を実現するた
めの原理を教示している。

１組の６バススイツチチツプＢＳＯないしＢＳ５がビッ
トスライス編成に従えば並列に配置されて、ＢＳ　１０
９を規定する。好ましい実施例の重要な要素がＢ５１０
９に含まれており、さらに、ビットスライス編成された
チップの組におけるこれらの要素の組入れはかなりの利
点を有する。この発明のこれらの要素と、この好ましい
実施例におけるように、ビットスライス編成されたチッ
プの組にそれらを組入れることから起こる利点とが、下
でより詳細に説明される。

また第１図に示されるように、すべての上で説明された
チップは相互接続されている。この点で、プロセッサバ
ス１１１、Ｉ１０バス１１３、メモリアドレスバス１１
５、およびメモリデータバス１１７が存在する。Ｂ５１
０９は、各々がそれぞれのバスに接続するための４個の
ボートを規定する。このＢＳは、この発明とは無関係な
理由で、Ｉ１０バス１１３に接続される。

この発明の原理によれば、その要素のうちの１個は命令
プロセッサに組入れられ、さらに、重要な利点がこの要
素を単一チップ命令プロセッサに組入れることから起こ
る。

第２図を参照すると、この発明の好ましい特徴に従って
、すなわち、単一チップ命令プロセッサ内でオンチップ
キャッシュとしてバッファメモリ手段を実装することに
より、命令プロセッサ１０１内に規定されるキャッシュ
メモリがここに説明される。

このキャッシュメモリは、第２図においてはＩＤＣ２０
１と１「１１定される。“ＩＤＣ”は命令データキャッ
シュ（Ｉｎｓｔｒｕｃｔｉｏｎ　　Ｄａｔａ　　Ｃａｃ
ｈｅ）の略成語であり、さらに、この語はＩＤＣ２０１
が命令とデータの両方をストアするので使用される。第
２図に示されるように、ＩＤＣ２０１は列２０３を含む
多数列のセルを含み、そこでは各セルはダーティ・ビッ
トのストア機能を備えている。列２０３は、ライトバッ
ク戦略を実現するという目的のサポートのため特に設け
られている。第２図に列２０５として識別される別な列
においては、各セルは、それがライトバック戦略に従っ
て使用されるかどうかとは無関係にキャッシュに通例で
あるように、有効ビットのストア機能を備えている。Ｉ
ＤＣ２０１の行に関する次の説明の後で、他の列が下で
説明される。

それらの行に関して、１２８行の各々が別々のキャッシ
ュ場所を規定する。ＩＤＣ２０１における１２８のキャ
ッシュ場所は、５ｅｔＯおよび５ｅｔｌとして第２図に
識別される２個のセットへとグループ分けされる。こい
換えると、１Ｄｃ２０１は、その１２８の場所が６４ア
ドレス可能２セツトブロツクへとグループ分けされる状
態で、２セツト連想キヤツシユとして編成される。その
ような２セツトブロツクあたりのセルはＬＵ（最後に使
用された（Ｌａｓｔ　　Ｕｓｅｄ））ビットをストアす
る。

ＩＤＣ２０１における各キャッシュ場所は、データのブ
ロックかまたは８命令のグループを二者択一的にストア
することを与えている。命令プロセッサ１０１の命令レ
パートリにおける各命令は、６４ビツト命令フオーマツ
トを有し、したがって、そのような８命令のグループは
５１２ビツトを伴う。ＩＤＣ２０１は、そのような５１
２ビツト幅グループに対応する５１２列を何する。

各命令は、３２ビツト制御ワ一ド部分と３２ビツトリテ
ラル部分を含む。制御ワード部分は、多（の異なる動作
を特定するために使用される。リテラル部分は、リテラ
ルデータ、絶対アドレス指定、および分岐のための絶対
アドレス用に使用される。さらに下で説明されるように
、命令プロセッサ１０１では仮想アドレス指定戦略が採
用される。

データのブロックは、同様に５１２ビツトを伴う、デー
タのブロックの５１２ビツトは多数のグループを規定す
る。バイトによりグループ分けすると、５１２ビツトは
６４バイトを規定する。他のグループ分けは、１６ビツ
トワード、３２ビツトロングワード、および６４ビツト
カツドワードによる。

カッドワードグループ分けは、プロセッサバス１１１　
（第１図）の幅と同一の広がりを持つ。プロセッサバス
１１１の３２ビツト幅部分は、３２ビツトアドレスかま
たは３２ビツトロングワードのいずれかを送るために多
重化される。この部分は、ここではプロセッサアドレス
バスＸＡと呼ばれる。プロセッサバス１１１の他の３２
ビツト幅部分、は、ここではプロセッサデータバスＸＤ
と呼ばれる。プロセッサアドレスバスＸＡがデータを伝
達するために使用される場合、それはプロセッサデータ
バスＸＤと並列に協働して、データはカッドワード単位
で、すなわち、−度に６４ビツトずつ直列的に伝達され
る。

命令プロセッサ１０１には、共通バスをＩＤＣ２１０と
共有する他のキャッシュメモリがある。

この共通バスは、ここでは統合キャッシュバス（Ｕｎｉ
ｆｉｅｄ　　　Ｃａｃｈｅ　　　Ｂｕｓ（ＵＣＢ））と
呼ばれる。キャッシュメモリ２１０はＵＣＢボートを有
し、このボートによりキャッシュメモリ２１０はＵＣＢ
に接続される。ＵＣＢポートのＵＣＢへの接続に関して
、それは、１グループあたり３２接続を有する１６のグ
ループへと論理的に分割される５１２の接続を含む。プ
ロセッサデータバスＸＤとＩＤＣ２０１の列のそれぞれ
に指標づけされたセットの間でロングワードを伝達する
際には、−度にこれらのグループのうちの１個が用いら
れる。それらのデータグループが、ここではＵＣＤ＜Ｏ
＞ないしＵＣＤ＜１５＞と呼ばれる。

ラッチ仮想アドレス（ＬＶＡ２０７）レジスタは、記憶
場所を参照するために使用される３２ビツトアドレスを
ストアするためのセルを含んでいる。命令プロセッサ１
０１内とそれが実行する成る命令の中で、成る記憶場所
の各々が、物理アドレスへと変換される仮想アドレスに
より参照される。仮想アドレスを物理アドレスに変換す
るためにベージテーブルおよびページテーブルエントリ
を利用するための技術が公知であるが、そのような事柄
は好ましい実施例のこの説明とは無関係である。

主メモリ１０５におけるメモリ場所を参照することに加
えて、ＩＤＣ２０１におけるキャッシュメモリ場所をア
クセスする際に仮想アドレスが使用される。仮想アドレ
スは複数のフィールドに分割される。１個のそのような
フィールドは２０個ノ上位ヒツト、ＶＡ　［３１：１２
］を含み、かつ、タグフィールドと呼ばれる。この２０
ビツトタグフイールドは、２２°　ＤＩ、０００．００
０）個の値のうちどれかを有し得る。別なフィールド、
ＶＡ［１１：６］は、ブロックフィールドと呼ばれる。

この６ビツトフイールドは、６４個の値のうちどれかを
有し得る。別なフィールド、ＶＡ［５：　２］はエント
リフィールドと呼ばれる。この４ビツトフイールドは、
１６個の値のうちいずれかを有し得る。

キャッシュ探索動作の途中で、６４個の識別可能な２セ
ツトブロツクのうち１個を選択するためにブロックフィ
ールドが使用される。２個のキャッシュ場所のうち一方
を示すＬＵビットを基礎として、キャッシュ場所のレベ
ルに対するさらなる選択がなされる。各選択されたキャ
ッシュ場所は、動作におけるいずれの点でも、多くの異
なるメモリ場所のうちのいずれかと関連し得る。たとえ
ば、２セツトブロツク０の５ｅｔＯにおけるキャッシュ
場所においては、一連の仮想アドレスのいずれかと連関
し得るセルのバイト幅グループ（１個の場所につき６４
個のそのようなグループ）のうちの１個であり、それら
は１０進で、０．４０９６．８１９６などと表わされる
。そのような１連続列においては２２°個の仮想アドレ
ス（３２ビツトにより与えられる４ギガバイトアドレス
空間内で）がある。ストアされたタグ情報は、２２°個
の可能なマツピングのうちどれが現（ＩＥ関連している
かを示す。仮想アドレスのタグフィールドがストアされ
たタグフィールドに等しい場合、キャツシュヒツトがあ
る。２セット連想編成のため、キャッシュミスが起こっ
たことを決定する前に、２回のタグフィールド探索動作
が連続的に実施される。

そのようなキャッシュミス時に、比較器２０９がＵＣミ
ス信号を立ち上げる。有効ビットが偽であれば、このこ
とは、アクセスされたキャッシュ場所が有効データを含
んでいないことを示しており、したがって、有効ビット
が偽であるときはいつでも、比較器２０９がＵＣミス信
号を立ち上げる。有効ビットが真であり、ダーティビッ
トが真であり、さらにタグが符合しない場合、キャッシ
ュ置換動作が必要である。命令プロセッサにおける、第
２図でＤＳＴＣＮＴＬ２１１と識別される回路配置が、
ダーティビット信号およびＵＣミス信号を含む多数の信
号を受ｆ５する。命令プロセッサ１０１においては、Ｄ
ＳＴＣＮＴＬは、この技術分野ではプロセッサタイミン
グおよび制御ユニットと一般に呼ばれる回路により実施
される機能を実現するために使用される、プログラム可
能論理アレイである。ＤＳＴＣＮＴＬのこの実現は好ま
しい実施例のこの説明とは無関係であり、先行技術が、
プロセッサタイミングおよび制御ユニットの機能を実施
するように、適当な回路を編成してＤＳＴＣＮＴＬを実
現するための原理を教示している。同様に、命令プロセ
ッサ内に多（の付加的なレジスタおよびラッチがあるが
、それらはこの発明の好ましい実施例のこの説明とは無
関係なので、第２図には特に示されていない。

第３図を参照すると、Ｂ５１０９が、プロセッサ−メモ
リ間バッファ３０１とメモリ−プロセッサ間バッファ３
０３とを含む複数バッファ手段を規定している。これら
のバッファの各々は８レジスタの深さである。これらの
レジスタは、プロセッサ−メモリ間バッファ３０１にお
けるレジスタ３０１−０ないし３０１−７およびメモリ
−プロセッサ間バッファ３０３におけるレジスタ３０３
−〇ないし３０３−７として第３図に識別されている。

各々のそのようなレジスタは、６４ビット幅カッドワー
ドをストアする機能を備えている。

（パリティピットが各ロングワードに付加されて、各レ
ジスタが６６セル幅であるようにすることが好ましい。

第３図とデータ伝達のために設けられた構造のこの説明
とを簡略化するために、パリティピットを伝達するため
に設けられる構造は第３図には示されておらず、その説
明の残余のものはデータの構造にのみ関連している。） 上述のように、Ｂ５１０９は、ビットスライス編成と一
致して６バススイツチチツプにより規定される。製造の
際に標準化をもたらすことのような数多くの理由で、各
バススイッチは同一構造を有する。成る程度まで、ビッ
トスライス編成における構造の複製は、別々の平行な機
能に対応する。

より特定的に言えば、上述のカッドワード幅レジゆ スタは、並列バススイッチ間分散されたセルにより連堵
された態様で）じ成される。これらの複製されたセルは
、異なるビットの並列データをストアするという別々の
平行機能を実施する。他方で、成る共通制御機能が、概
して、レジスタに影響を及ぼす。そのような共通制御機
能の代表的な具体例が、カッドワード幅レジスタのセル
・＼と、またはそこからデータを伝達する途中でバスス
イッチチップに共通に使用されるタロツクと同期化され
る制御信号を生じるという機能である。この点で、第３
図は、そのような共通制御機能を実施するためのステー
トマシン３０５を示している。各バススイッチはそれ自
体の複製ステートマシンを有し、タイミング信号および
制御信号を生じて、Ｂ５１０９を規定する種々の並列回
路のそのスライスの動作を同期的に順序づける。各バス
スイッチにおいて同一に設けられるステートマシンはプ
ログラム可能論理アレイにより適切に実現され得るが、
このプログラム可能論理アレイは一連の状態を規定して
、それの現在の状態の論理的機能として種々の制御信号
を立ち上げる。

Ｂ５１０９を規定する他の複製された構造もまた、共通
の制御機能に対立するものとして、別々な平行機能を実
施する。この別な複製された構造の成るものはゲート回
路３０７を規定するが、それは別々な同一のゲート回路
を含む。これらのゲート回路はバススイッチチ〜ツブ間
に分散されて、各チップがゲート回路を有して、プロセ
ッサバス１１１から、プロセッサーメ干り間バッファ３
０１のカッドワード幅レジスタを規定するようにそれが
与えるセルへと、データを伝達するという機能の共有を
実施する。プロセッサデータバスからのこれらの伝達は
１度に１カツドワードで成し遂げられ、さらに、レジス
タが連続的に選択されてバッファ３０１において８カツ
ドワードの合計を累積するが、それらはそこに、データ
命令プロセッサ１０１が読出されてそこへ伝達されてし
まう必要があった後まで保持される。他のそのような複
製回路は、ゲート動作回路３０９とマルチプレクサ３１
１を規定し、これらは協働して、１度に１カツＩ・ワー
ド、メモリ−プロセッサ間バッファ３０３の連続的に選
択されたレジスタからプロセッサバス１１１へとデータ
を伝達する機能を実施する。他のそのような複製回路は
、マルチプレクサ３１３とバスドライバ３１４を規定し
、それらは協働して、−度に４カツトワード、プロセッ
サバスｔり闇 ゛　　　　　のバッファ３０１のレジスタの連続的に選
択されたグループからメモリデータバス１１７へとデー
タを伝達する機能を実施する。他のそのような複製回路
はゲート動作回路３１５を規定し、それは、１度に４カ
ツドワード・メモリデータバス１１５からメモリ−プロ
セッサ間バッファ３０３のレジスタの連続的に選択され
たグループへとデータを伝達する機能を実施する。他の
そのような複製回路は、主メモリのアドレス指定時に関
連する回路を規定する。これは、アドレスラッチレジス
タ３１７と、行および列アドレスマルチプレクサ３１９
と、メモリアドレスバス１１５に対するバスドライバ３
２１とを含む。

命令プロセッサ１０１はシステム指示の要求を開始して
、メモリ制御１０７へ選択されたコマンドを出すことに
より読出−置換動作をなし遂げる。

このおよび他のそのようなコマンドは、ＸｃＭＤ＜Ｑ　
ニア＞と呼ばれる８ビット幅信号をコード化することに
より規定される。メモリ制御１０７は、ＭＡ　ＣＫ　Ｌ
と示される肯定応答信号と、データが得られる時間に関
連する、ＤＡＶＬと示される別な信号とを含む、ハンド
シエイキング信号を命令プロセッサ１０１へと送る。そ
れは置換コマンドをデコードして、それがＢ５１０９に
付与するＢＳＣＭＤ信号を立ち上げる。

ＢＳＣＭＤを受信して読出し一置換動作をサポートする
場合、ステートマシン３０５は、ここで一般に説明され
てゆく態様でそれが進んでゆく一連の状態の第１のもの
に入る。タイミング信号および制御信号を生じるための
ステートマシンにはよくあることだが、ステートマシン
３０５は、１つより多いその状態の間にそれが生じる制
御信号のうちのいくつかを立ち上げる。大まかに言うと
、読出し一置換動作の間にステートマシン３０５が進ん
でゆく種々の状態は、たとえば４つの主段階を提供する
。第１の段階はプロセッサ１０１から読出アドレスを得
ることと、それをラッチして、それが所要の時間の間に
主メモリ１０５によりデコードするように提示され得る
ようにすることを必要とする。第２の段階は平行なプロ
セスを必要とし、その一方はダーティ・データ（すなわ
ち、置換されることが必要である汚れていると印された
キャッシュ場所から読出されたデータ）の伝達を特徴と
する特に、主メモリ読出しの待ち時間の間、１度に１カ
ツドワード、ダーティ・データがプロセッサ−メモリ間
バッファ３０１の連続的に選択されたレジスタ・＼と伝
達される。好ましい実施例におけるこの第２の段階の別
な局面は、ニブルモードにおいて主メモリへと行なわれ
る２回のアクセスに関連する。この対の読出アクセスの
第１のものの結果、メモリ−プロセッサ間バッファ３０
３のレジスタ３０３−０ないし３０３−３をロードする
ことが起こる。これらのアクセスの第２のものの結果、
メモリ−プロセッサ間バッファ３０３のレジスタ３０３
−４ないし３０３−７のロードが起こる。第３の段階は
、メモリ−プロセッサ間バッファ３０３から命令プロセ
ッサ１０１へ置換データを伝達する必要があり、これは
１度に１力ツドワード行なわれる。したがって、重要な
ことだが、命令プロセッサ１０１は、置換データを得る
ための読出動作が始まる前でもダーティ・データが主メ
モリに書込まれる先行技術のアプローチに必要とされる
経過時間の半分以内で、置換データを受信する。第４の
段階は、ダーティ・データをメモリに書込むことが必要
である。その対の読出アクセスの終わりの直後にこの書
込動作を始めるように手配すべきか否かが、選択の問題
である。現在好ましい実施例がサブシステムであるＣＰ
Ｕにおいて、通信協定が採用されており、それは、命令
プロセッサ１０１に、待ち時間の間ではなくむしろ必要
とするデータを受信した後で、書込アドレスを送らせる
必要を生じさせる。

ゲート動作回路３０７に関連する詳細に関しては、この
回路は６４個のゲート動作回路を含み、それらの各々は
一般に３状態ゲートと呼ばれる型からなる。これらの６
４個のゲートのうち、３２個のゲートの各々は、その人
力がプロセッサバス１１１のデータバス部分を介して３
２個の並列信号のそれぞれのものを受信するように接続
される。

それらの信号は集合的にＸＤＨ＜０　：　３１　＞と識
別される。ゲート動作回路３０７の残余の３２個のゲー
トの各々は、その入力がプロセッサバス１１１のアドレ
スバス部分を介して３２個の並列信号のそれぞれのもの
を受信するように接続される。

それらの信号は集合的にＸＡＨ＜０　：　３１＞と識別
される。

ＣＰＵに対し採用される通信協定に従えば、読出し一置
換コマントを出した後に命令プロセッサが送出する最初
の情報は読出アドレスであり、さらに、それはその直後
に一連の８カツドワードのダーティ・データを送る。３
２ビツトのアドレスのうち、アドレスのＣＰＵ内伝達に
おいては２４ビツトしか使用されない。これがそうであ
る理由は、８個までのＣＰＵを有する全データ処理シス
テムにおける各ＣＰＵは２ギガバイトメモリ空間の１２
８メガバイト部分を割当てられるからである。

アドレスラッチレジスタ３１７は２４ビツト幅である。

それは、メモリ読出しまたは書込みに付随してＢ５１０
９により受取られる各アドレスを保持する。上述のよう
に、メモリ１０５はＲＡＳおよびＣＡＳタイミング制御
で行および列によりアドレスされる。したがって、Ｂ５
１０９はまずメモリに成る行に対する１２ビツト幅アド
レスを送り、他方でメモリ制御１０７がＲＡＳ信号を立
上げ、次に、Ｂ５１０９が成る列に対する１２ビツト幅
アドレスを送り、他方でメモリ制御０７がＣＡＳ信号を
立上げる。アドレスラッチレジスタ３１７とメモリアド
レスバス１１５の間に結合されるマルチプレクサ３１９
は、アドレスの２つの部分を１度に１つずつ連続的に送
る。ステートマシン３０５により生じられるタイミング
信号および制御信号のうちの１個は、Ｃ０ＬＡＤＨ（列
アドレスの略成語）として識別される。ステートマシン
が進行するその一連の状態のうちの１つの間、それはＣ
０ＬＡＤＨ信号を立上げて、アドレスラッチ３１７にお
ける２４ビツトアドレスの１２ビツト列部分を出力ドラ
イバ３２１へとマルチプレクサ３１９に伝達させる。Ｃ
０ＬＡＤＨ信号がロー（偽）である間、マルチプレクサ
３１９がアドレスの行アドレス部分を通過させる。ＣＡ
Ｓ信号の後縁で、主メモリ１０５は有効読出データをメ
モリデータバス１１７に提示する。

ゲート動作回路３１５に関連するさらなる詳細に関して
は、それは２５６個のゲート動作回路を含み、それらの
各々は、一般に３状態ゲートと呼ばれる型からなる。こ
れらのゲートの各々は、その人力がメモリデータバス１
１７の２５６個の導体のうちのそれぞれのものに接続さ
れる。メモリから読出される２５６ビツトのデータが、
ゲート動作回路３１５を介して並列に伝達され、かつ、
ステートマシン３０５により生じられる制御信号に応答
してメモリ−プロセッサ間バッファ３０３の８個のレジ
スタのうちの４個へとロードされる。

上で説明された状態の間にデータの５１２ビツトブロツ
クの２分の１の読出しを制御してしまうと、ステートマ
シン３０５は次の状態に進んで、１対のニブルモード読
出しのうち第２のものを引き起こす。この第２の読出し
に関して、ステートマシン３０５は、ゲート動作回路３
１５にこの第２の読出しの２５６ビツトをレジスタ３１
１−４ないし３１１−７へとロードさせる状態に入る。

次に、ステートマシン３０５は８つの連続する状態を通
して順序づけを行なうが、それらは各メモリ−プロセッ
サ間バッファ３０３のレジスタのそれぞれのものからプ
ロセッサ１０１への伝達を引き起こすためのものである
。

第４図を参照すると、ここではさらに、Ｂ５１０９のビ
ットスライス編成に関する詳細が明らかにされる。各バ
ッファスイッチチップＢ５０−ＢＳ５は多数の端子のセ
ットを有する。これらの端子セットの１つがＸＤ端子の
組であり、それは６個の端子を含む。これらの端子の組
のうち別なものがＸＡ端子の組であり、それは同様に６
個の端子を含む。組合わせると、これらは１個のチップ
につき１２個のＸ型端子を提供する。これらＸ型端子は
、プロセッサバス１１１に連結するためにｆり用できる
。６個のバススイッチが、各々そのように利用できる１
２個のＸＵ端子をＨしており、合計７２個のＸ型の利用
可能な端子が存在する。

組合わされた利用可能な合計７２個のＸ型端子のうち、
６６個のＸ型嬉子が接続されて、６４ビツトカツドワー
ドおよび２個のパリティビットの伝達を与えるが、その
ようなパリティビットの各々はそのカッドワードの別な
ロングワード部分に対するものである。

各バススイッチは別な対の端子の組ＲＡおよびＲＤを有
するが、それらはバス１１３への接続に利用できる。バ
ス１１３はトランシーバ４０１および４０３とともに使
用されて、同じ全データ処理システムにおける他のＣＰ
Ｕと通信する。そのようなシステムにおける各ＣＰＵは
、そのようなＣＰＵ内通信および種々の１１０通信用の
、ＲＢＵＳと示されたバス（第１図）に連結する。

各バススイッチは、８個の端子セットＭＤＯないしＭＤ
７をさらに有し、これらの端子のセットの各々は６個の
端子を含む。組合わせると、これらは１個のチップあた
り４８個のＭ型端子を提供する。ＭＪａ端子は、メモリ
バス１１７への接続のために利用できる。６個のバスス
イッチが各々、そのように利用できる４８個のそのよう
なＭ型端子を白°して、合計２８８個の利用可能なＭ型
端子が存在する。組合わされた合計２８８個のＭ型端子
のうち、２６４個の端子がメモリデータバス１１７に接
続されて、８個のパリティビットと並列な２５６ビツト
のデータの伝達を与える。

各バススイッチは、２個のＡ型端子ＡＡＯおよびＡＡＩ
をさらに有する。Ａ型端子はメモリアドレスバス１１５
に連結する。６個のバススイッチが各々２個のＭ型端子
を有して、合計１２個のＡ型端子が？′７．在して、多
重化ベースでの１２ビツト行アドレスおよび１２ビツト
列アドレスの伝達を与える。

６バススイツチチツプの種々のバスへの接続に関連する
詳細に関しては、まず、バススイッチＢＳＯの接続が説
明される。プロセッサバス１１１のＸＡ部分は、３２ビ
ツトのデータおよびパリティピット用の３３個の導体を
有する。

これらの導体は、ここでは集合的にＸＡＢ　［３１：０
．ＰＦ３と呼ばれる。プロセッサ１１１のＸＤＢ部分は
同様に、パリティビットにおける２ビツトのデータ用に
３３個の導体を有する。これらの導体は、ここでは集合
的にＸＤＢ　［３１：　０゜ＰＡＲＩと呼ばれる。

バススイッチＢＳＯに関して、その６個のＸＡ型端子が
それぞれ導体ＸＡＢ　［２７，２２：１９゜０］に接続
される。これは第４図においては対応する番号２７，２
２：１９，０で示され、バススイッチＢＳＯの描写の隣
りに現われる。バススイッチＢＳＯの６個のＸＤ’４２
端子は、それぞれ導体ＸＤＢ　［２７，２２：１９，０
１に接続される。

すなわち、バススイッチＢＳＯのＸＡ型端子に与えられ
る同じ番号［２７，２２：１９，０］は、等しくＸＤ型
端子に与えられる。これはまた、バス１１３に関するバ
ススイッチＢＳＯのＲＡ型端子およびＲＤ型端子につい
て言える。これはまた、メモリデータバス１１７のスラ
イスに関するバススイッチＢＳＯのＭ型端子についても
言える。

メモリデータバス１１７のスライスの導体を指定するこ
とに関して、−船釣な指定はＭ　Ｄ　Ｂ　。

［Ｊ］であり、ここでｉは０から７の範囲にあり、Ｊは
０から３１の範囲にあるか、またはＰＡＲ（パリティビ
ット）である。メモリデータバス１１７の導体は８個の
メモリ配列ＡＲＯないしＡｌ１に接続される。特定的に
言えば、導体ＭＤ　ＢＯ［３１：　０．ＰＡＲＩがメモ
リ配列ＡＲＯに接続され、導体ＭＤＢ＋　　［３１：０
．ＰＡＲＩがメモリ配列ＡＲＩに接続される、などであ
る。バススイッチＢＳＯに関して、その６個のＭＤＯ型
端子はＭＤＢｏ　　［２７，２２：１９．ＯＦに接続さ
れる。これらの同じ番号がメモリデータバス１１７の他
のスライスに関して与えられるが、バススイッチＢＳＯ
のＭＤＩ型端子からＭＤ　７Ｊ４！！端子まではこのメ
モリデータバス１１７に接続される。

バススイッチＢＳＯのＡ型端子に関しては、それらは、
８個のメモリ配列ＡＲＯないしＡｌ１の各々にアドレス
される１２ビツトマトリクスの２個の最下位ビットを与
えるように接続される。

バススイッチＢＳＩに関しては、メモリバス１１１、バ
ス１１３およびメモリデータバス１１７へのそれの接続
に与えられる番号は、［２８，１４：１１．２］である
。それのＡ型端子は、メモリ配列の各々にアドレスの２
個の次の上位ビットを与える。Ａ型端子に関する先の順
序はバススイッチＢＳ２ないしＢＳ５に対して継続し、
そのため、組合わせると、バススイッチはメモリ配列の
各々に１２ビツトマトリクスアドレスを与える。

バススイッチＢＳ２ないしＢＳ５の接続に対して他のバ
スに与えられる呑号に関しては、次のとおりである。す
なわち、バススイッチＢＳ２については（２９，１４：
　１１．２）であり、バススイッチＢＳ３については（
３１：３０，１０ニア）であり、バススイッチＢＳ４に
ついては（２４：２３．６：３）であり、さらに、バス
スイッチＢＳ５については（２６：　２５，１’ＡＲ）
である。

配列ＡＲＯは、後半の５ビツトの各々が２進値０をＨす
るアドレスを有する、すべてのメモリ場所を含んでいる
。これは指定’　　　Ｏｔ＋０１１″により一般に表わ
され、ここでは文字すは２進値を示し、文字Ｈは１６進
値を示す。

配列ＡＲ４は、後半の４ビツトのδ々が２進値０を有し
、かつ次の上位ビットが２進値１を有するすべてのメモ
リ場所を含んでいる。これは指定“　　１ｂＯ，“によ
り表わされる。

配列ＡＲＩは、後半の４ビツトが１６進値４を有し、か
つ次の最上位ビットが２進値０を有するすべてのメモリ
場所を含んでいる。これは指定″　　Ｏｂ４．−により
表わされる。

配列ＡＲ５は、後半の４ビツトが１６進値４を有し、か
つ次の上位ビットは２進［ｉｉｌを有するすべてのメモ
リ場所を含んでいる。これは指定“−１゜４Ｎ”により
表わされる。

配置１ＪＡＲ２は、後半の４ビツトが１６進値８を（−
１°し、かつ次の上位ビットが２進値０をＨするすべて
のメモリ場所を含んでいる。これは指定“−〇ｂ８□”
により表わされる。

配列ＡＲ６は、後半の４ビツトが１６進値８を有し、か
つ次の上位ビットが２進値１をＨするすべてのメモリ場
所を含んでいる。これは指定“ｌｂ　８．”により表わ
される。

配列ＡＲ３は、後半の４ビツトが１６進値Ｃを有し、か
つ次の上位ビットが２進値０を有するすべてのメモリ場
所を含んでいる。これは指定“ＯｂＣ，“により表わさ
れる。

配列ＡＲ７は、後半の４ビツトが１６進値ＣをＨし、か
つ次の上位ビットが２進［１を有するすべてのメモリ場
所を含んでいる。これは指定“１゜ＣＨＩ”により表わ
される。

この詳細な説明の初めで述べられたように、この説明は
、この発明の現在好ましい実施例を対象としており、そ
の実施例と、それが組入れられることが好ましい命令プ
ロセッサとの多くの特定の特徴を提示している。前掲の
特許請求の範囲はこの発明を規定することに向けられて
おり、上で詳細に述べられたものに加えて、実行と実施
を包含している。

【図面の簡単な説明】

第１図は、種々の集積回路チップを含む中央処理ユニッ
ト（ＣＰＵ）に関する略図であり、この発明を利用する
ためにどれぐらいのチップが配置されることが好ましい
かを示している。 第２図は、第１図のＣＰＵに組入れられる単一チップ命
令プロセッサに関するブロック図であり、とりわけ、オ
ンチップキャッシュメモリと、この発明の好ましい実施
例の説明に関連する他の特徴とを示している。 第３図は、この発明の好ましい実施例に従って規定され
る多重バッファを白゛するサブシステムの要素を表わす
ブロック図である。 第４図は、第１図のＣＰＵに関するブロック図であり、
どれぐらいの集積回路チップがプロセッサバスかまたは
メモリバス、あるいはその両方に接続されるかをより詳
細に示している。 図において、１０１は命令プロセッサ、１０．３は算術
プロセッサ、１０５は主メモリ、１０７はメモリ制御、
１１１はプロセッサバス、１１３は人出力バス、１１５
はメモリアドレスバス、１１７はメモリデータバス、２
０１はキャッシュメモリ、２０９は比較２；である。 手続補正書（方式） 平成１年１月７７日 特訂庁良宮殿 １、事件の表示 昭和６３年特許願第２４８９２７号 ２、発明の名称 データ処理システム内のりブシステムおよびその動作方
法３、補Ｊ）をする者 事イＩ］との関係　特ａ′ｌ出願人 住　所　アメリカ合衆国、カリフォルニア州、ア〜ビン
ミ１アランズ・ブールバード、９８０１名　称　コンピ
ュータ・コンソールズ・インコーホレーテッド代表者　
エヌ・ダーシイ・ローシエ ４、代理人 住　所　大阪市北区南森町２１目１番２９号　住友銀行
南森町ビル電話　大阪（０６）３６１−２０２１　（代
）、−氏名弁理士（６４７４）深見久部　□ ５、補正命令の日付　　　　　　　　　　　　　　　　
　−−・−′−自発補正 ６、補正の対象 図面企図 ７、補正の内容 部平で描いた図面全図を別紙のとおり。なお、図面は内
容に変更なし。 以上

Claims (6)

【特許請求の範囲】
1. （１）命令プロセッサと比較的多数のアドレス可能メモ
   リ場所を有する主メモリとを含み、命令プロセッサが主
   メモリへの連続アクセスを始め得る時間よりも実質的に
   長い待ち時間を主メモリが有するようなデータ処理シス
   テムにおけるサブシステムであって、 主メモリから読出されたデータがまず主メモリにストア
   されたデータの複製としてストアされ、その後で修正さ
   れかつ汚れていると印される、比較的少数のバッファ場
   所を有するバッファメモリ手段と、 汚れていると印されたデータを主メモリから読出された
   他のデータと置換して、その後で汚いと印されたデータ
   が主メモリへと書込まれるようにするための連続動作手
   段とを含む、データ処理システム内のサブシステム。
2. （２）バッファメモリ手段がプロセッサ−メモリ間バッ
   ファとメモリ−プロセッサ間バッファを含み、さらに、
   汚れていると印されたデータが、置換データを読出すた
   めの待ち時間の間プロセッサ−メモリ間バッファにスト
   アされ、さらに、置換データが、汚れていると印された
   データがメモリに書込まれる前に、メモリ−プロセッサ
   間バッファにストアされる、請求項１に記載のサブシス
   テム。
3. （３）各バッファが、メモリからバッファへの伝達のバ
   ンド幅をバッファからプロセッサへの伝達のバンド幅と
   実質的に符合させるための手段の支持に使用するための
   多重レジスタを有する、請求項２に記載のサブシステム
   。
4. （４）バッファメモリ手段が、ビットスライス配置のた
   めに編成される１組の集積回路チップにより規定される
   、請求項１に記載のサブシステム。
5. （５）各々のそのようなチップが、チップが寄与してバ
   ッファメモリ手段を規定するように複数個のメモリセル
   を含む、請求項４に記載のサブシステム。
6. （６）キャッシュメモリが設けられて、キャッシュ場所
   の各々が待ち時間を有する多数の主メモリ場所に関連す
   るようなキャッシュ場所にデータをストアするデータ処
   理システムの動作を行なう方法であって、 データをキャッシュ場所に書込んで、それを行なう途中
   でそのキャッシュメモリ場所に対するダーティ・ビット
   を設定するステップと、 そのキャッシュ場所にキャッシュミスを検出すると、読
   出し−置換の一連の動作ステップを始めるステップと、 アドレスされた主メモリ場所からのデータの読出しを始
   めることにより、読出し−置換動作に取りかかるステッ
   プと、 待ち時間の間にそのキャッシュ場所からデータをプロセ
   ッサ−メモリ間バッファへ伝達することをさらに続行す
   るステップと、 アドレスされたメモリ場所から読出されたデータをメモ
   リ−プロセッサ間バッファを介してそのキャッシュ場所
   へと伝達するステップと、 別なアドレスされたメモリ場所への書込みを実施して、
   そこにプロセッサ−メモリ間バッファからのデータをス
   トアするステップとを含む、方法。