JPH06259323A - デュアルポートデータキャッシュメモリ - Google Patents

デュアルポートデータキャッシュメモリ

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JPH06259323A
JPH06259323A JP33734893A JP33734893A JPH06259323A JP H06259323 A JPH06259323 A JP H06259323A JP 33734893 A JP33734893 A JP 33734893A JP 33734893 A JP33734893 A JP 33734893A JP H06259323 A JPH06259323 A JP H06259323A
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JP
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memory
data cache
cache memory
data
cache
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JP33734893A
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David C Mcclure
チャールズ マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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  • General Physics & Mathematics (AREA)
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  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 キャッシュメモリへ又はそれからのデータの
転送を改良した方法及びシステムを提供する。 【構成】 本発明によれば、ローカルプロセサ専用の１
つのポートとシステム専用の別のポートとを具備するデ
ュアルポートデータキャッシュが提供される。このデュ
アルポートデータキャッシュは、「バーストモード」と
することにより一つ又はそれ以上のラインのエントリを
高速で転送することが可能である。バーストモードは、
読取動作又は書込み動作のいずれかにおいて使用するこ
とが可能である。最初のアドレスを内部的にラッチし、
且つ全データ転送期間中に、メモリアレイ内の一本のワ
ードラインを活性化させる。各動作に対して別のアドレ
スを与える必要性なしに、多数の列アドレスを介してサ
イクル動作を行ない且つアクセスを行なうために制御回
路が使用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、コンピュータシ
ステムに関するするものであって、更に詳細には、キャ
ッシュメモリシステムに関するものである。更に詳細に
は、本発明はデータキャッシュメモリアレイに関するも
のである。
【０００２】
【従来の技術】システム性能を改善するために多くのコ
ンピュータシステムにおいてキャッシュメモリが使用さ
れている。キャッシュメモリは、比較的小さな高速のメ
モリであって、それは中央プロセサとメインシステムメ
モリとの間に存在している。プロセサがキャッシュメモ
リ内に格納されているメモリ位置の内容を読取る場合に
は、このような位置へアクセスするのに必要な時間が著
しく減少される。良好なキャッシュ技術では、優に９０
％を超える「ヒット率」を与えることが可能であり、そ
のことは実行される読取り動作のうちの９０％を超える
ものに対してメインメモリへのアクセスが必要ではない
ことを意味している。キャッシュメモリ内に格納されて
いるデータのアクセスは、３倍乃至１０倍アクセス時間
を改善することが可能である。
【０００３】キャッシュは２つの異なったタイプのメモ
リを必要とする機能を実行する。第一のタイプはタグメ
モリ即ちタグＲＡＭであって、それは、キャッシュメモ
リにおいて実際にどのメモリ位置に格納されているかを
決定するために使用される。第二のタイプのメモリはデ
ータキャッシュメモリであり、その中にデータが実際に
格納される。通常、キャッシュタグＲＡＭは、データキ
ャッシュのエントリに対応する複数個のエントリを有し
ている。各エントリは、中央プロセサによって発生され
るアドレスのある数の最小桁ビットによってインデック
スされ、タグエントリ自身が対応するデータキャッシュ
エントリが格納されているメモリ位置の最大桁ビットを
有している。タグＲＡＭ内に格納されている最大桁ビッ
トが現在発生中のアドレスの最大桁ビットと一致する場
合には、このアドレスの最小桁ビットはタグＲＡＭに対
するインデックスとして作用し、キャッシュ「ヒット」
が発生し且つ読取るべきデータが対応するデータキャッ
シュエントリから取ることが可能である。所望のアドレ
スに対応するデータがデータキャッシュメモリ内に存在
しない場合には、タグエントリはそのアドレスの最大桁
ビットと一致することはなく、「ミス」が発生する。こ
のことは、データがメインシステムメモリから検索し且
つデータキャッシュメモリ内に配置させねばならないこ
とを表わしている。
【０００４】データキャッシュメモリ及びメインメモリ
からデータを転送する場合には、キャッシュコントロー
ラが各転送に対してメインメモリへアドレスを供給せね
ばならない。キャッシュコントローラは、システムバス
を介して、メインメモリと通信を行なう。キャッシュコ
ントローラがメインメモリと通信を行なう必要性がある
場合に、システムバスが他の装置によって制御されてい
る場合がある。従って、キャッシュコントローラは、メ
インメモリとの通信を行なう前に、システムバスが使用
可能となるまで待機せねばならない。このバス競合問題
は、キャッシュコントローラがメインメモリと通信を行
なう必要性が発生する度に発生する場合がある。バス競
合のために、メインメモリ内のメモリ位置へアクセスす
るのに必要な時間が著しく増加する場合がある。
【０００５】更に、マルチプロセサシステムにおいて
は、システム内の各プロセサにそれ自信のキャッシュメ
モリを設けることが可能である。各ローカルプロセサは
可能である場合にそれ自信のキャッシュへアクセスし、
且つ必要である場合にのみシステムバスを介してメイン
メモリへアクセスする。この状態は「キャッシュコヒー
レンシィ問題」として知られる重要な問題を発生する。
キャッシュコヒーレンシィ問題は、単一のメモリ位置が
２つまたはそれ以上のローカルキャッシュ内にキャッシ
ュされた場合に発生する。複数個のプロセサのうちの１
つが新たな値をそのメモリ位置内に書込むと、それは他
のキャッシュ内に現在キャッシュされている同一の変数
乃至はメインメモリ位置の値と不一致となる。キャッシ
ュコヒーレンシィ問題は、又、キャッシュしていない装
置が別の装置によって既にキャッシュされているメイン
メモリ内の位置へ書込を行なう場合にも発生する。
【０００６】当該技術分野において公知の如く、あるシ
ステムではキャッシュのコヒーレンシィ即ち一貫性を維
持している。キャッシュのコヒーレンシィを維持するた
めに使用されている方法のうちの幾つかの場合には、ロ
ーカルプロセサ又はメインメモリのいずれかによってデ
ータキャッシュ内のデータが逐次的にアクセスされる場
合に、「待機」状態を導入することが必要である。待機
状態は、キャッシュのコヒーレンシィ即ち一貫性を維持
するために十分な量の時間が存在することを確保するた
めに必要である。
【０００７】待機状態に対する別法は、ローカルプロセ
サに１つとメインメモリに１つの２つのデータキャッシ
ュメモリを使用することである。然しながら、２つのデ
ータキャッシュメモリを使用することによって面積上の
ペナルティが発生する。何故ならば、そのためにエキス
トラなメモリアレイが必要とされるからである。
【０００８】
【発明が解決しようとする課題】本発明は、キャッシュ
メモリへ又はそれからデータを転送する改良した方法及
びシステムを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、ローカ
ルプロセサ専用の１つのポートとシステム専用の別のポ
ートとを具備するデュアルポートデータキャッシュが提
供される。デュアルポートデータキャッシュは、それを
「バーストモード」とさせることによって１つ又は複数
個のラインのエントリの高速転送を行なうことが可能で
ある。バーストモードは、読取モード又は書込モードの
いずれかのモードで使用することが可能である。初期ア
ドレスを内部的にラッチし、且つ全データ転送期間中に
メモリアレイ内の一本のワードラインを活性化させる。
各動作に対し別個のアドレスを供給することの必要性な
しに多数の列アドレスを介してサイクル動作を行ない且
つアクセスするために制御回路が使用されている。
【００１０】
【実施例】図１を参照すると、マルチプロセサコンピュ
ータシステムが示されており、参照番号１０で大略示さ
れている。ローカルプロセサ１２，１４，１６の各々は
ローカルキャッシュメモリ１８，２０，２２が設けられ
ている。プロセサ１２，１４，１６は、システムバス２
６を介して相互に通信を行なうと共にメインシステムメ
モリ２４と通信を行なう。複数個の入力／出力装置２
８，３０もシステムバス２６へ取付けられている。入力
／出力装置２８，３０は典型的に、ローカルキャッシュ
メモリを有するものではない。
【００１１】図２は本発明に基づくキャッシュメモリシ
ステムにおけるデータキャッシュメモリを示した高レベ
ルのブロック図である。デュアルポートデータキャッシ
ュ３２及びデュアルポートキャッシュタグＲＡＭ３４
は、システムアドレスバス３８及びシステムデータバス
４０を介して、共用メモリ即ちメインメモリ３６と通信
を行なう。デュアルポートデータキャッシュ３２及びデ
ュアルポートキャッシュタグＲＡＭ３４は、更に、ロー
カルアドレスバス４４及びローカルデータバス４６を介
して、ローカルプロセサ４２と通信を行なう。従って、
データキャッシュ３２及びキャッシュタグＲＡＭ３４の
１つのポートはローカルプロセサ４２に対して専用であ
り、一方データキャッシュ３２及びキャッシュタグＲＡ
Ｍ３４の第二ポートは共用メモリ３６に対して専用であ
る。アドレス信号及び制御信号は、ローカルプロセサ４
２からキャッシュタグＲＡＭ３４へ通信される。アドレ
ス信号及び制御信号は、更に、キャッシュタグＲＡＭ３
４と共用メモリ３６との間で通信される。一般的に、キ
ャッシュタグＲＡＭ３４は、データキャッシュ３２内の
エントリに対応する複数個のエントリを有している。各
エントリは、中央プロセサによって発生されるアドレス
の幾つかの最小桁ビットによってインデックスされ、タ
グエントリ自身は、データキャッシュ３２内の対応する
エントリに格納されているメモリ位置の最大桁ビットを
有している。キャッシュタグＲＡＭ３４内に格納されて
いる最大桁ビットが現在発生中のアドレスの最大桁ビッ
トと一致する場合には、このアドレスの最小桁ビットが
キャッシュタグＲＡＭ３４へのインデックスとして作用
し、キャッシュ「ヒット」が発生し且つ読取られるべき
データはデータキャッシュ３２内の対応するエントリか
ら取ることが可能である。所望のアドレスに対応するデ
ータがデータキャッシュ３２内に位置されていない場合
には、タグエントリはそのアドレスの最大桁ビットと一
致することはなく、「ミス」が発生する。ミスは、デー
タがメインシステムメモリから検索され且つデータキャ
ッシュ３２内に配置されねばならないことを表わしてい
る。データキャッシュ３２は、典型的に、キャッシュコ
ントローラ（不図示）制御下においてローカルプロセサ
４２及び共用メモリ３６とデータを交換する。
【００１２】タグＲＡＭ３４は信号ＭＡＴＣＨをデータ
キャッシュ３２又はキャッシュコントローラへパスし、
ローカルプロセサ４２によって現在アドレスされている
メモリ位置がデータキャッシュ３２内に存在し、且つそ
のエントリが現在有効であることを表わす。次いで、ロ
ーカルプロセサ４２によってアクセスされている位置が
データキャッシュ３２から直接に読取られる。信号ＭＡ
ＴＣＨがミスを表わす場合には、そのアドレス位置の内
容がシステムデータバス４０を介して共用メモリ３６か
らアクセスされる。
【００１３】図３を参照すると、本発明に基づくデュア
ルポートデータキャッシュメモリの一部を示した高レベ
ルのブロック線図が示されている。図３は、好適にはシ
ステムポートであるデュアルポートデータキャッシュメ
モリにおける１つのポートの一部のみを示している。デ
ュアルポートデータキャッシュ４８は、メモリアレイ５
０と、行デコーダ５２と、列デコーダ５４とを有してい
る。メモリアレイ５０内へデータを書込むか又はデータ
を読取るために、アドレスがラッチ５６内に入力され且
つ行デコーダ５２へパスされる。アドレスの一部も列デ
コーダ５４内へ入力される。
【００１４】図３に示した例においては、アドレスの５
ビット位置が列デーコーダ５４内へ入力される。ライン
６０上に位置されているビットのうちの２つを使用して
ビット位置当たり４つのライングループ６２のうちの１
つを選択する。ライン６４上に位置されているビットの
うちの３つは、８ビットグループ内の特定のビットを選
択するために使用される。列デコーダ５４はこのアドレ
スからの５つのビットを使用して読取動作又は書込動作
のための準備において特定のビットラインを選択する。
その動作が書込動作である場合には、データがラッチ６
６内へ入力される。読取／書込イネーブル信号６８がス
イッチ７０をイネーブルさせて、列デコーダ５４内へデ
ータを入力し、それは該データをメモリアレイ５０内へ
書込む。動作が読取動作である場合には、読取／書込信
号６８がスイッチ７０を介してデータをパスさせセンス
アンプ７２によって読取る。
【００１５】ラッチ６６と、読取／書込イネーブル信号
６８と、スイッチ７０と、センスアンプ７２とを包含す
る別の読取／書込回路が、メモリアレイ５０内の各ビッ
ト位置に対して存在している。図３においては、ただ１
つの読取／書込回路が図示されている。
【００１６】一般的に、ローカルプロセサとキャッシュ
メモリとの間においてはワードの転送が行なわれ、且つ
キャッシュメモリと共用メモリとの間においてはライン
転送が行なわれる。１つの例として、ワードは３２個の
ビットから構成されており、且つラインは８個のワード
を有している。ライン転送は、通常、キャッシュメモリ
と共用メモリとの間において発生するので、好適にはデ
ータキャッシュ４８のシステム側に対して「バーストモ
ード」が供給される。「バーストモード」は、１つのラ
イン又は複数個のラインのデータを迅速に転送する方法
である。バーストモードにおいては、各読取動作又は書
込動作に対して新たなアドレスを供給する必要性なし
に、データに対する多数のアドレスが転送される。好適
実施例においては、ライン７４上のモード信号によっ
て、読取動作又は書込動作のいずれかに対して、データ
キャッシュ４８がバーストモードとされる。最初のアド
レスがラッチ５６内にラッチされ、且つ行デコーダ５２
がアドレスを受取ることに応答してメモリアレイ５０内
のワードライン５８を活性化させる。次いで、カウンタ
７６及びマルチプレクサ７８を使用して多数のアドレス
を介してシーケンス動作させ、これらのドレスに位置さ
れているデータを、各アドレスがラッチ５６を介して供
給されることを待機する必要性なしに、アクセスさせ
る。あるシステムにおいては、シーケンス動作の開始点
を確立するために、最初のアドレスの一部をカウンタ７
６内にロードせねばならない場合がある。
【００１７】バーストモードにない場合には、メモリア
レイ５０内に格納されているデータは、ライン６４を横
断しマルチプレクサ７８を介して列デコーダ５４内にア
ドレスの一部をパスすることによってアクセスされる。
【００１８】図４は本発明に基づく別のデュアルポート
データキャッシュメモリの一部を示したブロック線図で
ある。図４はデュアルポートデータキャッシュメモリの
１つのポートの一部のみを示しており、且つ列デコーダ
８０と列デコーダ８０へ接続されている８個のセンスア
ンプを表わすブロック８２と、ブロック８２へ接続され
ているマルチプレクサ８４と、マルチプレクサ８４へ接
続されているマルチプレクサ８６と、マルチプレクサ８
６へ接続されているカウンタ８８とを有している。この
データキャッシュの部分は、読取動作の場合にのみバー
ストモードでデータキャッシュを配置するために使用さ
れ、且つ好適にはシステムポートに対してのみ供給され
る。ライン９０上においてモード信号がセットされ、デ
ータキャッシュをバーストモードとし、且つアドレスの
一部がマルチプレクサ８６内へ入力される。次いで、カ
ウンタ８８及びマルチプレクサ８６が、多数のアドレス
を介してシーケンス動作するために使用される。あるシ
ステムにおいては、シーケンス動作に対する開始点を確
立するために、最初のアドレスの一部をカウンタ８８内
にロードせねばならない場合がある。
【００１９】好適実施例においては、カウンタ８８とマ
ルチプレクサ８６とを包含する単一のバーストモード回
路がデータキャッシュメモリに対して必要であるが、ブ
ロック８２及びマルチプレクサ８４はメモリアレイ内の
各ビット位置に対して必要である。バーストモードにな
い場合には、メモリレイ内に格納されたデータは、マル
チプレクサ８６を介してアドレスの一部をパスすること
によってアクセスされ、その場合にマルチプレクサ８６
は複数個のライングループから１つのラインを選択す
る。
【００２０】本発明のデュアルポートデータキャッシュ
をバーストモードがシステム側に与えられている場合に
ついて説明したが、ローカル側に高速バーストモードを
供給することも可能である。書込動作を実行するために
データをメモリアレイへ供給するためにラッチ又はレジ
スタを使用することが可能である。一方、データをメモ
リアレイ内へシフトするためにシフトレジスタを使用す
ることが可能である。本発明のデュアルポートデータキ
ャッシュは、キャッシュコヒーレンシィ方法を実現する
コンピュータシステムにおいて使用することが可能であ
る。当該技術分野において公知の如く、共用メモリとキ
ャッシュメモリとが１つのシステム内において動作する
場合には、キャッシュコヒーレンシィ即ち一貫性を維持
することが必要である。１つのキャッシュコヒーレンシ
ィ方法は、ＭＯＥＳＩであり、それはキャッシュメモリ
内のデータの品質を定義する５つの状態を可能とする。
これらの状態は修正、所有、排他的、共用及び無効の５
つである。
【００２１】好適なデータキャッシュメモリを使用する
マルチキャッシュマルチ処理システムにおいては、各キ
ャッシュメモリをしてプロセサへのプライベートバスを
モニタさせると共に共用メモリ及びその他のキャッシュ
メモリへの共用バスをモニタさせ、且つ必要な場合には
それ自身、共用メモリ又はその他のキャッシュメモリを
アップデートさせることが有用である。アクセス介入及
びアクセス反射は、好適なデータキャッシュメモリを使
用するキャッシュシステムにおいて実現することの可能
な２つの技術である。アクセス介入は、キャッシュメモ
リが「ダーティ」なデータを有する場合に、キャッシュ
メモリが共用メモリに介入される場合に発生する。ダー
ティデータは、共用メモリにおいてではなくキャッシュ
メモリにおいてアップデートされたデータである。第二
キャッシュメモリが共用メモリからそのデータを要求す
ると、そのデータをアップデートしたキャッシュメモリ
が共用メモリに対して介入し且つそのアップデートした
データを第二キャッシュメモリへ供給する。アクセス反
射は、アクセス介入動作期間中に、共用メモリがそのデ
ータをアップデートする場合に発生する。
【００２２】キャッシュメモリへの書込期間中に、その
書込みはシステムバスを介して同報通信することが可能
であり、且つ同一のデータを保持するその他の全てのキ
ャッシュメモリはトランズアクションを検知しそれら自
身をアップデートする。これは「スナーフィング」と呼
ばれる。スナーフィングは、キャッシュコヒーレンシィ
即ち一貫性を維持するために好適なデータキャッシュメ
モリを使用するシステムにおいて実現することが可能な
技術である。最後に、好適なデータキャッシュメモリを
使用するシステムにおいて使用することの可能な別のキ
ャッシュコヒーレンシィ技術はトランズアクション中断
である。トランズアクション中断は、キャッシュメモリ
がバスの制御を獲得し且つアップデートしたデータを共
用メモリへ書込むまで、アップデートしたデータを保持
するキャッシュメモリがそのアップデートしたデータへ
アクセスするバストランズアクションを中断させること
を可能とする。
【００２３】当業者にとって明らかな如く、ローカルプ
ロセサ専用の１つのポートとシステム専用の別のポート
とを具備するデュアルポートデータキャッシュメモリが
提供されている。このデータキャッシュアーキテクチュ
アは、ローカル側におけるデータアクセスと並行に、シ
ステム側においてアップデートを行なうことを可能とし
ている。更に、好適なデータキャッシュメモリは、多種
類のキャッシュコヒーレンシィ技術乃至は方法と共に使
用することが可能である。更に、デュアルポートデータ
キャッシュは、バーストモードとさせることが可能であ
り、その場合には最初のアドレスのみが供給されると、
複数個のブロックのデータを相次ぐアドレス位置へ転送
することが可能である。この技術は、高速でデータを転
送することを可能としている。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 マルチプロセサコンピュータシステムを示し
た概略ブロック図。
【図２】 本発明に基づくキャッシュメモリシステムに
おけるデータキャッシュメモリを示した概略ブロック
図。
【図３】 本発明に基づくデータキャッシュメモリの一
部を示した概略ブロック図。
【図４】 本発明に基づく別のデータキャッシュメモリ
の一部を示した概略ブロック図。
【符号の説明】
１０ マルチプロセサコンピュータシステム １２，１４，１６ ローカルプロセサ １８，２０，２２ ローカルキャッシュメモリ ２４ メインシステムメモリ ２６ システムバス ２８，３０ 入力／出力装置 ３２ デュアルポートデータキャッシュ ３４ デュアルポートタキャッシュタグＲＡＭ ３６ メインメモリ ３８ システムアドレスバス ４０ システムデータバス ４２ ローカルプロセサ ４４ ローカルアドレスバス ４６ ローカルデータバス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 デュアルポートデータキャッシュメモリ
    において、 複数個のエントリを具備するデュアルポートメモリアレ
    イが設けられており、 前記複数個のエントリの各々は対応するアドレスを有し
    ており、 前記デュアルポートメモリアレイへのエントリを読取り
    且つ書込むことの可能な第一メモリポートが設けられて
    おり、前記メモリポートはプロセサによって使用され、 前記デュアルポートメモリアレイへのエントリを読取り
    且つ書込むことの可能な第二メモリポートが設けられて
    おり、前記第二メモリポートはシステムによって使用さ
    れ、 前記複数個のアドレスのうちの選択した１つを受取るこ
    とに応答して前記第二メモリポートを介して前記複数個
    のエントリのうちの少なくとも１つのラインの高速転送
    を開始する制御回路が設けられている、ことを特徴とす
    るデュアルポートデータキャッシュメモリ。
  2. 【請求項２】 請求項１において、前記少なくとも１つ
    のラインの高速転送が、前記デュアルポートデータキャ
    ッシュメモリ内の１つのワードラインを活性化させ且つ
    前記複数個のアドレスを介してシーケンス動作させるこ
    とを特徴とするデュアルポートデータキャッシュメモ
    リ。
  3. 【請求項３】 請求項２において、前記複数個のアドレ
    スを介してのシーケンス動作のためにカウンタが使用さ
    れることを特徴とするデュアルポートデータキャッシュ
    メモリ。
  4. 【請求項４】 請求項１において、前記複数個のエント
    リのうちの少なくとも１つのラインの高速データ転送が
    高速書込動作を包含することを特徴とするデュアルポー
    トデータキャッシュメモリ。
  5. 【請求項５】 請求項１において、前記複数個のエント
    リのうちの少なくとも１つのラインの高速転送が、高速
    読取動作を包含することを特徴とするデュアルポートデ
    ータキャッシュメモリ。
  6. 【請求項６】 請求項１において、前記制御回路が、前
    記複数個のアドレスのうちの選択した１つを受取ること
    に応答して前記第一メモリポートを介して前記複数個の
    エントリのうちの少なくとも１つのラインの高速転送を
    開始させることを特徴とするデュアルポートデータキャ
    ッシュメモリ。
  7. 【請求項７】 請求項６において、前記少なくもと１つ
    のラインの高速転送が、前記デュアルポートデータキャ
    ッシュメモリ内の１つのワードラインを活性化させ且つ
    前記複数個のアドレスを介してシーケンス動作させるこ
    とを特徴とするデュアルポートデータキャッシュメモ
    リ。
  8. 【請求項８】 請求項７において、前記複数個のアドレ
    スのを介してのシーケンス動作のためにカウンタが使用
    されることを特徴とするデュアルポートデータキャッシ
    ュメモリ。
  9. 【請求項９】 請求項６において、前記複数個のエント
    リのうちの少なくとも１つのラインの高速転送が、高速
    書込動作を包含することを特徴とするデュアルポートデ
    ータキャッシュメモリ。
  10. 【請求項１０】 請求項６において、前記複数個のエン
    トリのうちの少なくとも１つのラインの高速転送が、高
    速読取動作を包含することを特徴とするデュアルポート
    データキャッシュメモリ。
JP33734893A 1993-01-05 1993-12-28 デュアルポートデータキャッシュメモリ Pending JPH06259323A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US711 1993-01-05
US08/000,711 US5590307A (en) 1993-01-05 1993-01-05 Dual-port data cache memory

Publications (1)

Publication Number Publication Date
JPH06259323A true JPH06259323A (ja) 1994-09-16

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ID=21692702

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Application Number Title Priority Date Filing Date
JP33734893A Pending JPH06259323A (ja) 1993-01-05 1993-12-28 デュアルポートデータキャッシュメモリ

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