KR20050005553A - 내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브 - Google Patents

내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브 Download PDF

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KR20050005553A KR10-2004-7019922A KR20047019922A KR20050005553A KR 20050005553 A KR20050005553 A KR 20050005553A KR 20047019922 A KR20047019922 A KR 20047019922A KR 20050005553 A KR20050005553 A KR 20050005553A
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Abstract

컴퓨터 시스템은 프로세서(104)를 다수의 동기식 동적 랜덤 액세스 메모리("SDRAM") 장치들(140a 내지 140c)에 결합시키는 메모리 허브(130)를 포함한다. 이 메모리 허브(130)는 프로세서(104)에 결합되는 프로세서 인터페이스(150) 및 각 SDRAM 장치들(140a 내지 140c)에 결합되는 다수의 메모리 인터페이스들(170a 내지 170c)을 포함한다. 프로세서 인터페이스(150)는 스위치(160)에 의해 메모리 인터페이스들(170a 내지 170c)에 결합된다. 각 메모리 인터페이스들(170a 내지 170c)은 메모리 제어기(180), 캐쉬 메모리(184), 및 예측 유닛(190)을 포함한다. 캐쉬 메모리(184)는 각 SDRAM 장치(140a 내지 140c)로부터 최근 판독되거나 이에 기록되는 데이터를 저장하여, 그 후 상기 캐쉬 메모리가 상대적으로 거의 지연됨이 없이 프로세서(104)에 의해 판독될 수 있도록 한다. 예측 유닛(190)은 어드레스로부터 데이터를 프리페치(prefetch)하며, 상기 어드레스로부터의 판독 액세스는 사전에 액세스된 어드레스를 기초로 한다.

Description

내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브{MEMORY HUB WITH INTERNAL CACHE AND/OR MEMORY ACCESS PREDICTION}
컴퓨터 시스템들은 동적 랜덤 액세스 메모리("SDRAM") 장치들과 같은 메모리 장치들을 사용하여, 프로세서에 의해 액세스되는 명령들 및 데이터를 저장한다. 전형적인 컴퓨터 시스템에서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해 시스템 메모리와 통신한다. 이 프로세서는 판독 명령과 같은 명령 및 데이터 또는 명령들을 판독하여야 하는 장소를 지정하는 어드레스를 발부한다. 메모리 제어기는 상기 명령 및 어드레스를 사용하여, 적절한 명령 신호들뿐만 아니라 시스템 메모리에 인가되는 행과 열 어드레스들을 발생시킨다. 이 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리와 프로세서 사이에서 전송된다. 메모리 제어기는 종종, 시스템 제어기의 일부분이며, 이는 또한 프로세서 버스를 PCI 버스와 같은 확장 버스에 결합시키는 버스 브리지 회로를 포함한다.
메모리 장치들의 동작 속도가 꾸준히 증가되어 왔지만, 이와 같은 동작 속도의 증가는 프로세서들의 동작 속도의 증가와 보조를 맞추지 못하였다. 프로세서들을 메모리 장치들에 결합시키는 메모리 제어기들의 동작 속도의 증가가 훨씬 느리다. 상대적으로 저속의 메모리 제어기들 및 메모리 장치들은 프로세서 및 메모리 장치들 사이의 통신 대역폭을 제한한다.
프로세서들 및 메모리 장치들 사이의 제한된 대역폭 이외에도, 컴퓨터 시스템들의 수행성능은 또한, 시스템 메모리 장치들로부터 데이터를 판독하는데 걸리는 시간을 증가시키는 지연 문제들(latency problems)로 인해 제한된다. 특히, 메모리 장치 판독 명령이 비동기식 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 결합될 때, 판독 데이터는 여러 클럭 주기들의 지연 후에만 SDRAM 장치로부터 출력된다. 그러므로, SDRAM 장치들이 고속의 데이터 속도(high data rate)로 버스트 데이터를 동기적으로 출력할 수 있지만, 데이터를 제공하는 초기의 지연은 상기 SDRAM 장치들을 사용하는 컴퓨터 시스템의 동작 속도를 상당히 느리게 할 수 있다.
메모리 지연 문제를 경감시키는 한 가지 방식은 메모리 허브를 통해 프로세서에 결합되는 다수의 메모리 장치들을 사용하는 것이다. 상기 아키텍쳐를 사용하는 컴퓨터 시스템들은 보다 높은 대역폭을 가질 수 있는데, 그 이유는 프로세서가 한 메모리 장치에 액세스하는 동안 또 다른 메모리 장치가 이전 메모리 액세스에 응답할 수 있기 때문이다. 예를 들어, 프로세서는 기록 데이터를 시스템 내의 메모리 장치들 중 한 장치에 출력하는 동안 시스템 내의 또 다른 메모리 장치가 판독 데이터를 프로세서에 제공할 준비를 한다. 그러나, 메모리 허브들을 사용하는 컴퓨터 시스템이 우수한 수행성능을 제공할 수 있지만, 그럼에도 불구하고 이들 시스템들은 종종 최적의 속도로 동작하지 못한다. 이와 같은 컴퓨터 시스템들이 최적의 속도로 동작하지 못하는 이유들 중 한 가지는, 모든 제어, 어드레스 및 데이터 신호들이 공통 메모리 허브 회로를 통과하여만 하므로, 종래의 메모리 허브들은 근본적으로 단일 채널 시스템들이기 때문이다. 따라서, 메모리 허브 회로가 한 메모리 장치와 통신으로 바쁠 때, 또 다른 메모리 장치와 통신하지 못한다. 게다가, 메모리 허브들을 사용하는 컴퓨터 시스템들이 보다 큰 메모리 대역폭을 제공할 수 있지만, 이들 시스템들은 상술된 유형의 지연 문제들을 여전히 겪게된다. 특히, 프로세서가 한 메모리 장치와 통신하는 동안 다른 메모리 장치가 데이터를 전송하도록 준비될 수 있지만, 또 다른 메모리 장치로부터의 데이터가 사용될 수 있기 전 때때로 한 메모리 장치로부터 데이터를 수신하는 것을 때때로 필요로 한다. 또 다른 메모리 장치로부터 수신되는 데이터가 사용될 수 있기 전 데이터가 한 메모리 장치로부터 수신되어야만 하는 경우, 지연 문제는 상기 컴퓨터 시스템들의 동작 속도를 계속해서 느리게 한다.
그러므로, 메모리 허브 아키텍쳐의 장점들을 제공하면서 또한 상기 시스템들에서 통상적인 상기 지연 문제들을 경감시켜 고 대역폭 및 저 지연을 지닌 메모리 장치들을 제공하는 컴퓨터 아키텍쳐를 필요로 한다.
본 발명은 컴퓨터 시스템에 관한 것이며, 특히, 프로세서 또는 다른 메모리 액세스 장치에 여러 메모리 장치들을 결합시키는 메모리 허브(memory hub)를 지닌 컴퓨터 시스템에 관한 것이다.
도 1은 메모리 허브가 시스템 제어기에 포함되는 본 발명의 일 실시예를 따른 컴퓨터 시스템의 블록도.
도 2는 메모리 허브가 메모리 모듈에 포함되는 본 발명의 또 다른 실시예를 따른 컴퓨터 시스템의 블록도.
도 3은 도 1 및 도 2의 컴퓨터 시스템들에 사용되는 메모리 허브의 블록도.
컴퓨터 시스템에 사용될 수 있는 메모리 허브는 프로세서 또는 다른 메모리 액세스 장치에 결합되는 메모리 액세스 장치 인터페이스 및 각각의 메모리 장치에 각각 결합되는 다수의 메모리 인터페이스들을 포함한다. 각 메모리 인터페이스들은메모리 제어기 및 본 발명의 한 양상을 따른 메모리 캐쉬를 포함한다. 메모리 인터페이스들 각각은 스위치에 의해 메모리 액세스 장치 인터페이스에 결합된다. 동작시, 메모리 인터페이스들 중 한 인터페이스에 결합되는 메모리 장치로부터 판독 또는 이에 기록되는 데이터는 메모리 인터페이스를 위한 캐쉬 메모리에 저장된다. 다음 메모리 판독 요청에 응답하여, 캐쉬 메모리는 메모리 판독 요청에 상응하는 데이터가 캐쉬 메모리에 저장되는지 여부를 결정하기 위하여 검사된다. 캐쉬 히트(cache hit)의 경우에, 요청된 데이터는 캐쉬 메모리로부터 제공된다. 그렇지 않다면, 요청된 데이터는 메모리 장치에 의해 제공된다. 본 발명의 또 다른 양상을 따르면, 각각의 메모리 인터페이스는 메모리 제어기 및 예측 유닛(prediction unit)을 포함한다. 예측 유닛은 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측한다. 그 후, 예측 유닛은 각각의 메모리 인터페이스 내의 메모리 제어기가 예측된 어드레스로부터 데이터를 판독하도록 한다. 메모리 허브는 물리적으로, 시스템 제어기, 메모리 모듈, 또는 컴퓨터 시스템 또는 메모리 장치들을 사용하는 다른 전자 시스템의 어떤 다른 구성요소 내에 포함될 수 있다.
본 발명의 일 실시예를 따른 컴퓨터 시스템(100)이 도 1에 도시되어 있다. 컴퓨터 시스템(100)은 특정 계산들 또는 작업들을 수행하는 특정 소프트웨어를 실행하는 것과 같은 각종 계산 기능들을 수행하기 위한 프로세서(104)를 포함한다. 프로세서(104)는 어드레스 버스, 제어 버스 및 데이터 버스를 통상적으로 포함하는 프로세서 버스(108)를 포함한다. 게다가, 컴퓨터 시스템(100)은 시스템 제어기(110)를 통해 프로세서(104)에 결합되는, 키보드 또는 마우스와 같은, 하나 이상의 입력 장치들(108)을 포함하여, 운영자(operator)가 컴퓨터 시스템(100)과 인터페이스하도록 한다. 전형적으로, 컴퓨터 시스템(100)은 또한, 시스템 제어기(110)를 통해 프로세서(104)에 결합되는 하나 이상의 출력 장치들(114)을 포함하는데, 이와 같은 출력 장치들은 전형적으로 프린터 또는 비디오 단말기이다. 하나 이상의 데이터 저장 장치들(120)은 또한, 통상적으로 시스템 제어기(110)를 통해 프로세서(104)에 결합되어, 상기 프로세서(104)가 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장 또는 검색하도록 한다. 전형적인 저장 장치들(120)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 콤팩트 디스크 판독-전용 메모리들(CD-ROM들)을 포함한다. 상기 프로세서(104)는 또한, 통상적으로 캐쉬 메모리(124)에 결합되는데, 상기 메모리는 일반적으로 정적 랜덤 액세스 메모리("SRAM")이다.
시스템 제어기(110)는 또한 여러 시스템 메모리 장치들(140a 내지 140d)을 제어하기 위한 메모리 허브(130)를 포함하는데, 이들 메모리 장치들 각각은 동기식동적 랜덤 액세스 메모리("SDRAM")일 수 있다. 메모리 허브(130)는 프로세서(104)로 하여금 각각의 시스템 메모리 장치들(140a 내지 140d)과 데이터를 기록 및 판독하도록 한다. 메모리 허브(130)는 버스 시스템(142)을 통해 각각의 시스템 메모리 장치들(140a 내지 140d)과 결합되는데, 상기 버스 시스템은 통상적으로 제어 버스, 어드레스 버스 및 데이터 버스를 포함한다.
도 1에 도시된 바와 같이 메모리 허브(130)가 프로세서(104)에 결합되어 있지만, 상기 메모리 허브(130)는 또한 컴퓨터 시스템 칩셋(도시되지 않음) 내의 다른 구성요소들에 결합될 수 있고, 다른 장치들(도시되지 않음)이 종래 기술에 널리 공지된 바와 같이 직접 메모리 동작시 시스템 메모리 장치들(140a 내지 140d)로부터 데이터를 기록 및 판독하도록 할 수 있다는 것을 이해할 것이다. 또한, 메모리 허브(130)는 물리적으로 시스템 제어기(110) 이외의 전자 시스템의 구성요소들의 일부분으로서 포함될 수 있다. 예를 들어, 도 2에 도시된 컴퓨터 시스템(144)은 도 1의 컴퓨터 시스템(100)에서 사용되는 상기 구성요소들 대부분을 사용한다. 간결성 관점에서, 이와 같은 공통 구성요소들에는 동일한 참조 번호들이 병기되고 이들의 동작에 대해 중복 설명하지 않을 것이다. 컴퓨터 시스템(144)은 메모리 허브(130)가 시스템 제어기(110)에 포함되지 않았다는 점에서 도 1에 도시된 컴퓨터 시스템(100)과 상이하다. 대신, 시스템 제어기(110)는 이중 인-라인 메모리 모듈들("DIMM들")과 같은 다수의 메모리 모듈들(146)에 결합된다. 각각의 메모리 모듈들(146)은 메모리 허브(130) 및 다수의 메모리 장치들(148)을 포함하는데, 이는 SDRAM 또는 어떤 다른 유형의 메모리 장치일 수 있다. 메모리 허브(130)는 근본적으로 도 1과관련하여 상기한 바와 동일한 방식으로 동작하여, 메모리 모듈들(146)에 저장된 데이터를 캐쉬한다.
도 1 및 도 2가 시스템 제어기(110) 및 메모리 모듈들(146) 각각에 포함되는 메모리 허브(130)를 도시하지만, 메모리 허브(130)는 독립형 유닛일 수 있으며, 또는 컴퓨터 시스템 또는 메모리 장치들을 사용하는 다른 시스템의 다른 구성요소들에 포함될 수 있다는 것을 이해할 것이다.
도 3에 도시된 바와 같이 메모리 허브(130)의 일 실시예는 메모리 허브(130)가 프로세서(104) 및 세 개의 메모리 장치들(140a 내지 140c)에 결합되어 있는데, 상기 메모리 장치들은 도 3에 도시된 예에서 SDRAM 장치들이다. 메모리 허브(130)는 프로세서(104)와 메모리 허브(130) 사이의 접속부에 결합된 다른 장치들이 존재하지 않는 지점간 장치(point-to-point arrangement) 내의 프로세서(104)에 결합되어 도시된다. 이 유형의 상호접속부는 상대적으로 낮은 커패시턴스, 신호들을 반사시키는 상대적으로 적은 라인 불연속성들 및 상대적으로 짧은 신호 경로들을 포함한 여러 가지 이유들로 프로세서(104)와 메모리 허브(130) 사이에 보다 양호한 신호 결합을 제공한다. 그러나, 멀티-드롭 상호접속부가 대안적으로 사용되어, 다른 장치들(도시되지 않음)이 프로세서(104)와 메모리 허브(130) 사이의 상호접속부에 결합될 수 있다.
메모리 허브(130)는 종래 기술에 널리 공지된 바와 같이, 다수의 버스 및 신호 라인들을 통해 프로세서(104)에 결합되는 프로세서 인터페이스(150)를 포함한다. 단일 양방향 데이터 버스가 대안적으로 스위치(160) 내의 프로세서 인터페이스(150) 간의 두 방향들에서 데이터를 결합하도록 제공될 수 있지만, 프로세서 인터페이스(150)는 기록 데이터 버스(154) 및 판독 데이터 버스(156)를 포함하여 다수의 버스 및 신호 라인들을 통해 스위치(160)에 결합된다. 프로세서 인터페이스(150)는 또한, 요청 라인(164) 및 스누프 라인(snoop line; 168)을 통해 스위치(160)에 결합된다. 스누프 라인(168)을 통해 스위치(160)로부터 프로세서 인터페이스(150)에 결합되는 스누프 신호는 이하에 더욱 상세히 후술되는 바와 같이 캐쉬 무모순(cache consistency)을 유지하도록 사용된다. 요청 라인(164)을 통해 프로세서 인터페이스(150)로부터 스위치(160)에 결합되는 요청 신호는 요청에 대응하는 정보를 스위치(160)에 제공하여 스위치(160)를 통해 데이터를 전송한다. 그러나, 프로세서 인터페이스(150)는 도 3에 도시된 바와 다른 보다 많거나 적은 수의 버스들 및 신호 라인들 또는 버스들 및 신호 라인들로 스위치(160)에 결합될 수 있다는 것을 이해할 것이다.
스위치(160)는 또한 시스템 메모리 장치들(140a 내지 140c) 각각에 결합되는 3개의 메모리 인터페이스들(170a 내지 170c)에 결합된다. 각 시스템 메모리 장치(140a 내지 140c)에 분리되고 독립적인 메모리 인터페이스(170a 내지 170c)를 제공함으로써, 메모리 허브(130)는 전형적으로 단일 채널 메모리 아키텍쳐들로 인해 발생되는 버스 또는 메모리 뱅크 충돌들을 피한다. 스위치(160)는 기록 데이터 버스(174), 판독 데이터 버스(176) 및 요청 라인(178)을 포함한 다수의 버스 및 신호 라인들을 통해 각 메모리 인터페이스에 결합된다. 그러나, 단일 양방향 데이터 버스는 대안적으로, 분리된 기록 데이터 버스(174) 및 판독 데이터 버스(176) 대신에사용될 수 있다는 것을 이해할 것이다. 상세하게는, 각 메모리 인터페이스(170a 내지 170c)는 특히, 결합되는 시스템 메모리 장치들(140a 내지 140c)에 적응된다. 보다 상세하게는, 각 메모리 인터페이스(170a 내지 170c)는 특히, 결합되는 시스템 메모리 장치(140a 내지 140c)에 의해 각각 수신되고 발생된 특정 신호들을 제공하고 수신하도록 적응된다. 또한, 메모리 인터페이스들(170a 내지 170c)은 서로 다른 클럭 주파수들에서 동작하는 시스템 메모리 장치들(140a 내지 140c)로 동작할 수 있다. 따라서, 메모리 인터페이스들(170a 내지 170c)은 메모리 허브(130)와 상기 허브(130)에 결합되는 메모리 장치들(140a 내지 140c) 사이의 인터페이스에서 발생될 수 있는 변화들로부터 프로세서(104)가 분리되도록 하고, 메모리 장치들(140a 내지 140c)이 인터페이스할 수 있는 보다 제어된 환경을 제공한다.
프로세서 인터페이스(150)를 메모리 인터페이스들(170a 내지 170c)에 결합시키는 스위치(160)는 종래 또는 지금부터 개발되는 각종 스위치들 중 임의의 스위치일 수 있다. 예를 들어, 스위치(160)는 프로세서 인터페이스(150) 및 메모리 인터페이스들(170a 내지 170c)을 서로 동시에 결합할 수 있는 크로스-바 스위치일 수 있다. 스위치(160)는 또한, 크로스-바 스위치와 동일한 레벨의 접속율을 제공하지 못하지만, 그럼에도 불구하고, 프로세서 인터페이스(150)를 메모리 인터페이스들(170a 내지 170c) 각각에 결합시킬 수 있는 멀티플렉서들의 세트일 있다. 스위치(160)는 또한, 중재 논리(arbitration logic)(도시되지 않음)를 포함하여, 어느 메모리 액세스들이 다른 메모리 액세스들에 비해 높은 우선 순위를 수신하여야 하는 지를 결정한다. 이 기능을 수행하는 버스 중재는 당업자에게 널리 공지되어 있다.
도 3을 또한 참조하면, 각 메모리 인터페이스들(170a 내지 170c)은 각각의 메모리 제어기(180) 및 각각의 캐쉬 메모리 유닛(184)을 포함한다. 메모리 제어기(180)는 제어, 어드레스 및 데이터 신호들을 결합되는 시스템 메모리 장치(140a 내지 140c)에 제공하고 결합되는 시스템 메모리 장치(140a 내지 140c)로부터 데이터 신호들을 수신한다. 캐쉬 메모리 유닛(184)은 종래 기술에 널리 공지된 바와 같은 비교기, 데이터 메모리 및 태그 메모리를 포함하는 캐쉬 메모리의 통상적인 구성요소들을 포함한다. 캐쉬 메모리 유닛(184)에 사용되는 메모리 장치들은 DRAM 장치들, 정적 랜덤 액세스 메모리("SRAM") 장치들, 다른 유형들의 메모리 장치들 또는 이들 세 개의 모두의 조합 중 어느 하나 일 수 있다. 게다가, 이들 메모리 장치들 중 임의의 장치 또는 모든 장치뿐만 아니라 캐쉬 메모리 유닛(184)에 사용되는 다른 구성요소들은 임베드되거나 독립형 장치들일 수 있다.
각 메모리 인터페이스(170a 내지 170c) 내에서 캐쉬 메모리 유닛(184)을 사용하면, 데이터가 메모리 장치(140a 내지 140c)로부터 최근에 판독되거나 이에 기록되는 경우에 메모리 장치(140a 내지 140c)가 이와 같은 데이터를 제공하는데 대기함이 없이, 프로세서(104)로 하여금 각 시스템 메모리 장치(140a 내지 140c)로 향하는 판독 명령에 응답하여 데이터를 수신하도록 한다. 따라서, 캐쉬 메모리 유닛(184)은 시스템 메모리 장치들(140a 내지 140c)의 판독 지연을 감소시켜, 컴퓨터 시스템의 메모리 대역폭을 최대화한다. 유사하게, 프로세서(104)는 캐쉬 메모리 유닛(184)에 데이터를 저장하여 기록하고 나서, 동일한 메모리 인터페이스(170a 내지 170c) 내의 메모리 제어기(180)가 캐쉬 메모리 유닛(184)으로부터 결합되는 시스템메모리 장치(140a 내지 140c)에 기록 데이터를 전송하는 동안 다른 기능들을 수행한다.
메모리 허브(130)에 의해 제공되는 메모리 액세스 지연을 더욱 감소시키기 위하여, 각 메모리 인터페이스(170a 내지 170c)에는 프리페치 유닛(prefetch unit; 190)이 제공될 수 있다. 프리페치 유닛(190)은 종래의 알고리즘들을 사용하여 다음 메모리 판독 요청의 어드레스를 예측할 수 있다. 그 후, 동일한 메모리 인터페이스(170a 내지 170c) 내의 메모리 제어기(180)는, 프로세서(104)가 상이한 시스템 메모리 장치(140)에 액세스하거나 다른 기능들을 수행하는 동안, 배경(background) 내에서 메모리 액세스를 수행한다. 이 후, 프로세서(104)가 명령을 메모리 허브(130)에 제공하여 예측된 어드레스로부터 데이터가 판독될 때, 판독 데이터는 이미 캐쉬 메모리 유닛(180)에 제공되어 신속하게 프로세서(104)에 제공될 수 있다.
본 발명의 특정 실시예가 예시를 위하여 본원에 서술되었지만, 각종 변경들이 본 발명의 원리 및 영역을 벗어남이 없이 행해질 수 있다는 것을 상술된 바로 부터 알 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위의 규정된 바를 제외하면 제한되지 않는다.

Claims (39)

  1. 메모리 허브로서,
    메모리 액세스 장치와 인터페이스하도록 구성된 메모리 액세스 장치 인터페이스;
    각 메모리 장치들과 인터페이스하도록 구성된 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스 각각은 메모리 제어기 및 메모리 캐쉬를 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 메모리 액세스 장치 인터페이스를 결합하는 스위치를 포함하는, 메모리 허브.
  2. 제 1 항에 있어서, 상기 메모리 액세스 장치 인터페이스는 프로세서와 인터페이스하도록 구성된 프로세서 인터페이스를 포함하는, 메모리 허브.
  3. 제 1 항에 있어서, 상기 메모리 인터페이스들 각각은, 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 출력하도록 구성된 예측 유닛(prediction unit)을 더 포함하는, 메모리 허브.
  4. 제 3 항에 있어서, 상기 예측 유닛은 또한 상기 메모리 인터페이스로 하여금 메모리 판독 동작을 나타내는 상기 신호들에 응답하여 수신된 판독 데이터를 상기 캐쉬 메모리에 저장하도록 구성된, 메모리 허브.
  5. 제 1 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 메모리 허브.
  6. 제 1 항에 있어서, 상기 스위치는 크로스-바 스위치(cross-bar switch)를 포함하는, 메모리 허브.
  7. 제 1 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 메모리 허브.
  8. 제 1 항에 있어서, 상기 캐쉬 메모리는 동적 랜덤 액세스 메모리를 포함하는, 메모리 허브.
  9. 메모리 허브로서,
    메모리 액세스 장치와 인터페이스하도록 구성된 메모리 액세스 장치 인터페이스;
    각 메모리 장치들과 인터페이스하도록 구성된 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기와 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 출력하도록 구성된 예측 유닛을 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들에 상기 메모리 액세스 장치 인터페이스를 결합하는 스위치를 포함하는, 메모리 허브.
  10. 제 9 항에 있어서, 상기 메모리 액세스 장치 인터페이스는 프로세서 인터페이스를 포함하는, 메모리 허브.
  11. 제 9 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 메모리 허브.
  12. 제 9 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 메모리 허브.
  13. 제 9 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 메모리 허브.
  14. 컴퓨터 시스템에 있어서,
    계산 기능들을 수행하도록 동작가능한 프로세싱 유닛,
    상기 프로세싱 유닛에 결합되는 시스템 제어기,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 입력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 출력 장치,
    상기 시스템을 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 데이터 저장 장치,
    다수의 메모리 장치들, 및
    메모리 허브를 포함하며,
    상기 메모리 허브는:
    상기 프로세서에 결합된 프로세서 인터페이스;
    상기 메모리 장치들의 각 장치에 결합되는 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기 및 메모리 캐쉬를 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 프로세서 인터페이스를 결합하는 스위치를 포함하는, 컴퓨터 시스템.
  15. 제 14 항에 있어서, 상기 메모리 허브는 물리적으로 상기 시스템 제어기 내에 포함되는, 컴퓨터 시스템.
  16. 제 14 항에 있어서, 상기 다수의 메모리 장치들은 물리적으로 메모리 모듈 내에 패키징되고, 상기 메모리 허브는 물리적으로 상기 메모리 모듈 내에 포함되는, 컴퓨터 시스템.
  17. 제 14 항에 있어서, 상기 메모리 인터페이스들 각각은, 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 출력 신호들을 상기 메모리 인터페이스가 결합되는 상기 메모리 장치에 인가하도록 구성된 예측 유닛을 더 포함하는, 컴퓨터 시스템.
  18. 제 15 항에 있어서, 상기 예측 유닛은 또한 상기 메모리 인터페이스로 하여금 메모리 판독 동작을 나타내는 상기 신호들에 응답하여 상기 각 메모리 장치로부터 수신된 판독 데이터를 상기 캐쉬 메모리에 저장하도록 구성되는, 컴퓨터 시스템.
  19. 제 14 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 컴퓨터 시스템.
  20. 제 14 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 컴퓨터 시스템.
  21. 제 14 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 컴퓨터 시스템.
  22. 제 14 항에 있어서, 상기 캐쉬 메모리는 동적 랜덤 액세스 메모리를 포함하는, 컴퓨터 시스템.
  23. 제 14 항에 있어서, 상기 메모리 장치들 각각은 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  24. 제 21 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치 각각은 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  25. 컴퓨터 시스템에 있어서,
    계산 기능들을 수행하도록 동작가능한 프로세싱 유닛,
    상기 프로세싱 유닛에 결합되는 시스템 제어기,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 입력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 출력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 데이터 저장 장치들,
    다수의 메모리 장치들, 및
    메모리 허브를 포함하며,
    상기 메모리 허브는:
    상기 프로세서에 결합된 프로세서 인터페이스;
    상기 메모리 장치들의 각 장치에 결합되는 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기 및 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 상기 메모리 인터페이스가 결합되는 상기 메모리 장치에 출력하도록 하는 예측 유닛을 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 프로세서 인터페이스를 결합하는 스위치를 포함하는, 컴퓨터 시스템.
  26. 제 25 항에 있어서, 상기 메모리 허브는 물리적으로 상기 시스템 제어기 내에 포함되는, 컴퓨터 시스템.
  27. 제 25 항에 있어서, 상기 다수의 메모리 장치들은 물리적으로 메모리 모듈 내에서 패키징되고, 상기 메모리 허브는 물리적으로 상기 메모리 모듈 내에 포함되는, 컴퓨터 시스템.
  28. 제 25 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 컴퓨터 시스템.
  29. 제 25 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 컴퓨터 시스템.
  30. 제 25 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 컴퓨터 시스템.
  31. 제 25 항에 있어서, 상기 메모리 장치들 각각은 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  32. 다수의 메모리 장치들을 액세스하는 방법에 있어서,
    메모리 허브에 결합되는 다수의 메모리 장치들 중 제 1 메모리 장치에 메모리 액세스 요청을 지향(direct)시키는 단계;
    상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 메모리 허브에 위치된 캐쉬 메모리에 저장하는 단계;
    이후에 상기 제 1 메모리 장치에 메모리 판독 요청을 지향시키는 단계;
    상기 메모리 판독 요청에 응답하여, 상기 메모리 판독 요청에 대응하는 상기 데이터가 상기 메모리 허브 내에 위치되는 상기 캐쉬 메모리에 저장되는지를 검출하는 단계;
    상기 메모리 판독 요청에 대응하는 데이터가 상기 메모리 허브내에 위치되는 상기 캐쉬 메모리에 저장된 것으로 결정되면, 상기 캐쉬 메모리로부터의 상기 판독 데이터를 제공하는 단계; 및
    상기 메모리 판독 요청에 대응하는 데이터가 상기 메모리 허브내에 위치된 상기 캐쉬 메모리에 저장되지 않은 것으로 결정되면, 상기 제 1 메모리 장치로부터의 상기 판독 데이터를 제공하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  33. 제 32 항에 있어서,
    상기 제 1 메모리 장치에 대한 이전 메모리 액세스로부터의 어드레스를 토대로 상기 제 1 메모리 장치로부터 데이터가 판독될 어드레스를 예측하는 단계;
    예측된 어드레스로부터의 판독 데이터를 상기 제 1 메모리 장치에 제공하는 단계; 및,
    상기 예측된 어드레스로부터의 상기 판독 데이터를 상기 메모리 허브내의 상기 캐쉬 메모리에 저장하는 단계를 더 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  34. 제 32 항에 있어서, 상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 메모리 허브내 상기 캐쉬 메모리에 저장하는 단계는, 상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 제 1 메모리 장치에 전용되는 캐쉬 메모리에 저장하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  35. 제 32 항에 있어서, 상기 예측의 기초가 되는 상기 메모리 액세스 요청은 판독 메모리 액세스를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  36. 제 32 항에 있어서, 상기 예측의 기초가 되는 상기 메모리 액세스 요청은 기록 메모리 액세스를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  37. 다수의 메모리 장치들을 액세스하는 방법에 있어서,
    메모리 허브에 결합되는 다수의 메모리 장치들 내의 각 어드레스들에 메모리 액세스 요청들을 지향시키는 단계;
    상기 메모리 허브 내에서, 상기 메모리 액세스 요청들이 지향된 어드레스들을 토대로 상기 제 1 메모리 장치로부터 데이터가 판독될 적어도 하나의 어드레스를 예측하는 단계; 및
    상기 예측된 어드레스들로 지향되는 메모리 판독 요청들을 수신하기에 앞서, 상기 메모리 장치들내의 상기 예측된 어드레스들로부터의 각각의 판독 데이터를 제공하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  38. 제 37 항에 있어서, 상기 예측들의 기초가 되는 상기 메모리 액세스 요청들은 판독 메모리 요청들을 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  39. 제 37 항에 있어서, 상기 예측들의 기초가 되는 상기 메모리 액세스 요청들은 기록 메모리 요청들을 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
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