KR102522154B1 - 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법 - Google Patents

반도체 메모리 장치의 컨트롤러 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 디버그 처리를 위한 데이터를 저장하는 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법에 관한 것이다. 본 기술에 따른 반도체 메모리 장치를 제어하는 컨트롤러는, 복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들과 이벤트가 발생한 경우의 이벤트 신호들의 상태를 나타내는 이벤트 기대값을 비교하여 상기 이벤트의 발생을 감지하는 이벤트 발생 감지부, 상기 이벤트 발생 감지부가 출력한 인에이블 신호에 응답하여, 이벤트 데이터 라인들로부터 입력되는 이벤트 데이터를 기초로 이벤트 정보를 생성하는 이벤트 정보 생성부 및 상기 이벤트 정보를 상기 반도체 메모리 장치에 저장하기 위한 커맨드를 생성하는 커맨드 생성부를 포함한다.

Description

반도체 메모리 장치의 컨트롤러 및 이의 동작 방법{CONTROLLER OF SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법에 관한 것이다.
메모리 시스템(MEMORY SYSTEM)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 메모리 장치와 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들은 메모리 시스템의 호스트(host)로 동작하고, 컨트롤러는 호스트와 반도체 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 디버그 처리를 위한 데이터를 저장하는 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치를 제어하는 컨트롤러는, 복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들과 이벤트가 발생한 경우의 이벤트 신호들의 상태를 나타내는 이벤트 기대 값을 비교하여 상기 이벤트의 발생을 감지하는 이벤트 발생 감지부, 상기 이벤트 발생 감지부가 출력한 인에이블 신호에 응답하여, 이벤트 데이터 라인들로부터 입력되는 이벤트 데이터를 기초로 이벤트 정보를 생성하는 이벤트 정보 생성부 및 상기 이벤트 정보를 상기 반도체 메모리 장치에 저장하기 위한 커맨드를 생성하는 커맨드 생성부를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들과 이벤트가 발생한 경우의 이벤트 신호들의 상태를 나타내는 이벤트 기대값을 비교하여 상기 이벤트의 발생을 감지하는 단계, 상기 이벤트 신호가 발생한 시점을 기준으로 기 설정된 시간 이전부터 이벤트 발생 시점까지의 이벤트 데이터 및 상기 이벤트 발생 시점부터 기 설정된 시간이 도과한 때까지의 이벤트 데이터를 포함하는 이벤트 정보를 생성하는 단계 및 상기 이벤트 정보를 상기 반도체 메모리 장치에 저장하기 위한 커맨드를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 디버그 처리를 위한 데이터를 저장하는 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 컨트롤러의 구성을 나타낸 블록도이다.
도 2는 도 1의 디버그 처리부의 구성을 나타낸 블록도이다.
도 3은 도 2의 이벤트 발생 감지부의 구성을 나타낸 블록도이다.
도 4는 도 2의 이벤트 정보 생성부의 구성을 나타낸 블록도이다.
도 5는 도 2의 이벤트 발생 시그널 테이블의 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 8은 도 1의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 컨트롤러의 구성을 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템은 반도체 메모리 장치(50) 및 컨트롤러(1000)를 포함한다.
반도체 메모리 장치(50)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
반도체 메모리 장치(50)는 컨트롤러(1000)로부터 채널(CH)을 통해 커맨드, 어드레스 및 데이터를 수신하고, 반도체 메모리 장치(50)에 포함된 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 반도체 메모리 장치(50)는 어드레스에 의해 선택된 영역에 수신된 커맨드에 해당하는 동작을 수행할 수 있다. 구체적으로, 반도체 메모리 장치(50)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(50)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(50)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(50)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(1000)는 프로세서(1100), 버퍼 메모리(1200), 호스트 인터페이스(I/F)(1300), 메모리 제어기(1400), 디버그 처리부(1500) 및 내부 버스(1600)를 포함할 수 있다.
프로세서(1100)는 컨트롤러(1000)의 제반 동작을 제어한다. 프로세서(1100)는 반도체 메모리 장치(50)를 제어하기 위한 펌웨어(firmware, FW)를 구동한다. 예를 들면, 프로세서(1100)는 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성된다. 프로세서(1100)는 호스트(미도시)로부터 호스트 인터페이스(1300)를 통해 요청(request)을 수신하면 해당 요청에 대응하는 물리 블록 어드레스(Physical Block Address)를 생성할 수 있다. 프로세서(1100)는 요청에 포함된 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스로 변환할 것이다.
호스트로부터의 요청이 프로그램 요청일 때, 호스트로부터 프로그램 데이터가 추가적으로 더 수신될 수 있다. 프로세서(1100)는 물리 블록 어드레스, 프로그램 데이터, 그리고 프로그램 요청에 대응하는 프로그램 커맨드를 버퍼 메모리(1200)에 저장할 수 있다. 버퍼 메모리(1200)에 저장된 프로그램 커맨드, 물리 블록 어드레스 및 프로그램 데이터는 메모리 제어기(1400)에 의해 반도체 메모리 장치(50)에 전송될 수 있다.
호스트로부터의 요청이 읽기 요청일 때, 프로세서(1100)는 물리 블록 어드레스, 그리고 읽기 요청에 대응하는 리드 커맨드를 버퍼 메모리(1200)에 저장할 수 있다. 버퍼 메모리(1200)에 저장된 리드 커맨드 및 물리 블록 어드레스는 메모리 제어기(1400)에 의해 반도체 메모리 장치(50)에 전송될 수 있다.
호스트로부터의 요청이 소거 요청일 때, 프로세서(1100)는 물리 블록 어드레스, 그리고 소거 요청에 대응하는 소거 커맨드를 버퍼 메모리(1200)에 저장할 수 있다. 버퍼 메모리(1200)에 저장된 소거 커맨드 및 물리 블록 어드레스는 메모리 제어기(1400)에 의해 반도체 메모리 장치(50)에 전송될 수 있다.
호스트로부터의 요청이 프로그램 요청일 때, 호스트로부터 프로그램 데이터가 추가적으로 더 수신될 것이다. 프로세서(1100)는 물리 블록 어드레스, 프로그램 데이터, 그리고 프로그램 요청에 대응하는 프로그램 커맨드를 버퍼 메모리(1200)에 저장할 것이다. 버퍼 메모리(1200)에 저장된 프로그램 커맨드, 물리 블록 어드레스 및 프로그램 데이터는 메모리 제어기(1400)에 의해 반도체 메모리 장치에 전송될 것이다. 반도체 메모리 장치는 물리 블록 어드레스에 의해 특정될 수 있다.
프로세서(1100)는 반도체 메모리 장치(50)에 전송하는 커맨드들을 포함하는 커맨드 큐(queue)를 관리한다. 커맨드 큐는 선입 선출(First In First Out) 방식에 따라 관리될 수 있다. 프로세서(1100)는 호스트의 요청에 따라 커맨드를 생성하고, 이를 커맨드 큐에 입력한다. 커맨드 큐에 입력된 커맨드들은 순차적으로 또는 랜덤하게 수행될 수 있다.
실시 예로서, 프로세서(1100)는 호스트로부터의 요청 없이, 자체적으로 프로그램 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 생성하고, 그것을 반도체 메모리 장치(50)에 전송할 수 있다. 예를 들면, 프로세서(1100)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 기입 커맨드, 물리 블록 어드레스 및 프로그램 데이터를 생성하고, 기입을 커맨드할 수 있다.
본 발명의 실시 예에서, 프로세서(1100)는 디버그 처리부(1500)의 요청에 따라 이벤트 정보를 저장할 물리 블록 어드레스를 할당할 수 있다. 예를 들면, 프로세서(1100)는 이벤트 데이터가 저장될 물리 블록 어드레스를 생성하고, 생성된 어드레스를 디버그 처리부(1500)에 제공할 수 있다.
버퍼 메모리(1200)는 프로세서(1100)의 동작 메모리로 이용될 수 있으며, 반도체 메모리 장치(50) 및 호스트(Host) 사이의 버퍼 메모리로 이용될 수 있다. 실시 예에서, 버퍼 메모리(1200)는 반도체 메모리 장치(50) 및 호스트(Host) 사이의 캐시 메모리로 이용될 수 있다. 또는, 버퍼 메모리(1200)는 반도체 메모리 장치(50)로부터 입력된 데이터를 임시로 저장하는 버퍼로 사용될 수도 있다. 예시적으로, 버퍼 메모리(1200)는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 노어 플래시 메모리 등과 같이, 랜덤 액세스가 가능한 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
버퍼 메모리(1200)는 프로그램 페일(fail)이 발생하면, 페일 제어기(1500)의 요청에 따라 회수 데이터를 저장하기 위한 회수 어드레스를 할당한다. 실시 예에서, 버퍼 메모리(1200)의 일부 영역은 회수 데이터의 저장을 위한 회수 어드레스로 미리 할당 되어 있을 수 있다. 버퍼 메모리(1200)는 페일 제어기(1500)가 회수한 회수 데이터를 할당한 회수 어드레스에 저장할 수 있다.
호스트 인터페이스(1300)는 호스트 및 컨트롤러(1000) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1000)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer system interface) 프로토콜, ESDI(enhanced disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
메모리 제어기(1400)는 반도체 메모리 장치(50)와 통신하기 위한 인터페이스를 제공하기 위한 프로토콜을 포함한다. 예를 들면, 메모리 인터페이스(250)는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 제어기(1400)는 반도체 메모리 장치(50)에 전송되는 데이터와 반도체 메모리 장치(50)로부터 수신되는 데이터를 처리하는 경로를 제공한다. 예를 들면, 메모리 제어기(1400)는 읽기 데이터 경로(read data path)와 쓰기 데이터 경로(write data path)를 제공한다. 읽기 데이터 경로(read data path)는 반도체 메모리 장치(50)로부터 읽어진 데이터를 수신하고, 오류 정정 코드(ECC)의 디코딩을 거친 뒤, 버퍼 메모리에 저장하는 경로를 제공한다. 쓰기 데이터 경로(write data path)는 컨트롤러(1000)가 반도체 메모리 장치(50)에 데이터를 저장하기 위해 오류 정정 코드(ECC)의 인코딩을 거친 뒤, 채널(CH)을 통해 반도체 메모리 장치(50)에 데이터를 전송하는 경로를 제공한다.
실시 예에서, 도면에 나타나있지 않지만, 메모리 제어기는 하나의 공통 채널을 통해 연결되는 복수의 반도체 메모리 장치들을 포함할 수 있다.
디버그 처리부(1500)는 컨트롤러(1000)의 내부 신호 라인들 또는 외부 신호 라인들을 모니터링하고, 임의의 이벤트가 발생하면, 이벤트가 발생한 시점 전과 후의 이벤트 정보를 생성한다. 이벤트 정보는 이벤트가 발생한 시점을 기준으로 기 설정된 시간 이전부터의 내부 신호 라인들 또는 외부 신호 라인들의 상태와 기 설정된 시간이 도과할 때까지의 내부 신호 라인들 또는 외부 신호 라인들의 상태에 관한 정보를 포함할 수 있다.
디버그 처리부(1500)는 생성된 이벤트 정보를 저장할 물리 블록 어드레스를 프로세서(1100)에 요청하고, 할당된 물리 블록 어드레스를 수신할 수 있다. 디버그 처리부(1500)는 생성된 이벤트 정보를 할당 받은 물리 블록 어드레스에 저장할 프로그램 커맨드를 생성할 수 있다. 디버그 처리부(1500)는 생성된 프로그램 커맨드, 물리 블록 어드레스 및 이벤트 정보를 반도체 메모리 장치(50)에 제공할 수 있다.
내부 버스(1600)는 컨트롤러(1000)의 구성요소들 사이에 채널을 제공하도록 구성된다. 예시적으로, 내부 버스(1600)는 커맨드 및 데이터를 전송하기 위한 공통 채널일 수 있다. 다양한 실시 예에서, 내부 버스(1600)는 커맨드 및 데이터를 각각 전송하기 위한 커맨드 채널 및 데이터 채널을 포함할 수 있다.
도 2는 도 1의 디버그 처리부의 구성을 나타낸 블록도이다.
도 2를 참조하면, 디버그 처리부(1500)는 이벤트 발생 감지부(1510), 이벤트 정보 생성부(1530) 및 커맨드 생성부(1550)을 포함할 수 있다.
이벤트 발생 감지부(1510)는 복수의 이벤트 신호 라인들(Event Signal Lines)과 연결된다. 이벤트 발생 감지부(1510)는 복수의 이벤트 신호 라인들의 신호를 모니터링 한다. 복수의 이벤트 신호 라인들은 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들과 연결될 수 있다. 이벤트 발생 감지부(1510)는 복수의 이벤트 신호 라인들의 신호에 따라 이벤트의 발생을 감지 할 수 있다. 예를 들면, 이벤트 발생 감지부(1510) 이벤트가 발생하는 경우의 이벤트 신호 값들을 저장한 이벤트 발생 시그널 테이블과 복수의 이벤트 신호 라인들의 입력을 비교하여, 이벤트의 발생을 감지 할 수 있다. 이벤트 발생 감지부(1510)는 이벤트가 발생하면, 이벤트 정보 생성부(1530)로 인에이블 신호(EN)를 전송할 수 있다. 이벤트 발생 감지부(1510)의 구성과 동작에 대해서는 도 3을 참조하여 보다 상세하게 설명한다.
이벤트 정보 생성부(1530)는 이벤트 데이터 라인들(Event Data Lines)과 연결된다. 이벤트 데이터 라인들은 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들과 연결될 수 있다. 이벤트 정보 생성부(1530)는 이벤트 데이터 라인들을 통해 이벤트 데이터들을 수신할 수 있다. 이벤트 데이터들은 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들의 상태를 나타낼 수 있다. 이벤트 정보 생성부(1530)는 수신된 이벤트 데이터들을 저장할 수 있다. 이벤트 정보 생성부(1530)는 수신된 이벤트 데이터들을 기초로 이벤트 정보를 생성할 수 있다. 이벤트 정보 생성부(1530)는 기 설정된 시간 이전(t-n)부터 이벤트 발생 시점(t)까지의 이벤트 데이터 들과, 이벤트가 발생한 시점(t)부터 기 설정된 시간이 도과한 때(t+n)까지의 이벤트 데이터들을 포함하는 이벤트 정보를 생성할 수 있다. 예를 들면, 이벤트 정보 생성부(1530)는 이벤트 발생 감지부(1510)로부터 이벤트가 발생하였다는 인에이블 신호(EN)를 수신할 수 있다. 이벤트 정보 생성부(1530)는 인에이블 신호(EN)에 응답하여, 기 설정된 시간 이전(t-n)부터 이벤트 발생 시점(t)까지의 데이터와 이벤트 발생 시점(t)부터 기 설정된 시간이 도과한 때(t+n)까지의 이벤트 데이터들을 저장할 수 있다. 이벤트 정보 생성부(1530)의 구성과 동작에 대해서는 도 4를 참조하여 보다 상세하게 설명한다.
커맨드 생성부(1550)는 이벤트 정보를 반도체 메모리 장치에 저장하기 위한 프로그램 커맨드를 생성할 수 있다. 실시 예에서, 커맨드 생성부(1550)는 발생한 이벤트와 저장된 이벤트 정보를 기초로 읽기 또는 소거 동작을 수행하기 위한 리드 커맨드 또는 소거 커맨드를 생성할 수 있다. 커맨드 생성부(1550)는 발생한 이벤트와 저장된 이벤트 정보를 기초로 발생한 이벤트를 처리할 커맨드를 생성하기 위해 복수의 커맨드들을 저장하는 커맨드 저장부(1551)를 더 포함할 수 있다.
커맨드 생성부(1550)는 이벤트 정보 생성부(1530)가 이벤트 정보를 생성하면, 생성된 이벤트 정보를 프로그램 하기 위해 컨트롤러와 반도체 메모리 장치가 동작 가능한 상태인지 여부를 판단할 수 있다. 커맨드 생성부(1550)는 컨트롤러가 동작 가능한 상태가 아닌 경우, 컨트롤러의 동작에 필요한 부분들을 선택적으로 리셋하기 위한 부분 리셋 동작을 수행할 수 있다. 예를 들어, 커맨드 생성부(1550)는 부분 리셋 동작이 필요한 부분들에 연결된 신호 라인들로 리셋 신호를 전송할 수 있다.
커맨드 생성부(1550)는 커맨드 저장부(1551)에 저장된 복수의 커맨드들 중 발생한 이벤트와 저장된 이벤트 정보를 기초로 발생한 이벤트를 처리할 커맨드를 선택한다. 커맨드 생성부(1550)는 프로세서에 이벤트 정보를 저장할 물리 블록 어드레스를 요청할 수 있다. 커맨드 생성부(1550)는 생성된 커맨드, 물리 블록 어드레스 및 이벤트 정보를 반도체 메모리 장치로 전송할 수 있다.
도 3은 도 2의 이벤트 발생 감지부의 구성을 나타낸 블록도이다.
도 3을 참조하면, 이벤트 발생 감지부(1510)는 이벤트 신호 입력부(1501), 인에이블 신호 발생부(1503) 및 이벤트 발생 시그널 테이블(1505)를 포함할 수 있다.
이벤트 신호 입력부(1501)는 복수의 이벤트 신호 라인들(SL0~SLk)과 연결된다. 이벤트 신호 입력부(1501)는 복수의 이벤트 신호 라인들(SL0~SLk)을 통해 입력된 이벤트 신호들을 선택적으로 출력하는 복수의 멀티플렉서들(MUX1~MUXx)을 포함하고, 각 멀티 플렉서들은 이들의 하위 멀티플렉서들(MUX1_1~MUX1_3, MUXx_1~MUXx_3)을 더 포함할 수 있다.
인에이블 신호 발생부(1503)는 수신된 이벤트 신호들과 이벤트 발생 시그널 테이블(1505)을 기초로 이벤트 발생 여부를 감지할 수 있다. 인에이블 신호 발생부(1503)는 이벤트가 발생하면, 이벤트 정보를 생성하기 위한 인에이블 신호를 생성할 수 있다.
인에이블 신호 발생부(1503)는 컨트롤러가 반도체 메모리 장치에 데이터를 저장하는 프로그램 동작을 수행하는 동안 발생할 수 있는 프로그램 타임 아웃(Time-Out) 이벤트를 감지 할 수 있다. 구체적으로, 인에이블 신호 발생부(1503)는 설정된 시간마다 주기적으로 입력되는 감시 신호가 타임 아웃 시간 동안 지속적으로 입력되는지 여부와, 반도체 메모리 장치로 입력되는 데이터를 카운트 하는 데이터 길이 카운터(data length counter)의 값이 '0'에 도달하였는지 여부를 가지고 프로그램 타임 아웃 이벤트를 감지 할 수 있다.
여기서 타임 아웃 시간은 반도체 메모리 장치로 데이터가 입력되는 시간(data transfer time)일 수 있다. 예를 들어, 설정된 시간이 1 us인 경우, 1us마다 감시 신호가 입력 된다. 입력되는 감시 신호가 타임 아웃 시간 동안 존재하지 않으면, 타임 아웃 상태로 인식 할 수 있다.
반도체 메모리 장치로 입력되는 데이터는 데이터 길이 카운터(data length counter) 값이 '0'에 도달 할 때까지 입력된다. 따라서, 이벤트 신호 라인들 중, 데이터 길이 카운터에 연결된 이벤트 신호 라인의 신호에 따라 데이터 길이 카운터가 0이 아닌 경우를 감지 할 수 있다.
인에이블 신호 발생부(1503)는 이벤트 신호들을 수신하여, 타임 아웃 상태에 해당하고, 데이터 길이 카운터가 0이 아니면, 프로그램 타임 아웃 이벤트가 발생한 것으로 감지할 수 있다.
이벤트 발생 시그널 테이블(1505)은 이벤트 신호들의 종류와 그 상태에 따른 컨트롤러 또는 반도체 메모리 장치의 동작상태를 테이블의 형태로 저장한 것이다. 예를 들면, 이벤트 발생 시그널 테이블(1505)는 이벤트가 발생하는 경우에 이벤트 신호들의 상태를 나타내는 이벤트 신호 기대값을 포함한다. 인에이블 신호 발생부(1503)는 이벤트 신호들의 상태와 이벤트 신호 기대값을 비교하여 이벤트의 발생을 감지 할 수 있다. 실시 예에서, 이벤트 발생 시그널 테이블(1505)의 내용은 설정을 통해 변경 또는 갱신될 수 있다.
도 4는 도 2의 이벤트 정보 생성부의 구성을 나타낸 블록도이다.
도 4를 참조하면, 이벤트 정보 생성부(1530)는 카운터(1531), 저장 신호 생성부(1535) 및 이벤트 데이터 저장부(1537)를 포함할 수 있다.
이벤트 정보 생성부(1530)는 이벤트 발생 감지부(1510)로부터 인에이블 신호를 수신하고, 인에이블 신호에 응답하여 이벤트 정보를 생성할 수 있다. 이벤트 정보는 이벤트 데이터 라인들(Event Data Lines)을 통해 입력되는 이벤트 데이터들을 기초로 생성될 수 있다. 이벤트 정보는 이벤트가 발생한 이벤트 발생 시점(t)을 기준으로 이벤트 발생 시점 전 후의 이벤트 데이터들을 포함할 수 있다. 예를 들어, 이벤트 정보는 기 설정된 시간 이전(t-n)부터 이벤트 발생 시점(t)까지의 이벤트 데이터 들과, 이벤트가 발생한 시점(t)부터 기 설정된 시간이 도과한 때(t+n)까지의 이벤트 데이터들을 포함할 수 있다. 실시 예에서, 기 설정된 시간(n)은 카운터(1531)이 동작하는 카운터 동작 시간일 수 있다.
카운터(1531)는 이벤트 발생 감지부로부터 인에이블 신호를 수신할 수 있다. 카운터(1531)는 인에이블 신호에 응답하여, 카운터의 동작을 시작할 수 있다. 카운터(1531)는 카운터 동작 시간(n)이 만료되면(expire) 동작을 종료할 수 있다. 예를 들면, 카운터(1531)는 인에이블 신호가 입력되면 카운터 동작 시간(n) 동안 카운팅 동작을 수행할 수 있다. 카운터(1531)는 인에이블 신호가 입력되면 동작 시작 신호를 저장 신호 생성부(1535) 또는 이벤트 데이터 저장부(1537) 중 어느 하나에 전송할 수 있다. 카운터(1531)는 카운터 동작 시간(n)동안 카운팅 동작을 시작하여 카운터(1531) 값이 “0”이 되면 카운팅 동작이 종료한다. 카운터(1531)는 카운터(1531) 값이 “0”이 되면, 카운터(1531)는 동작 완료 신호를 저장 신호 생성부(1535) 또는 이벤트 데이터 저장부(1537) 중 어느 하나에 전송할 수 있다. 다양한 실시 예에서, 카운터의 동작 시간(n)은 카운터(1531)에 포함된 레지스터의 값을 변경함으로써 수정될 수 있다.
저장 신호 생성부(1535)는 복수의 이벤트 데이터 라인들에 연결된다. 저장 신호 생성부(1535)는 카운터(1531)로부터 동작 시작 신호를 수신하면, 저장 신호를 생성하고, 생성된 저장신호에 따라 이벤트 데이터 라인들을 통해 입력되는 이벤트 데이터를 이벤트 데이터 저장부(1537)에 저장한다. 저장 신호 생성부(1535)는 카운터(1531)로부터 동작 완료 신호를 수신하면, 저장 신호의 생성을 중단할 수 있다.
이벤트 데이터 라인들은 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들과 연결될 수 있다. 이벤트 데이터 라인들을 통해 이벤트 데이터들이 수신될 수 있다. 이벤트 데이터들은 컨트롤러가 동작하는 내부 신호 라인들 또는 외부 신호 라인들의 상태를 나타낼 수 있다.
이벤트 데이터 저장부(1537)는 임의의 크기를 갖는 저장공간일 수 있다. 실시 예에서, 이벤트 데이터 저장부(1537)는 카운터(1531)의 카운터 동작 시간(n)의 2배(2n)만큼의 시간 동안의 이벤트 데이터들을 저장할 수 있는 크기를 가질 수 있다. 실시 예에서, 이벤트 데이터 저장부(1537)는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치를 포함할 수 있다. 실시 예에서, 이벤트 데이터 저장부(1537)는 SRAM(Static RAM) 또는 레지스터(register)로 구현될 수 있다.
실시 예에서, 이벤트 데이터 저장부(1537)는 선입 선출(First In First Out) 방식에 따라 이벤트 데이터들을 저장할 수 있다. 예를 들면, 이벤트 데이터 저장부(1537)는 FIFO방식의 레지스터로 구성될 수 있다. 이벤트 데이터 저장부(1537)는 카운터 동작 시간(n)의 2배(2n) 만큼의 시간 동안의 이벤트 데이터를 저장할 수 있는 깊이(depth)를 가질 수 있다. 카운터 동작 시간(n) 동안 저장되는 이벤트 데이터가 128Kbyte 인 경우, 이벤트 데이터 저장부(1537)는 256Kbyte의 크기를 가질 수 있다. 다만, 이는 설명의 편의를 위해 예시를 든 것으로, 이벤트 데이터 저장부(1537)의 크기는 도 4를 참조하는 설명에 의해 제한되지 않는다. FIFO방식으로 데이터가 저장되므로, 이벤트 데이터 저장부(1537)에는 항상 카운터 동작 시간(n)의 2배(2n) 만큼의 시간 동안의 이벤트 데이터가 시간 순서에 따라 저장될 수 있다.
이벤트 데이터 저장부(1537)는 카운터(1531)로부터 동작 시작 신호를 수신한 때부터, 카운터 동작 시간(n)이 만료됨으로 인해 동작 종료 신호를 수신할 때까지 이벤트 데이터를 저장할 수 있다. 따라서, 이벤트 데이터 저장부(1537)에는 이벤트 발생 시점(t)으로부터 카운터 동작 시간(n)만큼의 이전 시점(t-n)부터 카운터(1531)의 동작이 종료한 시점(t+n)까지의 이벤트 데이터들이 저장될 수 있다. 즉, 이벤트 발생 시점을 t라고 하고, 카운터(1531)의 동작 시간이 n이라고 하면 t-n 시점부터 t+n까지의 이벤트 데이터들이 이벤트 데이터 저장부(1537)에 저장될 수 있다. 이벤트 데이터 저장부(1537)는 카운터(1531)로부터 동작 종료 신호를 수신하면, 이벤트 데이터의 저장을 중단하고, 이벤트 데이터 저장부(1537)에 저장된 데이터를 기초로 이벤트 정보를 생성할 수 있다. 이벤트 데이터 저장부(1537)는 생성된 이벤트 정보를 커맨드 생성부(1550)로 전송할 수 있다.
실시 예에서, 저장 신호 생성부(1535)는 신규 커맨드 감지부(1532) 및 제1 내지 제m 데이터 신호 감지부(1532_1~1532_m)를 더 포함할 수 있다.
이벤트 데이터 라인들을 통해 입력되는 데이터들은 내부 클럭신호를 기준으로 매 시간마다 이벤트 데이터 저장부(1537)에 FIFO방식으로 저장될 수 있다. 따라서, 매 시간마다 이벤트 데이터 라인들을 통해 입력되는 모든 이벤트 데이터들을 이벤트 데이터 저장부(1537)에 저장하면, 저장할 필요가 없는 데이터들이 중복되어 저장될 수 있고, 또한 이벤트 데이터 저장부(1537)의 저장 용량에 따라 저장될 수 있는 데이터의 양에 한계가 있을 수 있다.
신규 커맨드 감지부(1532)는 이벤트 데이터 라인들을 통해 새로운 커맨드가 입력되는 것을 감지할 수 있다. 저장 신호 생성부(1535)는 신규 커맨드 감지부(1532)가 새로운 커맨드의 입력을 감지하면, 저장 신호를 생성하고, 생성된 저장신호에 응답하여 이벤트 데이터를 이벤트 데이터 저장부(1537)에 저장할 수 있다.
제1 내지 제m 데이터 신호 감지부(11532_1~1532_m)들은 이벤트 데이터 라인들을 통해 입력되는 이벤트 데이터가 변경되는 것을 감지할 수 있다. 저장 신호 생성부(1535)는 제1 내지 제m 데이터 신호 감지부(11532_1~1532_m)들이 이벤트 데이터가 변경된 것을 감지하면, 저장 신호를 생성하고, 생성된 저장신호에 응답하여 이벤트 데이터를 이벤트 데이터 저장부(1537)에 저장할 수 있다. 본 실시 예에 따르면, 내부 클럭신호에 따라 매 시간마다 데이터를 저장하는 것이 아닌, 이벤트 데이터 라인들을 통해 신규 커맨드가 입력되거나, 입력되는 이벤트 데이터들의 값이 변경될 때만 이벤트 데이터를 이벤트 데이터 저장부(1537)에 저장할 수 있다.
도 3을 참조한 설명에서, 이벤트 발생 감지부가 프로그램 타임 아웃 이벤트를 감지하면, 이벤트 정보 생성부(1530)는 전술한 카운터(1531), 저장 신호 생성부(1535) 및 이벤트 데이터 저장부(1537)의 동작에 따라 이벤트 정보를 생성할 수 있다. 프로그램 타임 아웃 이벤트가 감지함에 따라 생성되는 이벤트 정보에는 입력된 커맨드의 종류, 데이터 버퍼의 어드레스, 총 전송해야 하는 데이터의 길이, 현재의 데이터 길이 또는 타임 아웃 상태를 나타내는 플래그 중 적어도 하나 이상의 정보가 포함될 수 있다.
도 5는 도 2의 이벤트 발생 시그널 테이블의 예를 설명하기 위한 도면이다.
이벤트 발생 시그널 테이블은 이벤트 신호들의 종류와 그 상태에 따른 컨트롤러 또는 반도체 메모리 장치의 동작상태를 테이블의 형태로 저장한 것이다. 예를 들면, 이벤트 발생 시그널 테이블는 이벤트가 발생하는 경우에 이벤트 신호들의 상태를 나타내는 이벤트 신호 기대값을 포함한다.
도 5를 참조하면, 이벤트 발생 시그널 테이블은 이벤트 신호 라인들을 통해 입력되는 시그널들(제1 시그널 내지 제k시그널)과, 각 시그널의 상태 그리고 각 시그널이 해당 상태인 경우의 기대되는 동작(제1 내지 제k 동작)을 포함할 수 있다.
따라서, 인에이블 신호 발생부는 이벤트 신호들의 상태와 이벤트 신호 기대값을 비교하여 이벤트의 발생을 감지 할 수 있다. 실시 예에서, 이벤트 발생 시그널 테이블의 내용은 설정을 통해 변경 또는 갱신될 수 있다.
도 6은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 컨트롤러는 601 단계에서 이벤트 데이터의 저장이 완료되었는지 여부를 판단할 수 있다. 예를 들면, 컨트롤러는 이벤트가 발생한 경우, 이벤트 발생 시점을 기준으로 이벤트 발생 시점(t)으로부터 카운터 동작 시간(n)만큼의 이전 시점(t-n)부터 카운터의 동작이 종료한 시점(t+n)까지의 이벤트 데이터들을 포함하는 이벤트 정보가 생성되었는지 여부를 판단할 수 있다. 이벤트 데이터들은 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들의 상태를 나타낼 수 있다. 실시 예에서, 도면에는 도시되지 않았지만, 601 단계 이전에 이벤트의 발생 여부를 판단하는 단계가 더 수행될 수 있다. 이벤트의 발생 여부를 판단하는 단계는 도 3을 참조하여 설명된 이벤트 발생 감지부의 동작과 같다.
603 단계에서, 컨트롤러는 컨트롤러의 동작 가능 여부를 판단할 수 있다. 예를 들어, 컨트롤러는 이벤트 정보를 프로그램 하기 위해 컨트롤러와 반도체 메모리 장치가 동작 가능한 대기(idle)상태인지 여부를 판단할 수 있다. 판단 결과 동작 가능한 상태가 아니면, 605 단계로 진행한다.
605 단계에서, 컨트롤러는 컨트롤러의 동작에 필요한 부분들을 선택적으로 리셋하기 위한 부분 리셋 동작을 수행할 수 있다. 예를 들어, 컨트롤러의 커맨드 생성부는 부분 리셋 동작이 필요한 리셋 신호를 전송할 수 있다.
607 단계에서, 컨트롤러는 이벤트 정보를 저장할 물리 블록 어드레스를 할당할 수 있다. 구체적으로, 프로세서는 이벤트 정보를 저장할 물리 블록 어드레스를 할당하고, 할당된 물리 블록 어드레스를 디버그 처리부에 전달한다.
609 단계에서, 컨트롤러는 이벤트 정보를 반도체 메모리 장치에 저장하기 위한 프로그램 커맨드를 생성할 수 있다. 다양한 실시 예에서, 컨트롤러는 프로그램 커맨드 이외에 발생한 이벤트와 저장된 이벤트 정보를 기초로 읽기 또는 소거 동작을 수행하기 위한 리드 커맨드 또는 소거 커맨드를 생성할 수 있다. 즉, 컨트롤러는 커맨드 저장부에 저장된 복수의 커맨드들 중 발생한 이벤트와 저장된 이벤트 정보를 기초로 발생한 이벤트를 처리할 커맨드를 선택할 수 있다.
611단계에서, 컨트롤러는 생성된 프로그램 커맨드, 물리 블록 어드레스 및 이벤트 정보를 반도체 메모리 장치로 전송하여 프로그램 동작을 수행할 수 있다.
도 7은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 7을 참조하면, 컨트롤러(1600)는 램(1610, Random Access Memory), 프로세싱 유닛(1620, processing unit), 호스트 인터페이스(1630, host interface), 메모리 인터페이스(1640, memory interface) 및 에러 정정 블록(1650)을 포함한다.
프로세싱 유닛(1620)은 컨트롤러(1600)의 제반 동작을 제어한다. 램(1610)은 프로세싱 유닛(1620)의 동작 메모리, 반도체 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1620)은 펌웨어를 실행하여 도 1을 참조하여 설명된 프로세서(1100)의 기능을 수행할 수 있다.
호스트 인터페이스(1630)는 호스트 및 컨트롤러(1600) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스(1640)는 반도체 메모리 장치와 인터페이싱한다.
에러 정정 블록(1650)은 에러 정정 코드를 이용하여 반도체 메모리 장치로부터 수신된 데이터를 디코딩할 것이다.
도 8은 도 1의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(50)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(1000)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 8에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 17를 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 컨트롤러는 이벤트가 발생함에 따라 발생한 이벤트의 디버그 분석을 위한 이벤트 정보를 생성하고, 생성된 이벤트 정보를 반도체 메모리 장치에 저장할 수 있다. 본 발명의 다양한 실시 예에 따르면, 디버그 처리부의 동작은 디버그를 분석하기 위해서만 사용되는데에 그치지 않고, 다양한 이벤트의 발생을 감지하고, 발생된 이벤트에 따라 필요한 동작을 수행할 수 있다. 예를 들면, 이벤트 발생 감지를 위한 조건을 설정하고 저장할 이벤트 정보를 맵 데이터 메니지먼트로 설정하고, 수행할 동작을 가비지 컬렉션등의 기능으로 설정하여 필요한 커맨드를 생성하고 해당 동작을 수행할 수도 있다. 종래의 FTL에서도 서든 파워 로스(sudden power loss)에 대비하여 히스토리 로그를 저장하는 블록을 포함하고 있으나, 히스토리 로그 정보는 분석을 위한 정보보다는 유저 데이터의 신뢰성 확보를 위함이다. 또한 히스토리 로그 정보의 저장은 저장 깊이(depth)가 적고 펌웨어 동작의 영향을 받는다. 본 발명의 실시 예에 따르면, 이러한 단점이 개선되고 컨트롤러의 프로세서가 동작하지 않는(Stuck) 경우에도 독자적인 디버그용 데이터의 취합과 취합된 데이터에 대한 프로그램까지 진행될 수 있기 때문에 보다 빠른 대응이 가능하다. 또한 불량 분석을 정확한 히스토리 정보를 기반으로 할 수 있기 때문에 신뢰성 향상도 기대할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 반도체 메모리 장치
1000: 반도체 메모리 장치
1100: 프로세서
1200: 버퍼 메모리
1300: 호스트 인터페이스
1400: 메모리 제어기
1500: 디버그 처리부
1600: 내부 버스

Claims (18)

  1. 반도체 메모리 장치를 제어하는 컨트롤러에 있어서,
    복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들과 이벤트가 발생한 경우의 이벤트 신호들의 상태를 나타내는 이벤트 기대값을 비교하여 상기 이벤트의 발생을 감지하는 이벤트 발생 감지부;
    상기 이벤트 발생 감지부가 출력한 인에이블 신호에 응답하여, 이벤트 데이터 라인들로부터 입력되는 이벤트 데이터를 기초로 이벤트 정보를 생성하는 이벤트 정보 생성부; 및
    상기 이벤트 정보를 상기 반도체 메모리 장치에 저장하기 위한 커맨드를 생성하는 커맨드 생성부;를 포함하고,
    상기 이벤트 정보는,
    기 설정된 시간 이전부터 이벤트 발생 시점까지의 이벤트 데이터 및 상기 이벤트 발생 시점부터 기 설정된 시간이 도과한 때까지의 이벤트 데이터 중 적어도 하나를 포함하는 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 이벤트 발생 감지부는,
    상기 이벤트가 발생하는 경우의 이벤트 신호들의 상태인 이벤트 신호 기대값을 저장하는 이벤트 발생 시그널 테이블; 및
    상기 복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들의 상태와 상기 기대값을 이용하여 상기 인에이블 신호를 생성하는 인에이블 신호 생성부;를 포함하는 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 이벤트 정보 생성부는;
    상기 인에이블 신호에 응답하여 동작 시작 신호를 생성하고, 카운터 동작 시간이 만료하면 동작 종료 신호를 생성하는 카운터;
    상기 동작 시작 신호에 응답하여 상기 이벤트 데이터 라인들을 통해 입력되는 이벤트 데이터들을 저장하기 위한 저장 신호를 생성하는 저장 신호 생성부; 및
    상기 저장 신호에 따라 상기 이벤트 데이터 라인들을 통해 입력되는 이벤트 데이터들을 저장하는 이벤트 데이터 저장부;를 포함하는 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 저장 신호 생성부는,
    상기 동작 종료 신호에 응답하여, 상기 저장 신호의 생성을 중단하는 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 이벤트 데이터 저장부는,
    상기 카운터 동작 시간의 2배만큼의 시간 동안 입력되는 상기 이벤트 데이터들을 저장하는 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 이벤트 데이터 저장부는,
    선입 선출(First In First Out) 방식으로 상기 이벤트 데이터들을 저장하는 컨트롤러.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 이벤트 신호 라인들은,
    상기 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들과 각각 연결되는 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 이벤트 데이터는,
    컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들의 상태를 나타내는 정보인 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 커맨드 생성부는,
    상기 이벤트 및 상기 이벤트 정보에 따라 수행될 복수의 커맨드들을 저장하는 커맨드 저장부;를 포함하는 컨트롤러.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 커맨드 생성부는,
    상기 이벤트 정보가 생성되면, 상기 컨트롤러가 동작 가능한 상태인지 여부를 판단하는 컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 커맨드 생성부는,
    상기 컨트롤러가 동작 가능한 상태가 아닌 경우, 상기 컨트롤러가 동작하기 위한 부분 리셋 동작을 수행하는 컨트롤러.
  13. 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    복수의 이벤트 신호 라인들을 통해 입력되는 이벤트 신호들과 이벤트가 발생한 경우의 이벤트 신호들의 상태를 나타내는 이벤트 기대 값을 비교하여 상기 이벤트의 발생을 감지하는 단계;
    상기 이벤트 신호가 발생한 시점을 기준으로 기 설정된 시간 이전부터 이벤트 발생 시점까지의 이벤트 데이터 및 상기 이벤트 발생 시점부터 기 설정된 시간이 도과한 때까지의 이벤트 데이터를 포함하는 이벤트 정보를 생성하는 단계; 및
    상기 이벤트 정보를 상기 반도체 메모리 장치에 저장하기 위한 커맨드를 생성하는 단계;를 포함하는 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 이벤트 정보를 생성하는 단계는,
    상기 이벤트 발생이 감지되면, 기 설정된 동작 시간 동안 카운터를 동작시키는 단계;
    상기 기 설정된 동작 시간 동안 상기 이벤트 데이터들을 저장하는 단계; 및
    저장된 상기 이벤트 데이터들을 기초로 이벤트 정보를 생성하는 단계;를 포함하는 컨트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 커맨드를 생성하는 단계는,
    상기 이벤트 정보가 생성되었는지 여부를 판단하는 단계;
    상기 이벤트 정보가 생성되면, 상기 컨트롤러가 동작 가능한 상태인지를 판단하는 단계;
    상기 컨트롤러가 동작 가능한 상태가 아니면, 상기 컨트롤러의 부분 리셋 동작을 수행하는 단계;를 포함하는 컨트롤러의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 컨트롤러가 동작 가능한 상태이면, 상기 이벤트 정보를 저장할 물리 블록 어드레스를 생성하는 단계; 및
    상기 이벤트 정보를 저장하기 위한 커맨드, 상기 물리 블록 어드레스 및 상기 이벤트 정보를 상기 반도체 메모리 장치에 전송하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 복수의 이벤트 신호 라인들은,
    상기 컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들과 각각 연결되는 컨트롤러의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 이벤트 데이터는,
    컨트롤러의 내부 신호 라인들 또는 외부 신호 라인들의 상태를 나타내는 정보인 컨트롤러의 동작 방법.
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