KR102180972B1 - 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치 - Google Patents

메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치 Download PDF

Info

Publication number
KR102180972B1
KR102180972B1 KR1020140048497A KR20140048497A KR102180972B1 KR 102180972 B1 KR102180972 B1 KR 102180972B1 KR 1020140048497 A KR1020140048497 A KR 1020140048497A KR 20140048497 A KR20140048497 A KR 20140048497A KR 102180972 B1 KR102180972 B1 KR 102180972B1
Authority
KR
South Korea
Prior art keywords
descriptor
instruction
memory
instruction set
block
Prior art date
Application number
KR1020140048497A
Other languages
English (en)
Other versions
KR20150122823A (ko
Inventor
김재우
김광현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140048497A priority Critical patent/KR102180972B1/ko
Priority to US14/483,990 priority patent/US9652403B2/en
Publication of KR20150122823A publication Critical patent/KR20150122823A/ko
Application granted granted Critical
Publication of KR102180972B1 publication Critical patent/KR102180972B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/25—Using a specific main memory architecture
    • G06F2212/253—Centralized memory
    • G06F2212/2532—Centralized memory comprising a plurality of modules
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 메모리 장치에 제공될 제어 신호를 효율적으로 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하고, 휘발성 메모리에 저장하는 컨트롤 유닛; 및 상기 디스크립터에 근거하여 상기 불휘발성 메모리 장치로 제공될 제어 신호들을 생성하기 위한 인스트럭션 셋을 인스트럭션 메모리로부터 페치하는 메모리 컨트롤 유닛을 포함한다.

Description

메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치{MEMORY CONTROL UNIT AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 메모리 장치에 제공될 제어 신호를 효율적으로 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 메모리 장치에 제공될 제어 신호를 효율적으로 생성할 수 있는 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하고, 휘발성 메모리에 저장하는 컨트롤 유닛; 및 상기 디스크립터에 근거하여 상기 불휘발성 메모리 장치로 제공될 제어 신호들을 생성하기 위한 인스트럭션 셋을 인스트럭션 메모리로부터 페치하는 메모리 컨트롤 유닛을 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤 유닛은, 디스크립터 버퍼 메모리로부터 디스크립터를 독출하는 디스크립터 페치 블럭; 상기 디스크립터에 근거하여 인스트럭션 메모리로부터 인스트럭션 셋을 페치하는 인스트럭션 페치 블럭; 및 메모리 장치로 제공될 제어 신호를 생성하도록 페치된 인스트럭션 셋과 상기 디스크립터의 파라미터를 신호 생성 블럭으로 제공하는 인스트럭션 푸쉬 블럭을 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤 유닛은, 직접 메모리 접근 블럭; 디스크립터 아이디들을 저장하는 디스크립터 큐; 상기 디스크립터 아이디들 중에서 어느 하나를 페치하고, 페치된 디스크립터 아이디에 대응하는 디스크립터 어드레스를 산출하고, 산출된 디스크립터에 근거하여 디스크립터 버퍼 메모리로부터 디스크립터를 독출하도록 상기 직접 메모리 접근 블럭에 요청하는 디스크립터 페치 유한 상태 머신; 인스트럭션 셋들을 저장하는 인스트럭션 메모리; 독출된 디스크립터에 포함된 상기 인스트럭션 메모리의 어드레스에 근거하여 상기 인스트럭션 메모리로부터 인스트럭션 셋을 페치하는 인스트럭션 페치 유한 상태 머신; 및 페치된 인스트럭션 셋과 상기 독출된 디스크립터의 파라미터를 신호 생성 블럭에 제공하고, 상기 독출된 디스크립터의 파라미터에 근거하여 데이터 버퍼 메모리에 저장된 데이터 또는 상기 데이터 버퍼 메모리에 저장될 데이터를 처리하도록 상기 직접 메모리 접근 블럭에 요청하는 인스트럭션 푸쉬 유한 상태 머신을 포함한다.
본 발명의 실시 예에 따르면 메모리 장치에 제공될 제어 신호가 효율적으로 생성될 수 있다.
본 발명의 실시 예에 따르면 데이터 저장 장치의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 메모리 컨트롤 유닛의 디스크립터 처리 블럭을 예시적으로 보여주는 블럭도이다.
도 3은 본 발명의 실시 예에 따른 컨트롤 유닛이 메모리 컨트롤 유닛으로 제공하는 디스크립터를 설명하기 위한 테이블이다.
도 4는 본 발명의 실시 예에 따른 인스트럭션 메모리에 저장되는 인스트럭션 셋을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 인스트럭션 셋을 구성하는 인스트럭션을 설명하기 위한 테이블이다.
도 6은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 8은 도 7에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 불휘발성 메모리 장치(110) 및 컨트롤러(120)를 포함할 수 있다.
불휘발성 메모리 장치(110)는 데이터 저장 장치(100)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(110)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 강유전체 램(FRAM), 마그네틱 램(MRAM), 상 변화 램(PCRAM) 및 저항성 램(RERAM)는 메모리 셀에 대한 랜덤 액세스가 가능한 불휘발성 랜덤 액세스 메모리 장치의 한 종류이다. 불휘발성 메모리 장치(110)는 낸드 플래시 메모리 장치와 위에서 언급한 다양한 형태의 불휘발성 랜덤 액세스 메모리 장치의 조합으로 구성될 수 있다.
컨트롤러(120)는 내부의 휘발성 메모리 장치(150)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 데이터 저장 장치(100)의 제반 동작을 제어할 수 있다. 컨트롤러(120)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(120)는 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(120)는 호스트 인터페이스 유닛(130), 컨트롤 유닛(140), 휘발성 메모리(150) 및 메모리 컨트롤 유닛(160)을 포함할 수 있다. 메모리 컨트롤 유닛(160)은 메모리 인터페이스 유닛으로도 불릴 수 있다. 메모리 컨트롤 유닛(160)은 디스크립터 처리 블럭(200) 및 신호 생성 블럭(300)을 포함할 수 있다. 비록 도시되지는 않았지만, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치(110)로부터 읽혀진 데이터의 에러를 검출하고, 검출된 에러를 정정할 수 있는 에러 정정 코드(error correction code: ECC) 회로를 더 포함할 수 있다.
호스트 인터페이스 유닛(130)은 호스트 장치의 프로토콜에 대응하여 호스트 장치와 데이터 저장 장치(100) 사이를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 유닛(130)은 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치와 통신할 수 있다.
컨트롤 유닛(140)은 호스트 장치로부터 입력된 요청을 분석하고 처리할 수 있다. 컨트롤 유닛(140)은 호스트 장치의 요청에 응답하여 컨트롤러(120)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(140)은 데이터 저장 장치(100)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 컨트롤러(120) 내부의 기능 블럭들의 동작을 제어할 수 있다.
휘발성 메모리(150)는 컨트롤 유닛(140)에 의해서 구동되는 펌웨어 또는 소프트웨어를 저장할 수 있다. 또한, 휘발성 메모리(150)는 펌웨어 또는 소프트웨어의 구동에 필요한 데이터를 저장하도록 구성될 수 있다. 즉, 휘발성 메모리(150)는 컨트롤 유닛(140)의 동작 메모리로서 동작할 수 있다. 휘발성 메모리(150)는 호스트 장치로부터 불휘발성 메모리 장치(110)로 또는 불휘발성 메모리 장치(110)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 휘발성 메모리(150)는 데이터 버퍼 메모리로서 동작할 수 있다.
메모리 컨트롤 유닛(160)은 컨트롤 유닛(140)이 생성한 디스크립터(descriptor)에 따라서 불휘발성 메모리 장치(110)를 제어할 수 있다. 디스크립터는 불휘발성 메모리 장치(110)를 제어하기 위해서 메모리 컨트롤 유닛(160)이 처리해야할 작업이 기술된 작업 지시서(work order)를 의미할 수 있다.
예시적으로, 메모리 컨트롤 유닛(160)은 디스크립터에 따라서 불휘발성 메모리 장치(110)로 제공될 제어 신호들을 생성하고 구동(driving)할 수 있다. 제어 신호들은 불휘발성 메모리 장치(110)를 제어하기 위한 명령 및 어드레스 신호를 포함할 수 있다. 그리고 메모리 컨트롤 유닛(160)은 디스크립터에 따라서 휘발성 메모리(150)에 버퍼링된 데이터를 불휘발성 메모리 장치(110)로 제공할 수 있다.
디스크립터 처리 블럭(200)은 디스크립터 버퍼 메모리, 예를 들면, 휘발성 메모리(150)의 디스크립터 저장 영역으로부터 디스크립터를 페치(fetch)할 수 있다. 디스크립터 처리 블럭(200)은 페치된 디스크립터를 해독할 수 있다. 디스크립터 처리 블럭(200)은 해독된 디스크립터에 근거하여 신호 생성 블럭(300)이 인식할 수 있는 인스트럭션 셋(set)을 페치할 수 있다. 디스크립터 처리 블럭(200)은, 불휘발성 메모리 장치(110)를 제어하기 위한 제어 신호를 생성하도록, 인스트럭션 셋과 그것에 부가된 디스크립터 파라미터에 따라서 신호 생성 블럭(300)을 제어할 수 있다. 이러한 동작은, 각각의 동작을 수행하는 내부 블럭들에 의해서, 파이프-라인(pipe-line) 방식과 같이 병렬적으로 처리될 수 있다.
신호 생성 블럭(300)은 디스크립터 처리 블럭(200)으로부터 제공되는 인스트럭션 셋과 그것에 부가된 디스크립터 파라미터에 근거하여 불휘발성 메모리 장치(110)로 제공될 제어 신호를 생성할 수 있다. 신호 생성 블럭(300)은 디스크립터 처리 블럭(200)으로부터 제공되는 데이터를 불휘발성 메모리 장치(110)로 제공할 수 있다. 또한, 신호 생성 블럭(300)은 불휘발성 메모리 장치(110)로부터 제공되는 데이터와 불휘발성 메모리 장치(110)의 상태 정보를 디스크립터 처리 블럭(200)으로 제공할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 컨트롤 유닛의 디스크립터 처리 블럭을 예시적으로 보여주는 블럭도이다. 도 2를 설명함에 있어서, 도 3에 도시된 디스크립터 테이블과, 도 4에 도시된 인스트럭션 셋이 참조될 것이다.
컨트롤 유닛(도 1의 140)은 디스크립터를 생성하고, 생성된 디스크립터를 디스크립터 버퍼 메모리, 즉, 휘발성 메모리(150)의 디스크립터 저장 영역에 저장할 수 있다. 컨트롤 유닛(140)은 생성된 디스크립터 마다 ID를 부여할 수 있다. 디스크립터 ID는 하나의 디스크립터 저장 영역에 대응될 수 있다. 즉, 디스크립터 ID는 휘발성 메모리(150)의 디스크립터 저장 영역의 어드레스(이하, 디스크립터 어드레스라 칭함)를 의미할 수 있다.
도 2를 참조하면, 디스크립터 처리 블럭(200)은 디스크립터 페치 블럭(210), 인스트럭션 페치 블럭(230), 인스트럭션 푸쉬(push) 블럭(250) 및 직접 메모리 접근(direct memory access, 이하 DMA라 칭함) 블럭(270)을 포함할 수 있다.
컨트롤 유닛(140)이 생성한 디스크립터를 독출하는 동작은 디스크립터 큐(queue)(211), 디스크립터 페치 유한 상태 머신(finite state machine, 이하 FSM이라 칭함)(213)을 포함하는 디스크립터 페치 블럭(210)과 DMA 블럭(270)에 의해서 수행될 수 있다.
디스크립터 큐(211)는 디스크립터 ID(DSC_ID)를 저장할 수 있다. 디스크립터 ID(DSC_ID)는 컨트롤 유닛(140)에 의해서 제공될 수 있다. 디스크립터 ID(DSC_ID)는 컨트롤 유닛(140)에 의해서 생성된 순서에 따라서 디스크립터 큐(211)에 저장될 수 있다.
디스크립터 페치 FSM(213)은 디스크립터 큐(211)에 저장된 디스크립터 ID들 중에서 어느 하나를 페치할 수 있다. 예시적으로, 디스크립터 ID(DSC_ID)는 생성된 순서에 따라서 디스크립터 큐(211)에 저장되기 때문에, 디스크립터 페치 FSM(213)은 디스크립터 큐(211)에 저장된 디스크립터 ID들 중에서 가장 처음 저장된 디스크립터 ID(DSC_ID)를 페치할 수 있다.
앞서 설명된 바와 같이, 디스크립터 ID(DSC_ID)는 휘발성 메모리(150)의 디스크립터 저장 영역을 의미할 수 있다. 따라서, 디스크립터 페치 FSM(213)은 페치된 디스크립터 ID(DSC_ID)에 근거하여 페치된 디스크립터 ID(DSC_ID)에 대응하는 휘발성 메모리(150)의 디스크립터 어드레스(DSC_ADD)를 산출할 수 있다.
디스크립터 페치 FSM(213)은 페치된 디스크립터 ID(DSC_ID)에 대응하는 디스크립터(DSC)를 독출하도록 DMA 블럭(270)에 요청할 수 있다. 이를 위해서, 디스크립터 페치 FSM(213)은 산출된 디스크립터 어드레스(DSC_ADD)를 DMA 블럭(270)에 제공할 수 있다.
DMA 블럭(270)은 디스크립터 페치 FSM(213)으로부터 제공된 디스크립터 어드레스(DSC_ADD)에 근거하여 휘발성 메모리(150)에 저장된 디스크립터(DSC)를 독출할 수 있다. DMA 블럭(270)은 독출된 디스크립터(DSC)를 인스트럭션 페치 FSM(233)으로 제공할 수 있다.
독출된 디스크립터(DSC)를 해독하고, 해독된 디스크립터에 근거하여 인스트럭션을 페치하는 동작은 인스트럭션 메모리(231), 인스트럭션 페치 FSM(233) 및 디스크립터/인스트럭션 레지스터(235)를 포함하는 인스트럭션 페치 블럭(230)에 의해서 수행될 수 있다.
도 4에 도시된 바와 같이, 인스트럭션 메모리 어드레스(IST_ADD)는 인스트럭션 셋(IST_SET)이 저장된 시작 어드레스를 의미할 수 있다. 인스트럭션 페치 FSM(233)은 독출된 디스크립터(DSC)에 포함된 인스트럭션 메모리 어드레스(IST_ADD)에 근거하여 인스트럭션 메모리(231)에 저장된 인스트럭션 셋(IST_SET)을 페치할 수 있다. 인스트럭션 페치 FSM(233)은 페치된 인스트럭션 셋(IST_SET)을 디스크립터/인스트럭션 레지스터(235)에 저장할 수 있다.
인스트럭션 페치 FSM(233)은 독출된 디스크립터(DSC)로부터 추출된 디스크립터 파라미터(DSC_PRM)를 대응하는 인스트럭션 셋(IST_SET)이 저장된 디스크립터/인스트럭션 레지스터(235)에 저장할 수 있다. 즉, 인스트럭션 페치 FSM(233)은 페치된 디스크립터(DSC)로부터 추출된 디스크립터 파라미터(DSC_PRM)를 대응하는 인스트럭션 셋(IST_SET)에 부가할 수 있다.
예시적으로, 메모리 컨트롤 유닛(도 1의 160)의 동작에 필요한 정보로서 인스트럭션 셋(IST_SET)에 부가되는 디스크립터 파라미터(DSC_PRM)는 데이터 버퍼 메모리 어드레스(DT_ADD)를 포함할 수 있다. 데이터 버퍼 메모리 어드레스(DT_ADD)는, 불휘발성 메모리 장치(도 1의 110)에 저장될 데이터가 저장된 휘발성 메모리(150)의 어드레스, 또는 불휘발성 메모리 장치(110)로부터 독출될 데이터가 저장될 휘발성 메모리(150)의 어드레스를 의미할 수 있다.
예시적으로, 불휘발성 메모리 장치(110)의 제어에 필요한 정보로서 인스트럭션 셋(IST_SET)에 부가되는 디스크립터 파라미터(DSC_PRM)는 불휘발성 메모리 장치(110)에 제공될 명령(CMD), 불휘발성 메모리 장치(110)에 제공될 어드레스(ADDR) 및 데이터의 크기(SIZE)(예를 들면, 불휘발성 메모리 장치(110) 저장될 데이터의 크기 또는 불휘발성 메모리 장치(110)로부터 독출될 데이터의 크기)를 포함할 수 있다.
인스트럭션 셋(IST_SET)과 그것에 대응하는 디스크립터 파라미터(DSC_PRM)에 근거하여 불휘발성 메모리 장치(110)에 제공될 제어 신호의 신호 생성을 지시하고, DMA 블럭(270)을 통해서 불휘발성 메모리 장치(110)에 제공될 또는 불휘발성 메모리 장치(110)로부터 독출된 데이터를 처리하고, 제어 신호에 따른 동작 결과를 수신하는 동작은 인스트럭션 푸쉬 FSM(251)을 포함하는 인스트럭션 푸쉬 블럭(250)에 의해서 수행될 수 있다.
인스트럭션 푸쉬 FSM(251)은 불휘발성 메모리 장치(110)에 제공될 제어 신호를 생성하도록 디스크립터/인스트럭션 레지스터(235)에 저장된 인스트럭션 셋(IST_SET)과 그것에 대응하는 디스크립터 파라미터(DSC_PRM)를 신호 생성 블럭(300)으로 제공할 수 있다.
인스트럭션 푸쉬 FSM(251)은 휘발성 메모리(150)에 버퍼링된 데이터를 신호 생성 블럭(300)에 제공하도록 DMA 블럭(270)에 요청할 수 있다. 또한 인스트럭션 푸쉬 FSM(251)은 신호 생성 블럭(300)을 통해서 불휘발성 메모리 장치(110)로부터 제공된 독출 데이터를 휘발성 메모리(150)에 제공하도록 DMA 블럭(270)에 요청할 수 있다. 이를 위해서, 인스트럭션 푸쉬 FSM(251)은 디스크립터 파라미터(DSC_PRM)에 포함된 데이터 버퍼 메모리 어드레스(DT_ADD)를 DMA 블럭(270)에 제공할 수 있다.
DMA 블럭(270)은, 데이터 버퍼 메모리 어드레스(DT_ADD)에 대응하는 휘발성 메모리(150) 영역을 액세스할 수 있다. 즉, DMA 블럭(270)은 데이터 버퍼 메모리 어드레스(DT_ADD)에 대응하는 영역에 저장된 데이터(DT)를 신호 생성 블럭(300)으로 제공하거나, 불휘발성 메모리 장치(110)로부터 독출된 데이터(DT)를 데이터 버퍼 메모리 어드레스(DT_ADD)에 대응하는 영역에 저장할 수 있다.
인스트럭션 푸쉬 블럭(250)은 신호 생성 블럭(300)이 제공한 제어 신호에 따라 수행된 불휘발성 메모리 장치(110)의 동작 결과, 즉, 불휘발성 메모리 장치(110)의 상태 정보(STTS)를 신호 생성 블럭(300)으로부터 수신할 수 있다. 불휘발성 메모리 장치(110)의 상태 정보(STTS)는 제어 신호에 따라 수행된 동작이 진행 중인지, 또는 제어 신호에 따라 수행된 동작이 완료되었다면 패스되었는지 페일되었는지를 의미할 수 있다. 인스트럭션 푸쉬 블럭(250)은, 이러한 상태 정보(STTS)가 휘발성 메모리(150)에 저장된 디스크립터(DSC)의 상태 정보(STTS) 필드에 기록되도록, 디스크립터 어드레스(DSC_ADD)와 상태 정보(STTS)를 DMA 블러(270)에 제공할 수 있다.
도 3은 본 발명의 실시 예에 따른 컨트롤 유닛이 메모리 컨트롤 유닛으로 제공하는 디스크립터를 설명하기 위한 테이블이다. 디스크립터(DSC)는 불휘발성 메모리 장치(110)를 제어하기 위해서 메모리 컨트롤 유닛(도 1의 160)이 처리해야할 작업 또는 메모리 컨트롤 유닛(160)이 생성해야할 제어 신호가 기술된 작업 지시서(work order)를 의미할 수 있다.
디스크립터(DSC)는 컨트롤 유닛(도 1의 140)에 의해서 생성되며, 메모리 컨트롤 유닛(160)에 의해서 해독되고 수행될 수 있다. 그러한 이유로, 디스크립터(DSC)는 컨트롤 유닛(140)이(또는 컨트롤 유닛(140)에 의해서 구동되는 펌웨어가) 관리해야할 정보가 기재된 필드(field), 메모리 컨트롤 유닛(160)의 동작에 필요한 정보가 기재된 필드, 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(도 1의 110)를 제어하기 위해서 필요한 정보가 기재된 필드로 구성될 수 있다.
컨트롤 유닛(140)이 관리해야할 정보는 디스크립터가 생성될 때 부여되는 디스크립터 ID 정보(DSC_ID)를 포함할 수 있다. 컨트롤 유닛(140)이 관리해야할 정보는 디스크립터(DSC)의 처리 결과로서 컨트롤 유닛(140)에 보고되는 또는 컨트롤 유닛(140)에 의해서 참조되는 상태 정보(STTS)를 포함할 수 있다. 컨트롤 유닛(140)이 관리해야할 정보는 디스크립터(DSC)가 저장된 디스크립터 버퍼 메모리의 어드레스 정보(DSC_ADD), 즉, 휘발성 메모리(도 1의 150)의 디스크립터 저장 영역의 어드레스 정보를 포함할 수 있다.
메모리 컨트롤 유닛(160)의 동작에 필요한 정보는 메모리 컨트롤 유닛(160)의 제어에 따라서 불휘발성 메모리 장치(110)에 저장될 데이터가 저장된 데이터 버퍼 메모리의 어드레스 정보(DT_ADD), 즉, 휘발성 메모리(150)의 데이터 버퍼 영역의 어드레스 정보를 포함할 수 있다. 데이터 버퍼 메모리의 어드레스 정보(DT_ADD)는 불휘발성 메모리 장치(110)로부터 독출된 데이터가 저장될 데이터 버퍼 메모리의 어드레스 정보(DT_ADD)를 의미할 수도 있다. 메모리 컨트롤 유닛(160)의 동작에 필요한 정보는 인스트럭션 셋을 페치하기 위해서 독출해야할 인스트럭션 메모리(도 2의 231)의 어드레스 정보(IST_ADD)를 포함할 수 있다.
메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)에 제공될 명령 정보(CMD)를 포함할 수 있다. 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치(110)를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)에 제공될 어드레스 정보(ADDR)를 포함할 수 있다. 메모리 컨트롤 유닛(160)이 불휘발성 메모리 장치를 제어하기 위해서 필요한 정보는 불휘발성 메모리 장치(110)에 저장될 데이터의 크기 또는 불휘발성 메모리 장치(110)로부터 독출될 데이터의 크기를 의미하는 데이터 크기 정보(SIZE)를 포함할 수 있다.
도 4는 본 발명의 실시 예에 따른 인스트럭션 메모리에 저장되는 인스트럭션 셋을 설명하기 위한 도면이다. 그리고 도 5는 본 발명의 실시 예에 따른 인스트럭션 셋을 구성하는 인스트럭션을 설명하기 위한 테이블이다.
데이터 저장 장치(도 1의 100)의 부트 업(boot up) 동작 시, 다양한 종류의 인스트럭션 셋들(IST_SET1, IST_SET2, …)이 인스트럭션 메모리(도 2의 231)로 로딩될 수 있다. 각각의 인스트럭션 셋(IST_SET)은 불휘발성 메모리 장치(도 1의 110)를 제어하기 위한 제어 절차를 의미할 수 있다. 즉, 각각의 인스트럭션 셋(IST_SET)은 불휘발성 메모리 장치(110)를 제어하기 위해서 제공해야할 제어 신호를 불휘발성 메모리 장치(110)의 제어 절차에 따라서 나열한 것이다.
각각의 인스트럭션 셋(IST_SET)은 도 5에 도시된 인스트럭션 테이블에 의해서 정의되는 다양한 인스트럭션의 조합으로 구성될 수 있다. 각각의 인스트럭션은 불휘발성 메모리 장치(110)에 제공될 제어 신호의 생성을 지시할 수 있다. 각각의 인스트럭션은 신호 생성 블럭(도 1의 300)이 인식할 수 있는 동작 코드(OPCODE)로 표현될 수 있고, 동작 코드를 실행하는데 필요한 부가 정보가 덧붙여질 수 있다. 데이터 저장 장치(100)의 설계 단계에서 불휘발성 메모리 장치(110)의 형태 또는 종류가 변경되더라도, 인스트럭션을 조합하여 새로운 인스트럭션 셋(IST_SET)을 생성하면, 변경된 불휘발성 메모리 장치(110)의 제어 절차에 적합하게 제어 신호를 생성할 수 있다.
도 4 및 도 5를 참조하여, 불휘발성 메모리 장치(110)의 읽기 동작을 제어하기 위해서 디스크립터 처리 블럭(200)으로부터 신호 생성 블럭(300)으로 제공되는 읽기 인스트럭션 셋(IST_SET1)을 설명하면 다음과 같다. 읽기 인스트럭션 셋(IST_SET1)은, 시작 인스트럭션(동작 코드1), 명령 생성 인스트럭션(동작 코드2), 어드레스 생성 인스트럭션(동작 코드3), 지연 인스트럭션(동작 코드6), 읽기 제어 신호 생성 인스트럭션(동작 코드5) 그리고 종료 인스트럭션(동작 코드7)의 순서로 구성될 수 있다.
시작 인스트럭션(동작 코드1)은 인스트럭션 셋(IST_SET)의 시작을 지시할 수 있다. 명령 생성 인스트럭션(동작 코드2)은 읽기 명령을 제공하기 위한 제어 신호의 생성을 지시할 수 있다. 명령 생성 인스트럭션(동작 코드2)의 부가 정보 필드에는 디스크립터(DSC)에 포함된 명령 정보(CMD)가 디스크립터 파라미터로서 부가될 수 있다. 어드레스 생성 인스트럭션(동작 코드3)은 데이터가 독출될 어드레스를 제공하기 위한 제어 신호의 생성을 지시할 수 있다. 어드레스 생성 인스트럭션(동작 코드3)의 부가 정보 필드에는 디스크립터(DSC)에 포함된 어드레스 정보(ADDR)가 디스크립터 파라미터로서 부가될 수 있다.
지연 인스트럭션(동작 코드6)은 제어 신호 생성의 지연을 지시할 수 있다. 예시적으로, 불휘발성 메모리 장치(110)의 읽기 동작을 제어하는 경우, 읽기 회로를 통해서 메모리 셀의 데이터를 센싱하는 시간 동안 제어 신호 생성의 지연이 필요할 수 있다. 이러한 경우, 지연 인스트럭션(동작 코드6)이 지시될 수 있다. 읽기 제어 신호 생성 인스트럭션(동작 코드5)은 메모리 셀로부터 센싱된 데이터를 불휘발성 메모리 장치(110) 외부로 출력하도록 제어하기 위한 제어 신호의 생성을 지시할 수 있다. 읽기 제어 신호 생성 인스트럭션(동작 코드5)의 부가 정보 필드에는 디스크립터(DSC)에 포함된 데이터 크기 정보(SIZE)가 디스크립터 파라미터로서 부가될 수 있다. 종료 인스트럭션(동작 코드7)은 인스트럭션 셋(IST_SET)의 종료를 지시할 수 있다.
도 4 및 도 5를 참조하여, 불휘발성 메모리 장치(110)의 쓰기 동작을 제어하기 위해서 디스크립터 처리 블럭(200)으로부터 신호 생성 블럭(300)으로 제공되는 쓰기 인스트럭션 셋(IST_SET2)을 설명하면 다음과 같다. 쓰기 인스트럭션 셋(IST_SET2)은, 시작 인스트럭션(동작 코드1), 명령 생성 인스트럭션(동작 코드2), 어드레스 생성 인스트럭션(동작 코드3), 쓰기 제어 신호 생성 인스트럭션(동작 코드4), 지연 인스트럭션(동작 코드6), 상태 확인 인스트럭션(동작 코드8) 그리고 종료 인스트럭션(동작 코드7)의 순서로 구성될 수 있다.
시작 인스트럭션(동작 코드1)은 인스트럭션 셋(IST_SET)의 시작을 지시할 수 있다. 명령 생성 인스트럭션(동작 코드2)은 쓰기 명령을 제공하기 위한 제어 신호의 생성을 지시할 수 있다. 명령 생성 인스트럭션(동작 코드2)의 부가 정보 필드에는 디스크립터(DSC)에 포함된 명령 정보(CMD)가 디스크립터 파라미터로서 부가될 수 있다. 어드레스 생성 인스트럭션(동작 코드3)은 데이터가 저장될 어드레스를 제공하기 위한 제어 신호의 생성을 지시할 수 있다. 어드레스 생성 인스트럭션(동작 코드3)의 부가 정보 필드에는 디스크립터(DSC)에 포함된 어드레스 정보(ADDR)가 디스크립터 파라미터로서 부가될 수 있다. 쓰기 제어 신호 생성 인스트럭션(동작 코드4)은 데이터를 불휘발성 메모리 장치(110)에 제공하기 위한 제어 신호의 생성을 지시할 수 있다.
지연 인스트럭션(동작 코드6)은 제어 신호 생성의 지연을 지시할 수 있다. 예시적으로, 불휘발성 메모리 장치(110)의 쓰기 동작을 제어하는 경우, 쓰기 회로를 통해서 메모리 셀에 데이터를 저장하는 시간 동안 제어 신호 생성의 지연이 필요할 수 있다. 이러한 경우, 지연 인스트럭션(동작 코드6)이 지시될 수 있다. 상태 확인 인스트럭션(동작 코드8)은 쓰기 동작에 대한 불휘발성 메모리 장치(110)의 상태 정보를 확인하기 위한 제어 신호의 생성을 지시할 수 있다. 종료 인스트럭션(동작 코드7)은 인스트럭션 셋(IST_SET)의 종료를 지시할 수 있다.
이러한 방식과 같이, 인스트럭션 테이블에 정의된 인스트럭션을 조합하여 인스트럭션 셋을 구성하고, 인스트럭션 셋의 수행에 필요한 부가 정보를 디스크립터 파라미터에 근거하여 부가하면, 불휘발성 메모리 장치(110)의 동작을 제어하기 위해서 제공해야할 제어 신호를 불휘발성 메모리 장치(110)의 제어 절차에 적합하게 생성할 수 있다.
도 6은 본 발명의 실시 예에 따른 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 불휘발성 메모리 장치(1220)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1210)는 불휘발성 메모리 장치(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 메모리 인터페이스 유닛(1213), 램(1214) 및 에러 정정 코드(ECC) 유닛(1215)을 포함할 수 있다.
컨트롤 유닛(1212)은 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성될 수 있다. 램(1214)은 컨트롤 유닛(1212)의 동작 메모리(working memory)로서 이용될 수 있다. 램(1214)은 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은 USB(Universal Serial Bus) 프로토콜, UFS(Universal Flash Storage) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, 그리고 SAS(Serial Attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스 유닛(1213)은 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)와 데이터를 주고 받도록 구성될 수 있다.
메모리 인터페이스 유닛(1213)은 도 1 내지 도 5를 통해서 설명된 바와 같이, 인스트럭션 테이블에 정의된 인스트럭션을 조합하여 인스트럭션 셋을 구성하고, 인스트럭션 셋의 수행에 필요한 부가 정보를 디스크립터 파라미터에 근거하여 부가하는 방식으로 불휘발성 메모리 장치(1220)로 제공해야할 제어 신호를 생성할 수 있다.
에러 정정 코드 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 오류를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성될 수 있다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
불휘발성 메모리 장치(1220)는 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(Secure Digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 중 어느 하나로 제조될 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250), 전원 커넥터(2260)를 포함할 수 있다.
SSD(2200)는 호스트 장치(2100)의 요청에 응답하여 동작할 수 있다. 즉, SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스하도록 구성될 수 있다. 예를 들면, SSD 컨트롤러(2210)는 불휘발성 메모리 장치들(2231~223n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성될 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장하도록 구성될 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장하도록 구성될 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공하도록 구성될 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 8은 도 7에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), 에러 정정 코드(ECC) 유닛(2213), 컨트롤 유닛(2214) 및 램(2215)을 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
메모리 인터페이스 유닛(2211)은 도 1 내지 도 5를 통해서 설명된 바와 같이, 인스트럭션 테이블에 정의된 인스트럭션을 조합하여 인스트럭션 셋을 구성하고, 인스트럭션 셋의 수행에 필요한 부가 정보를 디스크립터 파라미터에 근거하여 부가하는 방식으로 불휘발성 메모리 장치(1220)로 제공해야할 제어 신호를 생성할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성될 수 있다. 생성된 패러티 비트는 불휘발성 메모리(2231~223n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출하도록 구성될 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성될 수 있다. 컨트롤 유닛(2214)은 호스트 장치(2100)의 요청에 응답하여 SSD 컨트롤러(2210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(2220) 및 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 램(2215)은 이러한 펌웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(100), 도 6에 도시된 데이터 저장 장치(1200) 또는 도 7에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(3000)은 배터리(Battery), 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
110 : 불휘발성 메모리 장치
120 : 컨트롤러
130 : 호스트 인터페이스 유닛
140 : 컨트롤 유닛
150 : 휘발성 메모리
160 : 메모리 컨트롤 유닛

Claims (20)

  1. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술되고, 인스트럭션 메모리에 저장된 인스트럭션 셋의 어드레스를 포함하는 디스크립터를 생성하여, 휘발성 메모리에 저장하는 컨트롤 유닛; 및
    상기 휘발성 메모리로부터 상기 디스크립터를 독출하고, 상기 독출된 디스크립터에 포함된 인스트럭션 셋의 어드레스에 기초하여 인스트럭션 메모리로부터 인스트럭션 셋을 페치하며, 상기 디스크립터로부터 디스크립터 파라미터를 추출하고 상기 페치된 인스트럭션 셋에 부가하여, 상기 디스크립터 파라미터가 부가된 상기 페치된 인스트럭션 셋에 근거하여 제어 신호를 생성하고 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛을 포함하고,
    상기 인스트럭션 셋은 상기 불휘발성 메모리 장치를 제어하기 위한 제어 절차를 나열한 것인 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤 유닛은,
    상기 디스크립터로부터 상기 페치된 인스트럭션 셋에 대응하는 상기 디스크립터 파라미터를 추출하고, 추출된 상기 디스크립터 파라미터를 상기 페치된 인스트럭션 셋의 수행에 필요한 부가 정보로서 부가하는 디스크립터 처리 블럭; 및
    상기 인스트럭션 셋과 그것에 부가된 상기 디스크립터 파라미터에 근거하여 상기 불휘발성 메모리 장치로 제공될 상기 제어 신호들을 생성하는 신호 생성 블럭을 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 디스크립터 처리 블럭은,
    직접 메모리 접근 블럭;
    상기 직접 메모리 접근 블럭을 통해서 상기 휘발성 메모리로부터 상기 디스크립터를 독출하는 디스크립터 페치 블럭;
    상기 독출된 디스크립터에 포함된 상기 인스트럭션 셋의 어드레스에 근거하여 상기 인스트럭션 메모리로부터 상기 인스트럭션 셋을 페치하고, 상기 독출된 디스크립터로부터 상기 디스크립터 파라미터를 추출하고, 상기 페치된 인스트럭션 셋에 상기 추출된 디스크립터 파라미터를 부가하는 인스트럭션 페치 블럭; 및
    상기 페치된 인스트럭션 셋과 그것에 부가된 상기 디스크립터 파라미터를 상기 신호 생성 블럭에 제공하고, 상기 직접 메모리 접근 블럭을 통해서 상기 불휘발성 메모리 장치에 제공될 데이터 또는 상기 불휘발성 메모리 장치로부터 독출된 데이터를 처리하고, 상기 제어 신호들에 따른 상기 불휘발성 메모리 장치의 상태 정보를 수신하는 인스트럭션 푸쉬 블럭을 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 디스크립터 페치 블럭은,
    디스크립터 아이디를 저장하는 디스크립터 큐; 및
    상기 디스크립터 큐로부터 상기 디스크립터 아이디를 페치하고, 상기 페치된 디스크립터 아이디에 대응하는 디스크립터 어드레스를 산출하고, 산출된 디스크립터 어드레스를 상기 직접 메모리 접근 블럭으로 제공하는 디스크립터 페치 유한 상태 머신(FSM)을 포함하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 직접 메모리 접근 블럭은 상기 디스크립터 어드레스에 근거하여 상기 휘발성 메모리로부터 상기 디스크립터를 독출하고, 상기 독출된 디스크립터를 상기 인스트럭션 페치 블럭으로 제공하는 데이터 저장 장치.
  6. 제4항에 있어서,
    상기 컨트롤 유닛은 디스크립터들을 생성하고, 상기 디스크립터들 각각에 대응하는 디스크립터 아이디들을 상기 디스크립터 큐에 저장하고,
    상기 디스크립터 페치 유한 상태 머신은 생성된 순서에 따라서 상기 디스크립터 큐에 저장된 디스크립터 아이디들 중에서 어느 하나를 페치하는 데이터 저장 장치.
  7. 제3항에 있어서,
    상기 인스트럭션 페치 블럭은,
    상기 인스트럭션 셋을 저장하는 상기 인스트럭션 메모리;
    상기 인스트럭션 메모리로부터 상기 인스트럭션 셋을 페치하고, 상기 디스크립터로부터 상기 디스크립터 파라미터를 추출하는 인스트럭션 페치 유한 상태 머신(FSM); 및
    상기 인스트럭션 페치 유한 상태 머신으로부터 제공된 상기 인스트럭션 셋과 그것에 부가된 상기 디스크립터 파라미터를 저장하는 레지스터를 포함하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 데이터 저장 장치의 부트 업 동작 시, 복수의 인스트럭션 셋들이 상기 인스트럭션 메모리에 로딩되고,
    상기 인스트럭션 페치 유한 상태 머신은 상기 복수의 인스트럭션 셋들 중에서 상기 독출된 디스크립터에 포함된 상기 인스트럭션 셋의 어드레스에 근거하여 상기 인스트럭션 셋을 페치하는 데이터 저장 장치.
  9. 제3항에 있어서,
    상기 인스트럭션 푸쉬 블럭은 상기 독출된 디스크립터에 포함된 데이터 버퍼 메모리 어드레스를 상기 직접 메모리 접근 블럭에 제공하고,
    상기 직접 메모리 접근 블럭은 상기 데이터 버퍼 메모리 어드레스에 대응하는 상기 휘발성 메모리의 영역에 저장된 데이터를 상기 신호 생성 블럭에 제공하거나, 상기 불휘발성 메모리 장치로부터 제공된 데이터를 상기 데이터 버퍼 메모리 어드레스에 대응하는 상기 휘발성 메모리의 영역에 저장하는 데이터 저장 장치.
  10. 제3항에 있어서,
    상기 인스트럭션 푸쉬 블럭은 상기 독출된 디스크립터에 포함된 디스크립터 어드레스와 상기 불휘발성 메모리 장치의 상태 정보를 상기 직접 메모리 접근 블럭에 제공하고,
    상기 직접 메모리 접근 블럭은 상기 디스크립터 어드레스에 대응하는 상기 휘발성 메모리의 상태 정보 필드에 상기 불휘발성 메모리 장치의 상태 정보를 저장하는 데이터 저장 장치.
  11. 제2항에 있어서,
    상기 인스트럭션 셋은 상기 제어 신호들 각각의 생성을 지시하는 인스트럭션들이 상기 불휘발성 메모리 장치의 제어 절차에 따라 조합된 것을 특징으로 하는 데이터 저장 장치.
  12. 제1항에 있어서,
    상기 컨트롤 유닛은, 상기 디스크립터의 아이디 정보, 상기 디스크립터의 처리 결과를 의미하는 상태 정보, 상기 디스크립터가 저장된 상기 휘발성 메모리의 어드레스 정보를 포함하는 상기 컨트롤 유닛의 관리 정보 필드, 상기 휘발성 메모리의 데이터 버퍼 영역의 어드레스 정보, 상기 인스트럭션 셋이 저장된 상기 인스트럭션 메모리의 어드레스 정보를 포함하는 상기 메모리 컨트롤 유닛의 동작 정보 필드, 그리고 상기 불휘발성 메모리 장치에 제공될 명령 정보, 어드레스 정보를 포함하는 상기 불휘발성 메모리 장치 제어 정보 필드로 구성된 상기 디스크립터를 생성하는 데이터 저장 장치.
  13. 디스크립터 버퍼 메모리로부터 디스크립터를 독출하며, 상기 디스크립터는 불휘발성 메모리 장치를 제어하기 위한 작업이 기술되며 인스트럭션 메모리에 저장된 인스트럭션 셋의 어드레스를 포함하는 디스크립터 페치 블럭;
    상기 독출된 상기 디스크립터에 포함된 인스트럭션 셋의 어드레스에 근거하여 상기 인스트럭션 메모리로부터 인스트럭션 셋을 페치하고, 상기 독출된 디스크립터로부터 디스크립터 파라미터를 추출하여 상기 인스트럭션 셋에 부가하는 인스트럭션 페치 블럭; 및
    상기 불휘발성 메모리 장치로 제공될 제어 신호를 생성하도록, 상기 페치된 인스트럭션 셋과 상기 페치된 인스트럭션 셋에 부가된 상기 디스크립터 파라미터를 신호 생성 블럭으로 제공하는 인스트럭션 푸쉬 블럭을 포함하고,
    상기 인스트럭션 셋은 상기 불휘발성 메모리 장치를 제어하기 위한 제어 절차를 나열한 것인 메모리 컨트롤 유닛.
  14. 제13항에 있어서,
    상기 디스크립터 버퍼 메모리를 액세스하는 직접 메모리 접근 블럭을 더 포함하는 메모리 컨트롤 유닛.
  15. 제14항에 있어서,
    상기 디스크립터 페치 블럭은,
    상기 디스크립터의 아이디를 저장하는 디스크립터 큐; 및
    상기 디스크립터 큐로부터 상기 디스크립터의 아이디를 페치하고, 페치된 디스크립터 아이디에 대응하는 디스크립터 어드레스를 산출하고, 산출된 디스크립터 어드레스에 근거하여 상기 디스크립터를 독출하도록 상기 직접 메모리 접근 블럭에 요청하는 디스크립터 페치 유한 상태 머신을 포함하는 메모리 컨트롤 유닛.
  16. 제15항에 있어서,
    상기 인스트럭션 페치 블럭은,
    상기 인스트럭션 셋을 저장하는 상기 인스트럭션 메모리;
    상기 직접 메모리 접근 블럭으로부터 제공된 상기 디스크립터에 포함된 상기 인스트럭션 메모리의 상기 어드레스에 근거하여 상기 인스트럭션 셋을 페치하는 인스트럭션 페치 유한 상태 머신; 및
    페치된 인스트럭션 셋과 상기 디스크립터 파라미터를 저장하는 레지스터를 포함하는 메모리 컨트롤 유닛.
  17. 제16항에 있어서,
    상기 인스트럭션 푸쉬 블럭은 상기 레지스터로부터 상기 페치된 인스트럭션 셋과 상기 디스크립터 파라미터를 독출하고 상기 신호 생성 블럭으로 제공하는 인스트럭션 푸쉬 유한 상태 머신을 포함하는 메모리 컨트롤 유닛.
  18. 직접 메모리 접근 블럭;
    디스크립터 아이디들을 저장하는 디스크립터 큐;
    상기 디스크립터 아이디들 중에서 어느 하나를 페치하고, 페치된 디스크립터 아이디에 대응하는 디스크립터 어드레스를 산출하여, 산출된 디스크립터 어드레스에 근거하여 디스크립터 버퍼 메모리로부터 불휘발성 메모리 장치를 제어하기 위한 작업이 기술되며 인스트럭션 메모리에 저장된 인스트럭션 셋의 어드레스를 포함하는 디스크립터를 독출하도록 상기 직접 메모리 접근 블럭에 요청하는 디스크립터 페치 유한 상태 머신;
    복수의 인스트럭션 셋들을 저장하는 인스트럭션 메모리;
    상기 독출된 디스크립터에 포함된 상기 인스트럭션 셋의 어드레스에 근거하여 상기 인스트럭션 메모리로부터 인스트럭션 셋을 페치하고, 상기 독출한 디스크립터로부터 추출한 디스크립터 파라미터를 상기 페치된 인스트럭션 셋에 부가하는 인스트럭션 페치 유한 상태 머신; 및
    페치된 인스트럭션 셋과 상기 페치된 인스트럭션 셋에 부가된 디스크립터 파라미터를 신호 생성 블럭에 제공하고, 상기 독출된 디스크립터 파라미터에 근거하여 데이터 버퍼 메모리에 저장된 데이터 또는 상기 데이터 버퍼 메모리에 저장될 데이터를 처리하도록 상기 직접 메모리 접근 블럭에 요청하는 인스트럭션 푸쉬 유한 상태 머신을 포함하고,
    상기 인스트럭션 셋은 상기 불휘발성 메모리 장치를 제어하기 위한 제어 절차를 나열한 것인 메모리 컨트롤 유닛.
  19. 제18항에 있어서,
    상기 인스트럭션 푸쉬 유한 상태 머신은 상기 디스크립터의 처리 결과를 상기 신호 생성 블럭으로부터 제공받는 메모리 컨트롤 유닛.
  20. 제18항에 있어서,
    상기 신호 생성 블럭은 상기 페치된 인스트럭션 셋과 상기 독출된 디스크립터 파라미터에 근거하여 메모리 장치를 제어하기 위한 제어 신호들을 생성하는 메모리 컨트롤 유닛.
KR1020140048497A 2014-04-23 2014-04-23 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치 KR102180972B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140048497A KR102180972B1 (ko) 2014-04-23 2014-04-23 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
US14/483,990 US9652403B2 (en) 2014-04-23 2014-09-11 Memory control unit and data storage device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140048497A KR102180972B1 (ko) 2014-04-23 2014-04-23 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치

Publications (2)

Publication Number Publication Date
KR20150122823A KR20150122823A (ko) 2015-11-03
KR102180972B1 true KR102180972B1 (ko) 2020-11-20

Family

ID=54334922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140048497A KR102180972B1 (ko) 2014-04-23 2014-04-23 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치

Country Status (2)

Country Link
US (1) US9652403B2 (ko)
KR (1) KR102180972B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014207417A1 (de) * 2014-04-17 2015-10-22 Robert Bosch Gmbh Schnittstelleneinheit
KR20150122825A (ko) * 2014-04-23 2015-11-03 에스케이하이닉스 주식회사 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
US9817776B2 (en) * 2015-01-19 2017-11-14 Microsoft Technology Licensing, Llc Memory descriptor list caching and pipeline processing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040034718A1 (en) * 2002-08-15 2004-02-19 Dror Goldenberg Prefetching of receive queue descriptors
US20060080479A1 (en) * 2004-10-12 2006-04-13 Nec Electronics Corporation Information processing apparatus
US20090064095A1 (en) * 2007-08-29 2009-03-05 Convey Computer Compiler for generating an executable comprising instructions for a plurality of different instruction sets
US20100198998A1 (en) * 2009-01-30 2010-08-05 Fujitsu Limited I/o controller and descriptor transfer method

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2289353B (en) * 1994-05-03 1997-08-27 Advanced Risc Mach Ltd Data processing with multiple instruction sets
DE69614291T2 (de) * 1995-03-17 2001-12-06 Lsi Logic Corp., Fort Collins (n+i) Ein/Ausgabekanälesteuerung, mit (n) Datenverwaltern, in einer homogenen Software-Programmierbetriebsumgebung
US6115771A (en) * 1998-03-31 2000-09-05 Lsi Logic Corporation Method and system for converting computer peripheral equipment to SCSI-compliant devices
US6145016A (en) * 1998-09-03 2000-11-07 Advanced Micro Devices, Inc. System for transferring frame data by transferring the descriptor index data to identify a specified amount of data to be transferred stored in the host computer
US20020004897A1 (en) * 2000-07-05 2002-01-10 Min-Cheng Kao Data processing apparatus for executing multiple instruction sets
EP1193610B1 (en) * 2000-09-29 2006-11-15 Ricoh Company, Ltd. Data processing apparatus and DMA data transfer method
US7024549B1 (en) * 2001-07-31 2006-04-04 Western Digital Ventures, Inc. Disk drive having a protected partition configured to load an operating system for performing a user-selected function
US6799232B1 (en) * 2001-12-05 2004-09-28 Zarlink Semiconductor V.N., Inc. Automatic byte swap and alignment for descriptor-based direct memory access data transfers
JP4373255B2 (ja) * 2004-03-23 2009-11-25 富士通株式会社 ダイレクトメモリアクセス制御装置および方法
JP4456490B2 (ja) * 2005-01-14 2010-04-28 富士通株式会社 Ｄｍａ装置
JP2006259898A (ja) * 2005-03-15 2006-09-28 Toshiba Corp Ｉ／ｏコントローラ、信号処理システム、およびデータ転送方法
US7287114B2 (en) * 2005-05-10 2007-10-23 Intel Corporation Simulating multiple virtual channels in switched fabric networks
JP4343923B2 (ja) * 2006-06-02 2009-10-14 富士通株式会社 Ｄｍａ回路およびデータ転送方法
US8001285B1 (en) * 2007-12-11 2011-08-16 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for reducing host processor activity during interaction with peripheral devices
US20090296683A1 (en) * 2008-05-27 2009-12-03 Fujitsu Limited Transmitting a protocol data unit using descriptors
GB2478726B (en) * 2010-03-15 2013-12-25 Advanced Risc Mach Ltd Mapping between registers used by multiple instruction sets
US8719534B1 (en) * 2012-03-21 2014-05-06 Netapp, Inc. Method and system for generating a migration plan

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040034718A1 (en) * 2002-08-15 2004-02-19 Dror Goldenberg Prefetching of receive queue descriptors
US20060080479A1 (en) * 2004-10-12 2006-04-13 Nec Electronics Corporation Information processing apparatus
US20090064095A1 (en) * 2007-08-29 2009-03-05 Convey Computer Compiler for generating an executable comprising instructions for a plurality of different instruction sets
US20100198998A1 (en) * 2009-01-30 2010-08-05 Fujitsu Limited I/o controller and descriptor transfer method

Also Published As

Publication number Publication date
US20150309943A1 (en) 2015-10-29
US9652403B2 (en) 2017-05-16
KR20150122823A (ko) 2015-11-03

Similar Documents

Publication Publication Date Title
KR102395541B1 (ko) 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
KR102020466B1 (ko) 버퍼 메모리 장치를 포함하는 데이터 저장 장치
KR102140592B1 (ko) 데이터 저장 장치
KR102565918B1 (ko) 데이터 저장 장치 및 그것의 동작방법
KR20150006614A (ko) 데이터 저장 장치 및 그것의 동작 방법
US9372741B2 (en) Data storage device and operating method thereof
US9606811B2 (en) Operating method of data storage device
KR20150074550A (ko) 데이터 저장 장치 및 그것을 포함하는 데이터 처리 시스템
US20150019796A1 (en) Data storage device and operating method thereof
KR20160105625A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20160097657A (ko) 데이터 저장 장치 그리고 그것의 동작 방법
US8883521B2 (en) Control method of multi-chip package memory device
US20150052290A1 (en) Data storage device and operating method thereof
KR20170094674A (ko) 데이터 저장 장치
KR102140297B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US20210326060A1 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
KR102180972B1 (ko) 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
KR20200089939A (ko) 메모리 시스템 및 그 동작 방법
KR20140080948A (ko) 데이터 저장 장치의 동작 방법
US9524757B2 (en) Data storage device capable of reducing power consumption
US20140068150A1 (en) Data storage device and operating method thereof
KR20170142483A (ko) 데이터 저장 장치 및 그것의 동작 방법
US9501351B2 (en) Memory control unit and data storage device including the same
KR20150082930A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20170089646A (ko) 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right