KR20170142483A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

데이터 저장 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20170142483A
KR20170142483A KR1020160075996A KR20160075996A KR20170142483A KR 20170142483 A KR20170142483 A KR 20170142483A KR 1020160075996 A KR1020160075996 A KR 1020160075996A KR 20160075996 A KR20160075996 A KR 20160075996A KR 20170142483 A KR20170142483 A KR 20170142483A
Authority
KR
South Korea
Prior art keywords
data
control unit
memory device
memory
buffer
Prior art date
Application number
KR1020160075996A
Other languages
English (en)
Other versions
KR102609473B1 (ko
Inventor
신동재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160075996A priority Critical patent/KR102609473B1/ko
Priority to US15/240,877 priority patent/US10073637B2/en
Priority to TW105134323A priority patent/TWI727985B/zh
Priority to CN201611031950.6A priority patent/CN107526694B/zh
Publication of KR20170142483A publication Critical patent/KR20170142483A/ko
Application granted granted Critical
Publication of KR102609473B1 publication Critical patent/KR102609473B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/266—Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0787—Storage of error reports, e.g. persistent data storage, storage using memory protection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 불휘발성 메모리 장치를 저장 매체로써 사용하는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하는 컨트롤 유닛; 상기 디스크립터에 근거하여 제어 신호들과 쓰기 데이터를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛; 및 상기 메모리 컨트롤 유닛에 제공되는 제1 동작 전압과, 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압이 강하된 경우, 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 전압 디텍터를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치를 저장 매체로써 사용하는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 동작 전압이 강하(drop)되더라도 불휘발성 메모리 장치에 저장되는 데이터의 신뢰성을 향상시킬 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하는 컨트롤 유닛; 상기 디스크립터에 근거하여 제어 신호들과 쓰기 데이터를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛; 및 상기 메모리 컨트롤 유닛에 제공되는 제1 동작 전압과, 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압이 강하된 경우, 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 전압 디텍터를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 쓰기 동작은, 데이터를 상기 불휘발성 메모리 장치로 제공하고, 상기 데이터가 완전히 제공되기 전에 상기 컨트롤러에 제공되는 제1 동작 전압과 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압 중에서 어느 하나라도 전압 강하가 발생되었는지를 판단하고, 그리고 상기 전압 강하가 발생된 것으로 판단된 경우, 상기 데이터가 저장된 데이터 버퍼 메모리의 영역에 대한 할당을 유지한다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 제1 디스크립터를 생성하는 컨트롤 유닛; 상기 제1 디스크립터에 근거하여 제어 신호들과 데이터를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛; 및 상기 메모리 컨트롤 유닛에 제공되는 제1 동작 전압과, 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압 중에서 어느 하나라도 강하된 경우, 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 전압 디텍터를 포함하되, 상기 메모리 컨트롤 유닛은, 상기 전압 강하 신호에 근거하여, 전압 강하가 발생되었음을 나타내는 전원 상태 정보를 상기 제1 디스크립터를 통해서 상기 컨트롤 유닛에 보고한다.
본 발명의 실시 예에 따르면 동작 전압이 강하되더라도 불휘발성 메모리 장치에 데이터를 안정적으로 저장할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 컨트롤 유닛이 생성하는 디스크립터를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 전압 디텍터의 동작을 설명하기 위한 표이다.
도 4는 본 발명의 실시 예에 따른 메모리 컨트롤 유닛의 동작을 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 버퍼 매니저의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 전원 공급 블럭(110)을 포함할 수 있다. 전원 공급 블럭(110)은, 파워 서플라이, 전원 관리 집적 회로(power management integrated circuit)(PMIC) 등으로 구성될 수 있다.
전원 공급 블럭(110)은 외부 장치(도시되지 않음)로부터 제공되는 외부 전압(Vext)을 사용하여 동작 전압들(V1 및 V2)을 생성할 수 있다. 전압 공급 블럭(110)은 동작 전압들(V1 및 V2)을 컨트롤러(130)로 제공할 수 있다.
비록 도시되지는 않았지만, 동작 전압들(V1 및 V2)은 전원 라인을 통해서 컨트롤러(130)의 내부 블럭들 각각에 제공될 수 있다. 예를 들면, 제1 동작 전압(V1)은 메모리 컨트롤 유닛(160)에 제공될 수 있다. 예를 들면, 제2 동작 전압(V2)은 메모리 컨트롤 유닛(160)을 통해서 불휘발성 메모리 장치(120)에 제공될 수 있다.
데이터 저장 장치(100)는 불휘발성 메모리 장치(120)를 포함할 수 있다.
불휘발성 메모리 장치(120)는 데이터 저장 장치(100)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(120)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PCRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 강유전체 램(FRAM), 마그네틱 램(MRAM), 상 변화 램(PCRAM) 및 저항성 램(RERAM)는 메모리 셀에 대한 랜덤 액세스가 가능한 불휘발성 랜덤 액세스 메모리 장치의 한 종류이다. 불휘발성 메모리 장치(120)는 낸드 플래시 메모리 장치와 위에서 언급한 다양한 형태의 불휘발성 랜덤 액세스 메모리 장치의 조합으로 구성될 수 있다.
불휘발성 메모리 장치(120)는 채널(CH)을 통해서 컨트롤러(130)와 연결될 수 있다. 채널(CH)은 명령, 어드레스, 제어 클럭 신호 등과 같은 제어 신호들과 데이터를 전송할 수 있는 신호 라인을 의미할 수 있다.
데이터 저장 장치(100)는 컨트롤러(130)를 포함할 수 있다. 컨트롤러(130)는 컨트롤 유닛(140), 동작 메모리(150), 메모리 컨트롤 유닛(160), 전압 디텍터(170), 데이터 버퍼 메모리(180) 및 버퍼 매니저(190)를 포함할 수 있다. 컨트롤러(130)는 전원 공급 블럭(110)으로부터 제공된 동작 전압(V1)을 이용하여 동작할 수 있다.
컨트롤 유닛(140)은 컨트롤러(130)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(140)은 동작 메모리(150)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어 또는 소프트웨어를 구동하고, 내부의 기능 블럭들의 동작을 제어할 수 있다. 컨트롤 유닛(140)은 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다.
동작 메모리(150)는 컨트롤 유닛(140)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 동작 메모리(150)는 소프트웨어의 구동에 필요한 데이터를 저장할 수 있다. 동작 메모리(150)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다.
메모리 컨트롤 유닛(160)은 컨트롤 유닛(140)이 생성한 디스크립터(descriptor)에 근거하여 불휘발성 메모리 장치(120)를 제어할 수 있다. 디스크립터는 도 2를 참조하여 상세히 설명될 것이다. 메모리 컨트롤 유닛(160)은 메모리 인터페이스 유닛으로도 불릴 수 있다.
메모리 컨트롤 유닛(160)은 디스크립터에 근거하여 제어 신호들을 불휘발성 메모리 장치(120)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(120)를 제어하기 위한 명령, 어드레스, 제어 클럭 신호 등을 포함할 수 있다. 메모리 컨트롤 유닛(160)은 디스크립터에 근거하여 데이터 버퍼 메모리(180)에 저장된 데이터를 불휘발성 메모리 장치(120)로 제공할 수 있다. 메모리 컨트롤 유닛(160)은 제어 신호들과 데이터를 생성하고 구동(driving)하는 입출력 드라이버(161)(이하, IO 드라이버라고 칭함)를 포함할 수 있다.
전압 디텍터(170)는 전원 공급 블럭(110)으로부터 컨트롤러(130)로 제공되는 동작 전압들(V1 및 V2)의 전압 레벨을 감지할 수 있다. 전압 디텍터(170)는 동작 전압들(V1 및 V2)의 전압 레벨을 감지한 결과에 근거하여 전압 강하 신호(VD)를 메모리 컨트롤 유닛(160)으로 제공할 수 있다. 전압 디텍터(170)의 동작은 도 3을 참조하여 상세히 설명될 것이다.
데이터 버퍼 메모리(180)는, 불휘발성 메모리 장치(120)에 저장될 데이터를 임시 저장할 수 있다. 데이터 버퍼 메모리(180)는, 불휘발성 메모리 장치(120)로부터 읽혀진 데이터를 버퍼링할 수 있다. 비록 도시되지는 않았지만, 데이터 버퍼 메모리(180)는 관리의 편의를 위해서 복수의 영역들로 분할될 수 있다.
버퍼 매니저(190)는 데이터 버퍼 메모리(180)를 복수의 영역들로 분할할 수 있다. 버퍼 매니저(190)는 데이터 버퍼 메모리(180)의 영역들을 할당(allocate)하거나 해제(release)할 수 있다. 영역이 할당된다는 것은 해당 영역에 데이터가 저장된 상태를 의미하거나, 해당 영역에 저장된 데이터가 유효함을 의미할 수 있다. 영역이 해제된다는 것은 해당 영역에 데이터가 저장되지 않은 상태를 의미하거나, 해당 영역에 저장된 데이터가 무효함을 의미할 수 있다.
버퍼 매니저(190)는 데이터 버퍼 메모리(180)의 영역을 할당하거나 해제하기 위해서 버퍼 메모리 관리 테이블을 생성 및 관리할 수 있다.
버퍼 매니저(190)는 메모리 컨트롤 유닛(160)으로부터 제공되는 버퍼 해제 신호(RB)에 따라서 데이터 버퍼 메모리(180)의 영역을 해제할 수 있다. 버퍼 매니저(190)는 메모리 컨트롤 유닛(160)으로부터 제공되는 버퍼 유지 신호(MB)에 따라서 영역의 할당을 유지할 수 있다. 버퍼 매니저(190)의 동작은 도 5 및 도 6을 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 컨트롤 유닛이 생성하는 디스크립터를 설명하기 위한 도면이다.
디스크립터(DSC)는 불휘발성 메모리 장치(120)를 제어하기 위해서 메모리 컨트롤 유닛(160)이 처리해야할 작업이 기술된 작업 지시서(work order)를 의미할 수 있다. 디스크립터(DSC)는 컨트롤 유닛(140)에 의해서 생성되며, 메모리 컨트롤 유닛(160)에 의해서 해독되고 수행될 수 있다. 그러한 이유로, 디스크립터(DSC)는 컨트롤 유닛(140)이(또는 컨트롤 유닛(140)에 의해서 구동되는 펌웨어가) 관리하는 펌웨어 관리 정보(FMI), 메모리 컨트롤 유닛(160)의 동작에 필요한 메모리 컨트롤 유닛 동작 정보(MCUOI) 및 불휘발성 메모리 장치(120)를 제어하기 위해서 메모리 컨트롤 유닛(160)이 참조하는 불휘발성 메모리 장치 제어 정보(NVMCI)를 포함할 수 있다.
펌웨어 관리 정보(FMI)는, 디스크립터(DSC)가 생성될 때 부여되는 디스크립터 식별자(ID) 및 디스크립터(DSC)가 저장된 동작 메모리(150)의 어드레스(DSCADD)를 포함할 수 있다.
또한, 펌웨어 관리 정보(FMI)는, 디스크립터(DSC)의 처리 결과로서 컨트롤 유닛(140)에 보고(report)되는, 불휘발성 메모리 장치의 상태 정보(ST) 및 동작 전압들(V1 및 V2)이 강하되었는지 여부를 나타내는 전원 상태 정보(PWST)를 포함할 수 있다. 컨트롤 유닛(140)은, 불휘발성 메모리 장치의 상태 정보(ST) 및 전원 상태 정보(PWST)를 참조하여, 디스크립터(DSC)에 따라서 수행된 동작에 대한 후속 조치, 예를 들면, 에러 핸들링 동작을 수행할 수 있다.
메모리 컨트롤 유닛 동작 정보(MCUOI)는, 불휘발성 메모리 장치(120)가 수행해야할 동작(예를 들면, 읽기, 쓰기 동작 등)을 나타내는 동작 정보(OP)를 포함할 수 있다. 메모리 컨트롤 유닛 동작 정보(MCUOI)는, 불휘발성 메모리 장치(120)에 저장될 데이터가 저장된 데이터 버퍼 메모리(180)의 어드레스(DBADD) 또는 불휘발성 메모리 장치(120)로부터 읽혀진 데이터가 저장될 데이터 버퍼 메모리(180)의 어드레스(DBADD)를 포함할 수 있다.
불휘발성 메모리 장치 제어 정보(NVMCI)는, 불휘발성 메모리 장치(120)에 제공될 명령(CMD), 어드레스(ADD) 및 불휘발성 메모리 장치(120)에 저장될 데이터의 크기 또는 불휘발성 메모리 장치(120)로부터 읽혀질 데이터의 크기를 의미하는 데이터 크기 정보(DTS)를 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 전압 디텍터의 동작을 설명하기 위한 표이다. 앞서 설명된 바와 같이, 제1 동작 전압(V1)은 컨트롤러(130)의 내부 기능 블럭들에 제공되는 동작 전압이고, 제2 동작 전압(V2)은 불휘발성 메모리 장치(120)에 제공되는 동작 전압일 수 있다.
전압 디텍터(170)는 제1 동작 전압(V1)의 레벨이 제1 한계 전압(Vth1)의 레벨 미만인지를 감지할 수 있다. 제1 동작 전압(V1)의 레벨이 제1 한계 전압(Vth1)의 레벨 미만인 경우, 전압 디텍터(170)는 전압 강하가 발생되었음을 의미하는 전압 강하 신호(VD)를 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
전압 디텍터(170)는 제2 동작 전압(V2)의 레벨이 제2 한계 전압(Vth2)의 레벨 미만인지를 감지할 수 있다. 제2 동작 전압(V2)의 레벨이 제2 한계 전압(Vth2)의 레벨 미만인 경우, 전압 디텍터(170)는 전압 강하가 발생되었음을 의미하는 전압 강하 신호(VD)를 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
즉, 제1 동작 전압(V1)과 제2 동작 전압(V2) 중에서 어느 하나라도 전압 강하가 발생되면, 전압 디텍터(170)는 전압 강하 신호(VD)를 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 컨트롤 유닛의 동작을 설명하기 위한 도면이다. 예시적으로, 디스크립터에 근거하여 불휘발성 메모리 장치(120)의 쓰기 동작을 제어하는 메모리 컨트롤 유닛(160)의 제어 흐름(즉, 제어 신호들과 데이터의 전송 과정)이 도 4에 도시된다.
메모리 컨트롤 유닛(160)은 쓰기 동작을 지시하는 제1 명령(CMD1)을 불휘발성 메모리 장치(120)로 제공할 수 있다. 메모리 컨트롤 유닛(160)은 데이터가 저장될 불휘발성 메모리 장치(120)의 메모리 셀들의 어드레스(ADD)를 불휘발성 메모리 장치(120)로 제공할 수 있다.
메모리 컨트롤 유닛(160)은 데이터(D1~Dn)를 불휘발성 메모리 장치(120)로 제공할 수 있다. 데이터(D1~Dn)가 불휘발성 메모리 장치(120)로 제공되는 구간을 "데이터 입력(Din)" 구간이라 정의할 것이다. 데이터 입력 구간(Din) 이후, 메모리 컨트롤 유닛(160)은, 전압 디텍터(170)로부터 제공된 전압 강하 신호(VD)에 근거하여, 버퍼 유지 신호(MB) 또는 버퍼 해제 신호(RB)를 버퍼 매니저(190)로 제공할 수 있다.
데이터 입력 구간(Din) 이전에(즉, 데이터의 제공이 완료되기 전에) 전압 강하 신호(VD)가 수신된 경우, 메모리 컨트롤 유닛(160)은 버퍼 유지 신호(MB)를 버퍼 매니저(190)로 제공할 수 있다. 반면, 데이터 입력 구간(Din) 이전에 전압 강하 신호(VD)가 수신되지 않은 경우, 메모리 컨트롤 유닛(160)은 버퍼 해제 신호(RB)를 버퍼 매니저(190)로 제공할 수 있다.
데이터 입력 구간(Din) 이후, 메모리 컨트롤 유닛(160)은 내부 동작(ITOP)을 시작하도록 지시하는 제2 명령(CMD2)을 불휘발성 메모리 장치(120)로 제공할 수 있다. 내부 동작(ITOP)은 불휘발성 메모리 장치(120)의 메모리 셀들에 데이터(D1~Dn)가 실제로 저장되는 동작을 의미할 수 있다. 경우에 따라서, 제2 명령(CMD2)의 전송 절차는 생략될 수 있다.
내부 동작 시간(tITOP)(또는 tPROG)이 경과된 이후, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태를 판단하기 위한 제3 명령(CMD3)을 불휘발성 메모리 장치(120)로 제공할 수 있다. 불휘발성 메모리 장치(120)는, 제3 명령(CMD3)에 따라서, 수행된 쓰기 동작의 결과, 즉, 쓰기 동작이 패스되었는지 또는 페일되었는지를 상태 정보(ST)로서 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
불휘발성 메모리 장치의 상태 정보(ST)가 수신된 이후, 메모리 컨트롤 유닛(160)은, 불휘발성 메모리 장치(120)로부터 제공된 상태 정보(ST)와 전압 디텍터(170)로부터 제공된 전압 강하 신호(VD)에 근거하여, 불휘발성 메모리 장치(120)의 상태 정보(ST)와 전원 상태 정보(PWST)를 디스크립터(DSC)를 통해서 컨트롤 유닛(140)에 보고(report)할 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 버퍼 매니저의 동작을 설명하기 위한 도면이다. 도 5는 버퍼 해제 신호(RB)가 수신된 경우 버퍼 매니저(190)의 동작을 보여주며, 도 6은 버퍼 유지 신호(MB)가 수신된 경우 버퍼 매니저(190)의 동작을 보여준다. 도 5 및 도 6을 설명함에 있어서, 도 4의 데이터(D1~Dn)를 저장하기 위해서데이터 버퍼 메모리의 제1 영역(A1)이 할당(ALC)된 상태를 예시할 것이다. 도 5 및 도 6의 버퍼 메모리 관리 테이블에 있어서, 심볼 "O"는 영역이 할당된 것을 의미하고, 심볼 "X"는 영역이 할당 해제된 것을 의미할 수 있다.
도 5를 참조하면, 데이터 입력 구간(Din) 이후 버퍼 해제 신호(RB)가 수신되면, 버퍼 매니저(190)는 데이터(D1~Dn)가 저장된 제1 영역(A1)의 할당을 해제할 수 있다. 즉, 버퍼 매니저(190)는 제1 영역(A1)이 할당 해제되었음을 의미하도록 버퍼 메모리 관리 테이블을 업데이트할 수 있다.
버퍼 매니저(190)에 의해서 할당 해제된 제1 영역(A1)은, 데이터(D1~Dn)가 실제로 삭제되지 않더라도, 데이터가 저장되지 않은 영역으로 인식될 수 있다. 할당 해제된 제1 영역(A1)은 다른 데이터의 저장을 위해서 새롭게 할당될 수 있다.
도 6을 참조하면, 데이터 입력 구간(Din) 이후 버퍼 유지 신호(MB)가 수신되면, 버퍼 매니저(190)는 데이터(D1~Dn)가 저장된 제1 영역(A1)의 할당을 유지할 수 있다. 즉, 데이터 입력 구간(Din) 이후 버퍼 유지 신호(MB)가 수신되면, 버퍼 매니저(190)는 데이터(D1~Dn)가 저장된 제1 영역(A1)의 할당을 해제하지 않을 수 있다. 이를 위해서, 버퍼 매니저(190)는 제1 영역(A1)이 할당되었음을 의미하도록 버퍼 메모리 관리 테이블을 유지할 수 있다.
제1 영역(A1)의 할당이 유지되면, 제1 영역(A1)은 다른 데이터의 저장을 위해서 새롭게 할당되지 않을 것이다. 이는, 제1 영역(A1)에 저장된 데이터(D1~Dn)를 이후에도 계속적으로 액세스할 수 있음을 의미할 수 있다. 제1 영역(A1)에 저장된 데이터(D1~Dn)는 컨트롤 유닛(140)의 에러 핸들링 동작에 사용될 수 있다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작을 설명하기 위한 순서도이다. 도 1의 컨트롤러(130)와 도 7을 참조하여 컨트롤러의 동작이 이하 상세히 설명될 것이다.
S105 단계에서, 메모리 컨트롤 유닛(160)은 컨트롤 유닛(140)에 의해서 생성된 디스크립터에 근거하여 쓰기 명령 및 어드레스를 불휘발성 메모리 장치(120)로 제공할 수 있다.
S110 단계에서, 메모리 컨트롤 유닛(160)은 디스크립터에 근거하여 데이터 버퍼 메모리(180)에 저장된 쓰기 데이터를 불휘발성 메모리 장치(120)로 제공할 수 있다. 즉, 메모리 컨트롤 유닛(160)은, 도 4에 도시된 데이터 입력 구간(Din)과 같이, 쓰기 데이터를 불휘발성 메모리 장치(120)로 전송할 수 있다.
S115 단계에서, 메모리 컨트롤 유닛(160)은 전압 강하가 발생되었는지를 판단할 수 있다. 예를 들면, 메모리 컨트롤 유닛(160)은, 쓰기 데이터가 완전히 제공되기 전에, 전압 디텍터(170)로부터 전압 강하 신호(VD)가 수신되었는지를 판단할 수 있다.
전압 강하가 발생되지 않은 것으로 판단된 경우, 절차는 S120 단계로 진행될 수 있다.
S120 단계에서, 메모리 컨트롤 유닛(160)은 버퍼 해제 신호를 버퍼 매니저(190)로 제공할 수 있다.
S125 단계에서, 버퍼 매니저(190)는, 메모리 컨트롤 유닛(160)으로부터 제공된 버퍼 해제 신호에 따라서, 쓰기 데이터가 저장된 영역의 할당을 해제할 수 있다. 예를 들면, 버퍼 매니저(190)는 쓰기 데이터가 저장된 영역이 할당 해제되도록 버퍼 메모리 관리 테이블을 업데이트할 수 있다.
S130 단계에서, 내부 동작 시간이 경과된 후, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태를 판단할 수 있다. 예시적으로, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태를 판단하기 위한 명령을 불휘발성 메모리 장치(120)로 제공할 수 있다. 또한, 불휘발성 메모리 장치(120)는, 그러한 명령에 따라서, 상태 정보, 즉, 쓰기 동작이 패스되었는지 또는 페일되었는지를 나타내는 정보를 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
S135 단계에서, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태 정보와 전원 상태 정보를 디스크립터를 통해서 컨트롤 유닛(140)으로 보고할 수 있다. 전압 강하가 발생되지 않았기 때문에, 전원 상태 정보는 "정상"을 의미할 것이다.
반면, 전압 강하가 발생된 것으로 판단된 경우, 절차는 S150 단계로 진행될 수 있다.
S150 단계에서, 메모리 컨트롤 유닛(160)은 버퍼 유지 신호를 버퍼 매니저(190)로 제공할 수 있다.
S155 단계에서, 버퍼 매니저(190)는, 메모리 컨트롤 유닛(160)으로부터 제공된 버퍼 유지 신호에 따라서, 쓰기 데이터가 저장된 영역의 할당을 유지할 수 있다.
S160 단계에서, 내부 동작 시간이 경과된 후, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태를 판단할 수 있다. 예시적으로, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태를 판단하기 위한 명령을 불휘발성 메모리 장치(120)로 제공할 수 있다. 또한, 불휘발성 메모리 장치(120)는, 그러한 명령에 따라서, 상태 정보, 즉, 쓰기 동작이 패스되었는지 또는 페일되었는지를 나타내는 정보를 메모리 컨트롤 유닛(160)으로 제공할 수 있다.
S165 단계에서, 메모리 컨트롤 유닛(160)은 불휘발성 메모리 장치의 상태 정보와 전원 상태 정보를 디스크립터를 통해서 컨트롤 유닛(140)으로 보고할 수 있다. 전압 강하가 발생되었기 때문에, 전원 상태 정보는 "전압 강하 발생"을 의미할 것이다.
S170 단계에서, 컨트롤 유닛(140)은 쓰기 데이터에 대한 쓰기 동작을 다시 수행할 수 있다. 즉, 컨트롤 유닛(140)은, 메모리 컨트롤 유닛(160)으로부터 보고된 전원 상태 정보에 근거하여, 쓰기 데이터가 불안정하게 입력된 것으로 판단할 수 있다. 그리고 컨트롤 유닛(140)은, 쓰기 데이터에 대한 에러 핸들링 동작을 수행할 수 있다. 예를 들면, 컨트롤 유닛(140)은, 데이터 버퍼 메모리에 유지된 쓰기 데이터에 대한 쓰기 동작이 다시 수행되도록, 새로운 디스크립터를 생성할 수 있다. 메모리 컨트롤 유닛(160)은, 새롭게 생성된 디스크립터에 근거하여, S105 단계부터 시작되는 쓰기 절차를 다시 수행할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 메모리 인터페이스 유닛(1213), 랜덤 액세스 메모리(1214) 및 에러 정정 코드(ECC) 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은 USB(universal serial bus) 프로토콜, UFS(universal flash storage) 프로토콜, MMC(multi-media card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(parallel advanced technology attachment) 프로토콜, SATA(serial advanced technology attachment) 프로토콜, SCSI(small computer system interface) 프로토콜, 그리고 SAS(serial attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(1212)은 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동할 수 있다.
랜덤 액세스 메모리(1214)는 컨트롤 유닛(1212)의 동작 메모리(working memory)로서 이용될 수 있다. 랜덤 액세스 메모리(1214)는 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
메모리 인터페이스 유닛(1213)은 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱할 수 있다. 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)와 데이터를 주고받을 수 있다.
에러 정정 코드(ECC) 유닛(1215)은 불휘발성 메모리 장치(1220)로 저장될 데이터를 ECC 인코딩할 수 있다. 그리고 에러 정정 코드(ECC) 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터를 ECC 디코딩할 수 있다.
불휘발성 메모리 장치(1220)는 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 중 어느 하나로 제조될 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이버(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라, UFS(universal flash storage), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), 에러 정정 코드(ECC) 유닛(2213), 컨트롤 유닛(2214) 및 랜덤 액세스 메모리(2215)를 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공할 수 있다. 예를 들면, 호스트 인터페이스(2212)는 UFS(universal flash storage), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 버퍼 메모리 장치(2220) 그리고 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2215)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2213)은 버퍼 메모리 장치(2220)에 저장된 데이터 중에서 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2213)은 검출된 에러를 정정할 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(100), 도 8에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공할 수 있다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장할 수 있다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장될 수 있다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리로서 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드될 수 있다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장될 수 있다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어질 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
110 : 불휘발성 메모리 장치
120 : 컨트롤러
130 : 컨트롤 유닛
140 : 동작 메모리
150 : 메모리 컨트롤 유닛
151 : IO 드라이버
160 : 전압 디텍터
170 : 버퍼 매니저
180 : 데이터 버퍼 메모리
190 : 전압 공급 블럭

Claims (20)

  1. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 디스크립터를 생성하는 컨트롤 유닛;
    상기 디스크립터에 근거하여 제어 신호들과 쓰기 데이터를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛; 및
    상기 메모리 컨트롤 유닛에 제공되는 제1 동작 전압과, 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압이 강하된 경우, 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 전압 디텍터를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 쓰기 데이터를 임시 저장하는 데이터 버퍼 메모리; 및
    상기 데이터 버퍼 메모리의 영역들에 대한 할당과 해제를 관리하는 버퍼 매니저를 더 포함하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 쓰기 데이터의 제공이 완료되기 전에 상기 전압 강하 신호가 수신된 경우, 상기 메모리 컨트롤 유닛은 상기 쓰기 데이터가 저장된 영역의 할당이 해제되지 않도록 제어하는 버퍼 유지 신호를 상기 버퍼 매니저로 제공하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 버퍼 매니저는 상기 버퍼 유지 신호에 따라서 상기 쓰기 데이터가 저장된 영역의 할당을 유지하는 데이터 저장 장치.
  5. 제3항에 있어서,
    상기 메모리 컨트롤 유닛은 전압 강하가 발생되었음을 나타내는 전원 상태 정보를 상기 디스크립터를 통해서 상기 컨트롤 유닛에 보고하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 컨트롤 유닛은 상기 전원 상태 정보에 근거하여 상기 쓰기 데이터에 대한 쓰기 동작을 다시 수행하는 데이터 저장 장치.
  7. 제2항에 있어서,
    상기 쓰기 데이터의 제공이 완료되기 전에 상기 전압 강하 신호가 수신되지 않은 경우, 상기 메모리 컨트롤 유닛은 상기 쓰기 데이터가 저장된 영역의 할당이 해제되도록 제어하는 버퍼 해제 신호를 상기 버퍼 매니저로 제공하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 버퍼 매니저는 상기 버퍼 해제 신호에 근거하여 상기 쓰기 데이터가 저장된 영역의 할당을 해제하는 데이터 저장 장치.
  9. 제1항에 있어서,
    상기 제1 동작 전압의 레벨이 제1 한계 전압의 레벨 미만인 경우, 상기 전압 디텍터는 상기 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 데이터 저장 장치.
  10. 제1항에 있어서,
    상기 제2 동작 전압의 레벨이 제2 한계 전압의 레벨 미만인 경우, 상기 전압 디텍터는 상기 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 데이터 저장 장치.
  11. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 쓰기 동작에 있어서:
    데이터를 상기 불휘발성 메모리 장치로 제공하고,
    상기 데이터가 완전히 제공되기 전에 상기 컨트롤러에 제공되는 제1 동작 전압과 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압 중에서 어느 하나라도 전압 강하가 발생되었는지를 판단하고, 그리고
    상기 전압 강하가 발생된 것으로 판단된 경우, 상기 데이터가 저장된 데이터 버퍼 메모리의 영역에 대한 할당을 유지하는 데이터 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 데이터에 대한 쓰기 동작을 다시 수행하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 전압 강하가 발생되지 않은 것으로 판단된 경우, 상기 데이터가 저장된 상기 데이터 버퍼 메모리의 영역에 대한 할당을 해제하는 데이터 저장 장치의 동작 방법.
  14. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하기 위한 작업이 기술된 제1 디스크립터를 생성하는 컨트롤 유닛;
    상기 제1 디스크립터에 근거하여 제어 신호들과 데이터를 상기 불휘발성 메모리 장치로 제공하는 메모리 컨트롤 유닛; 및
    상기 메모리 컨트롤 유닛에 제공되는 제1 동작 전압과, 상기 불휘발성 메모리 장치에 제공되는 제2 동작 전압 중에서 어느 하나라도 강하된 경우, 전압 강하 신호를 상기 메모리 컨트롤 유닛에 제공하는 전압 디텍터를 포함하되,
    상기 메모리 컨트롤 유닛은, 상기 전압 강하 신호에 근거하여, 전압 강하가 발생되었음을 나타내는 전원 상태 정보를 상기 제1 디스크립터를 통해서 상기 컨트롤 유닛에 보고하는 데이터 저장 장치.
  15. 제14항에 있어서,
    상기 컨트롤 유닛은, 상기 전원 상태 정보를 참조하여, 상기 제1 디스크립터에 따라서 수행된 상기 데이터의 쓰기 동작에 대한 에러 핸들링 동작을 수행하는 데이터 저장 장치.
  16. 제15항에 있어서,
    상기 컨트롤 유닛은 상기 데이터의 쓰기 동작을 다시 수행하기 위한 제2 디스크립터를 생성하는 데이터 저장 장치.
  17. 제16항에 있어서,
    상기 메모리 컨트롤 유닛은 상기 제2 디스크립터에 근거하여 상기 제어 신호들과 상기 데이터를 상기 불휘발성 메모리 장치로 다시 제공하는 데이터 저장 장치.
  18. 제14항에 있어서,
    상기 데이터를 저장하는 데이터 버퍼 메모리; 및
    상기 데이터 버퍼 메모리의 영역들에 대한 할당과 해제를 관리하는 버퍼 매니저를 더 포함하는 데이터 저장 장치.
  19. 제18항에 있어서,
    상기 메모리 컨트롤 유닛은 상기 전압 강하 신호에 근거하여 버퍼 유지 신호를 상기 버퍼 매니저로 제공하는 데이터 저장 장치.
  20. 제19항에 있어서,
    상기 버퍼 매니저는 상기 버퍼 유지 신호에 따라서 상기 데이터가 저장된 상기 데이터 버퍼 메모리의 영역에 대한 할당을 유지하는 데이터 저장 장치.
KR1020160075996A 2016-06-17 2016-06-17 데이터 저장 장치 및 그것의 동작 방법 KR102609473B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160075996A KR102609473B1 (ko) 2016-06-17 2016-06-17 데이터 저장 장치 및 그것의 동작 방법
US15/240,877 US10073637B2 (en) 2016-06-17 2016-08-18 Data storage device based on a descriptor and operating method thereof
TW105134323A TWI727985B (zh) 2016-06-17 2016-10-24 資料儲存裝置及其操作方法
CN201611031950.6A CN107526694B (zh) 2016-06-17 2016-11-22 数据存储装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160075996A KR102609473B1 (ko) 2016-06-17 2016-06-17 데이터 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170142483A true KR20170142483A (ko) 2017-12-28
KR102609473B1 KR102609473B1 (ko) 2023-12-04

Family

ID=60660160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160075996A KR102609473B1 (ko) 2016-06-17 2016-06-17 데이터 저장 장치 및 그것의 동작 방법

Country Status (4)

Country Link
US (1) US10073637B2 (ko)
KR (1) KR102609473B1 (ko)
CN (1) CN107526694B (ko)
TW (1) TWI727985B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283566B2 (en) * 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
TWI798034B (zh) * 2022-03-23 2023-04-01 慧榮科技股份有限公司 記憶體控制器與資料處理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130301373A1 (en) * 2012-05-14 2013-11-14 Eugene Jinglun Tam Memory Chip Power Management
KR20140007317A (ko) * 2010-07-07 2014-01-17 마벨 월드 트레이드 리미티드 비휘발성 반도체 메모리를 위한 인터페이스 관리 제어 시스템 및 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371709A (en) * 1993-04-01 1994-12-06 Microchip Technology Incorporated Power management system for serial EEPROM device
US6822899B1 (en) * 2002-12-23 2004-11-23 Cypress Semiconductor Corporation Method of protecting flash memory from data corruption during fast power down events
JP4870409B2 (ja) * 2004-10-26 2012-02-08 三星電子株式会社 不揮発性メモリ装置及びそれのプログラム方法
US7551617B2 (en) * 2005-02-08 2009-06-23 Cisco Technology, Inc. Multi-threaded packet processing architecture with global packet memory, packet recirculation, and coprocessor
WO2006104036A1 (ja) * 2005-03-28 2006-10-05 Matsushita Electric Industrial Co., Ltd. 記憶装置
US20070130390A1 (en) * 2005-11-21 2007-06-07 Yi-Hsien Hao Method and apparatus for effective package memory bandwidth management
US7716397B2 (en) * 2007-07-03 2010-05-11 Lsi Corporation Methods and systems for interprocessor message exchange between devices using only write bus transactions
US8185713B2 (en) * 2007-09-19 2012-05-22 Marvell World Travel Ltd. Flexible sequencer design architecture for solid state memory controller
KR101602939B1 (ko) * 2009-10-16 2016-03-15 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 데이터 관리 방법
US8819332B2 (en) * 2010-03-26 2014-08-26 Panasonic Corporation Nonvolatile storage device performing periodic error correction during successive page copy operations
US9483096B2 (en) * 2013-12-06 2016-11-01 Sandisk Technologies Llc Host interface of a memory device supplied with regulated or non-regulated power based on operating mode of the memory device
US9224433B1 (en) * 2014-04-09 2015-12-29 Altera Corporation Method and apparatus for power supply aware memory access operations in an integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140007317A (ko) * 2010-07-07 2014-01-17 마벨 월드 트레이드 리미티드 비휘발성 반도체 메모리를 위한 인터페이스 관리 제어 시스템 및 방법
US20130301373A1 (en) * 2012-05-14 2013-11-14 Eugene Jinglun Tam Memory Chip Power Management

Also Published As

Publication number Publication date
US10073637B2 (en) 2018-09-11
US20170364286A1 (en) 2017-12-21
CN107526694A (zh) 2017-12-29
CN107526694B (zh) 2021-05-04
TW201800931A (zh) 2018-01-01
KR102609473B1 (ko) 2023-12-04
TWI727985B (zh) 2021-05-21

Similar Documents

Publication Publication Date Title
KR102020466B1 (ko) 버퍼 메모리 장치를 포함하는 데이터 저장 장치
KR20200085967A (ko) 데이터 저장 장치 및 그 동작 방법
KR102395541B1 (ko) 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
KR20150006614A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102225313B1 (ko) 데이터 저장 장치의 동작 방법
KR102595233B1 (ko) 데이터 처리 시스템 및 그것의 동작 방법
KR20160025292A (ko) 데이터 저장 장치, 그것을 포함하는 데이터 처리 시스템 및 그것의 동작 방법
KR20150055413A (ko) 데이터 저장 장치
KR20160097657A (ko) 데이터 저장 장치 그리고 그것의 동작 방법
KR20210098717A (ko) 컨트롤러, 컨트롤러의 동작 방법 및 이를 포함하는 저장 장치
KR20160105625A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102100707B1 (ko) 데이터 저장 장치
KR20170094674A (ko) 데이터 저장 장치
KR102140297B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102434840B1 (ko) 데이터 저장 장치
US10019160B2 (en) Controller and data storage device including the same
KR102609473B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20210144249A (ko) 저장 장치 및 이의 동작 방법
KR102180972B1 (ko) 메모리 컨트롤 유닛 및 그것을 포함하는 데이터 저장 장치
KR102475688B1 (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR102155611B1 (ko) 데이터 저장 장치
KR20170031311A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20150059439A (ko) 데이터 저장 장치 및 그것을 포함하는 데이터 처리 시스템
KR20180077872A (ko) 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 데이터 저장 장치의 동작 방법
KR20220076803A (ko) 데이터 저장 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant