CN106339178B - 存储器控制单元及包括该存储器控制单元的数据存储设备 - Google Patents

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Abstract

本发明公开一种存储器控制单元，其包括：描述符取出块，其适用于从易失性存储器取出描述符；指令取出块，其适用于通过地址信息从指令存储器取出指令集，其中，所述指令取出块通过包含在取出的描述符中的索引信息从指令存储器中获取地址信息；以及存储器指令生成块，其适用于通过将包含在取出的描述符中的描述符参数值结合到取出的指令集而生成存储器指令。

Description

存储器控制单元及包括该存储器控制单元的数据存储设备
相关申请的交叉引用
本申请根据35 U.S.C.119(a)要求2015年7月9日提交到韩国知识产权局的申请号为10-2015-0097840的韩国申请，其全文以参阅的方式并入本文。
技术领域
本发明构思的各种实施例涉及一种数据存储设备，且尤其涉及一种能够有效生成将被提供给存储器装置的控制信号的存储器控制单元及一种包括该存储器控制单元的数据存储设备。
背景技术
近年来，计算环境的范式已经转变为普适计算，在普适计算中随时随地使用半导体装置。因此，诸如便携式电话、数码相机和笔记本电脑的便携式电子设备的使用迅速增加。便携式电子设备通常采用使用存储器装置的数据存储设备。数据存储设备用于为便携式电子设备存储数据。
使用存储器装置的数据存储设备不具有活动部件且是稳定的、坚固的，并具有快速信息存取速率和低功耗。具有这些优势的数据存储设备包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪存(UFS)装置和固态驱动器(SSD)。
发明内容
一个或多个典型的实施例涉及一种能够生成将被提供给存储器装置的控制信号的存储器控制单元及包括该存储器控制单元的数据存储设备。
根据实施例，本发明提供一种存储器控制单元。该存储器控制单 元可包括：描述符取出块，其适用于从易失性存储器取出描述符；指令取出块，其适用于通过地址信息从指令存储器取出指令集，其中，指令取出块通过包含在取出的描述符中的索引信息从指令存储器中获取地址信息；以及存储器指令生成块，其适用于通过将包含在取出的描述符中的描述符参数值结合到取出的指令集而生成存储器指令。
优选地，所述描述符取出块进一步包括适用于存储所述DMA块提供的所述描述符的描述符缓冲存储器。
优选地，存储器控制单元进一步包括适用于响应于所述存储器指令而生成将被提供给所述非易失性存储器装置的控制信号的信号生成单元。
根据实施例，本发明提供一种数据存储设备。该数据存储设备可包括：非易失性存储器装置；控制单元，其适用于生成描述符并将描述符存储在易失性存储器中；以及存储器控制单元，其包括存储器指令集的指令存储器且适用于通过包含在描述符中的索引信息从指令存储器获取与将从指令存储器取出的指令集对应的地址信息。
优选地，所述存储器控制单元包括适用于通过所述指令信息从所述指令存储器的索引区域获取所述地址信息的指令取出块，其中，所述地址信息包括所述指令存储器的指令集区域内的指令集的起始地址和计数值，以及其中，所述地址信息对应于所述指令集内的一个或多个指令。
优选地，所述指令取出块包括适用于根据所述地址信息整体或部分地取出所述指令集的指令取出逻辑。
优选地，所述指令取出块进一步包括适用于存储所述取出的指令集的指令缓冲存储器。
优选地，所述地址信息包括：第一地址信息，其包括多个索引地址信息；以及多个第二地址信息，每个都包括所述指令存储器的指令集区域内的所述指令集的起始地址和计数值，其中，所述第一地址信 息由所述索引信息表示，以及其中，所述多个第二地址信息分别由所述第一地址信息的所述多个索引地址信息表示。
优选地，所述存储器控制单元包括指令取出块，所述指令取出块适用于：通过所述索引信息和所述第一地址信息从所述指令存储器的索引区域获取所述多个第二地址信息，以及取出对应于所述指令集内的所述多个第二地址信息的一个或多个指令。
优选地，所述存储器控制单元进一步包括从所述易失性存储器取出所述描述符，以及根据所述地址信息整体或部分地从所述指令存储器取出所述指令集。
优选地，所述存储器控制单元进一步通过将包含在所述取出的描述符中的描述符参数值与所述取出的指令集结合而生成存储器指令。
优选地，所述存储器控制单元进一步响应于所述存储器指令而生成将被提供给所述非易失性存储器装置的控制信号。
根据实施例，可以减小用于存储器指令的存储容量，该指令是一种用于生成将被提供给存储器装置的控制信号的命令。
下面在题为“具体实施方式”的部分中描述这些和其他特征、方面和实施例。
附图说明
将从下面结合附图的详细描述中更加清楚地理解本发明的主题的上述和其他的方面、特征和优势，其中：
图1是典型地说明根据本发明构思的实施例的数据存储设备的框图；
图2和图3是说明存储在图1所示的易失性存储器中的描述符的示意图；
图4和图5是说明存储在图1所示的指令存储器中的指令集的示意图；
图6是通过图1所示的描述符处理单元说明读指令集的简图；
图7是说明响应于图6所示的读指令集的在信号生成单元和非易失性存储器装置之间的控制信号和数据流的时序图；
图8是典型地说明图1所示的描述符处理单元的框图；
图9是典型地说明根据典型实施例的单索引类型的指令存储器地址信息的示意图；
图10-12是说明根据本发明构思的实施例的直接获取地址信息的方法的示意图；
图13是典型地说明根据本发明构思的实施例的多索引类型的指令存储器地址信息的示意图；
图14是说明根据本发明构思的实施例的间接获取地址信息的方法的示意图；
图15是典型地说明根据本发明构思的实施例的数据处理系统的框图；
图16是典型地说明根据本发明构思的实施例的包括SSD的数据处理系统的框图；
图17是典型地说明图16所示的SSD控制器的框图；以及
图18是典型地说明根据本发明构思的实施例的配备有数据存储设备的计算机系统的框图。
具体实施方式
在此，参照典型实施例的示意横截面图(和中间结构)描述典型实施例。典型实施例不应被解释为限于在此所说明的特定形状。这些发明构思可以不同形式体现且本领域技术人员将想到可以在不脱离本发明构思的原则和精神的情况下作出改变，本发明构思的范围由权利要求及其等同物限定。
在此用于描述本发明的实施例的术语不是为了限制本发明的范围。还应注意的是，在本说明中，“连接/联接”不仅指一个组件直接联接另一个组件，而且指一个元件通过中间组件间接联接另一个组件。 另外，只要没有单独提到，单数形式可包括复数形式，反之亦然。冠词“a”、“an”及“the”由于其具有单个指示对象而为单数；然而，在本文件中单数形式的使用不应排出一个以上指示对象的存在。换言之，本发明以单数形式提及的元件可以表示一个或多个数量，除非本文清楚表示与其相反。将进一步理解，术语“包括(comprise)”、“包括(comprising)”、“包含(include)”和/或“包含(including)”在此使用时说明阐述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群组的存在或增加。
在下文中，将参照附图更详细地描述典型实施例。
图1是典型地说明根据实施例的数据存储设备100的框图。数据存储设备100可存储诸如便携式电话、MP3播放器、笔记本电脑、台式电脑、游戏机、电视机(TV)或车载式信息娱乐系统的主机设备(未示出)存取的数据。数据存储设备100可以是存储器系统。
数据存储设备100可以根据结合到主机设备的接口协议被制造为具有各种类型的存储设备中的任何一种。例如，数据存储设备100可被配置为各种类型的存储设备中的任何一种，例如SSD，多媒体卡(MMC)、嵌入式MMC(eMMC)、缩减尺寸的MMC(RS-MMC)或微型-MMC类型的MMC，安全数码(SD)、小型SD或微型-SD类型的SD卡，通用串行总线(USB)存储设备，通用闪存(UFS)设备，个人电脑存储卡国际协会(PCMCIA)卡类型的存储设备，外围组件互连(PCI)卡类型的存储设备，PCI-专用(PCI-E)卡类型的存储设备，紧凑式闪存(CF)卡、智能媒体卡和存储棒。
数据存储设备100可被制造为具有各种类型封装中的任何一种。例如，数据存储设备100可被制造为具有诸如叠层封装(POP)、封装系统(SIP)、芯片系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级封装(WFP)和晶片级堆栈封装(WSP)的各种类型的封装中 的任何一种。
数据存储设备100可包括半导体存储器装置110和控制器120。
半导体存储器装置110可用作数据存储设备100的存储媒介。半导体存储器装置110可被配置为诸如NAND闪存装置、NOR闪存装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)层的磁性RAM(MRAM)、使用硫族化物的相变RAM(PCRAM)和使用过渡金属氧化物的电阻式RAM(RERAM)的各种类型的非易失性存储器装置中的任何一种。FRAM、MRAM、PCRAM和RERAM可以是一种可随机访问存储单元的非易失性RAM装置。半导体存储器装置110可被配置为NAND闪存装置和上述各种类型的非易失性RAM装置的组合。在下文中，非易失性存储器装置可以为半导体存储器装置110。
控制器120可以通过驱动加载在易失性存储器150中的固件或软件来控制数据存储设备100的全部操作。控制器120可以解码和驱动诸如固件或软件的指令或算法的代码类型。控制器120可以软件形式或以软件和硬件结合的方式应用。
控制器120可包括主机接口单元130、控制单元140、易失性存储器150和存储器控制单元160。存储器控制单元160可指的是存储器接口单元。存储器控制单元160可包括描述符处理单元200和信号生成单元300。尽管未在图1中示出，但存储器控制单元160可进一步包括适用于检测从非易失性存储器装置110中读出的数据的错误的错误修正码(ECC)电路并修正检测到的错误。
主机接口单元130可根据主机设备的协议执行主机设备(未示出)和数据存储设备100之间的连接。例如，主机接口单元130可通过USB协议、UFS协议、MMC协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型电脑系统接口(SCSI)协议、串行连接SCSI(SAS)协议、PCI协议和PCI-E协议中的任何一种与主机设 备通信。
控制单元140可以分析和处理来自主机设备的请求输入。控制单元140可响应于主机设备的请求而控制控制器120的全部操作。控制单元140可根据用于驱动数据存储设备100的固件或软件来控制控制器120内部的功能块的操作。
易失性存储器150可存储通过控制单元140驱动的固件或软件。易失性存储器150可适用于存储被请求驱动固件或软件的数据。也就是说，易失性存储器150可用作控制单元140的工作存储器。易失性存储器150可适用于临时存储将被从主机设备传输到非易失性存储器装置110的数据或将被从非易失性存储器装置110传输到主机设备的数据。也就是说，易失性存储器150可用作数据缓存存储器。
存储器控制单元160可根据通过控制单元140生成的描述符控制非易失性存储器装置110。描述符可以是描述将被通过存储器控制单元160处理的工作以便控制非易失性存储器装置110的工作指令。稍后将详细描述描述符。
存储器控制单元160可根据描述符生成并驱动将被提供给非易失性存储器装置110的控制信号。控制信号可包括用于控制非易失性存储器装置110的命令和地址信号。存储器控制单元160可根据描述符将在易失性存储器150中缓冲的数据提供至非易失性存储器装置110。
描述符处理单元200可从描述符缓冲存储器例如从易失性存储器150的描述符存储区域取出描述符。描述符处理单元200可以根据描述符以索引方式从指令存储器231取出信号生成单元300可识别的指令集。描述符处理单元200可根据指令集和描述符的参数生成用于生成控制非易失性存储器装置110的控制信号的存储器指令。描述符处理单元200可将生成的存储器指令提供至信号生成单元300。稍后将详细描述描述符处理单元200的配置和操作。
信号生成单元300可根据描述符处理单元200提供的存储器指令生 成将被提供给非易失性存储器装置110的控制信号。信号生成单元300可将数据从描述符处理单元200传输到非易失性存储器装置110。信号生成单元300可将数据和状态信息从非易失性存储器装置110传输到描述符处理单元200。
将参照图2-7详细描述通过描述符处理单元200处理的描述符和指令集。
图2和3是说明存储在图1所示的易失性存储器150中的描述符的示意图。控制单元140可生成描述将被通过存储器控制单元160处理的工作的描述符DSC以便控制非易失性存储器装置110。当生成描述符DSC时，控制单元140可将单个标识(ID)分配给每个描述符DSC。控制单元140可将生成的描述符DSC存储在描述符缓冲存储器中，即，易失性存储器150的描述符区域。
可根据描述符DSC存储的位置分配描述符ID DSC_ID。例如，第1个到第k个描述符ID DSC_ID1至DSC_IDk可分别被分配给存储在第1个到第k个描述符区域1-k中的第1个到第k个描述符DSC1至DSCk。
也就是说，描述符ID DSC_ID可对应于存储描述符DSC的描述符区域。描述符IDDSC_ID可对应存储对应的描述符DSC的易失性存储器150的描述区域的描述符地址DSC_ADD。例如，第1个到第k个描述符IDs DSC_ID1至DSC_IDk可分别对应第1个到第k个描述符地址DSC_ADD1至DSC_ADD1k。
描述符DSC可在控制单元140中生成，且可被存储器控制单元160参考和解码。因此，如图3所示，描述符DSC可包括通过控制单元140管理的信息(“固件管理信息”)字段、用于存储器控制单元160的操作的信息(“存储器控制单元操作信息”)字段以及用于通过存储器控制单元160控制非易失性存储器装置110的信息(“非易失性存储器装置控制信息”)字段。
通过控制单元140管理的信息(“固件管理信息”)可包括当生成相 应的描述符DSC时分配给相应的描述符DSC的描述符ID DSC_ID以及作为描述符DSC的处理结果报告给控制单元140或被控制单元140参考的状态信息STTS。而且，通过控制单元140管理的信息(“固件管理信息”)可包括描述符地址DSC_ADD。
用于存储器控制单元160的操作的信息(“存储器控制单元操作信息”)可包括数据缓冲存储器的地址DT_ADD，在该数据缓冲存储器中根据存储器控制单元160的控制缓冲将被存储在非易失性存储器装置110中的数据或在该数据缓冲存储器中根据存储器控制单元160的控制缓冲从非易失性存储器装置110中读出的数据。例如，数据缓冲存储器的地址可表示易失性存储器150的数据缓冲区域的地址。
而且，用于存储器控制单元160的操作的信息(“存储器控制单元操作信息”)可包括指令存储器索引IST_IDX，该指令存储器索引IST_IDX为存储在指令存储器231中的指令集IST_SET的地址。稍后将详细描述指令存储器索引IST_IDX。
用于通过存储器控制单元160控制非易失性存储器装置110的信息(“非易失性存储器装置控制信息”)可包括将被存储在非易失性存储器装置110中或将被从非易失性存储器装置110中读出的数据的大小SZ。而且，用于通过存储器控制单元160控制非易失性存储器装置110的信息(“非易失性存储器装置控制信息”)可包括用于非易失性存储器装置的内部操作(例如，存储器单元的编程操作或感应操作)的延迟时间T。进一步地，用于通过存储器控制单元160控制非易失性存储器装置110的信息(“非易失性存储器装置控制信息”)可包括将被提供给非易失性存储器装置110的地址ADDR。
描述符参数DSC_PRM意思是从描述符DSC读取或获取的信息。例如，数据的大小SZ、延迟时间T以及地址ADDR可用作描述符参数DSC_PRM。
尽管未在附图中示出，但用于通过存储器控制单元160控制非易失 性存储器装置110的信息(“非易失性存储器装置控制信息”)可进一步包括用于控制非易失性存储器装置110的特定命令、信号等的定时信息。
图4和图5是说明存储在图1所示的指令存储器231中的指令集的示意图。
在数据存储设备100的启动过程中，各种类型的指令集IST_SET1至IST_SETn可被加载到指令存储器231的指令集区域中。在下文中，单个指令集IST_SET将代表性地表示各种指令集IST_SET1至IST_SETn中的一个作为示例。指令集IST_SET可表示用于控制所述的非易失性存储器装置110的控制程序。指令集IST_SET可包括表示非易失性存储器装置110的控制程序的用于控制非易失性存储器装置110的控制信号。
参照图4，指令集IST_SET1至IST_SETn可通过访问索引区域IDX_R和访问指令集区域IST_R的两阶段程序取出。可以通过包含在描述符DSC中的指令存储器索引ST_IDX1至ST_IDXm对索引区域IDX_R进行访问。索引区域IDX_R可存储指令存储器地址信息IST_ADDI至IST_ADDIm。例如，通过对索引区域IDX_R的访问，可以在指令存储器地址信息IST_ADDI至IST_ADDIm中获取指令存储器地址信息IST_ADD1至IST_ADD100。可以通过获取的指令存储器地址IST_ADD1至IST_ADD100对指令集区域IST_R进行访问。例如，通过对指令集区域IST_R的访问，可以从指令存储器231中获取指令集IST_SET1至IST_SETn。
用于通过指令存储器索引ST_IDX1至ST_IDXm和指令存储器地址信息IST_ADDI至IST_ADDIm取出指令集IST_SET1至IST_SETn的对指令存储器231的两阶段访问程序可被称为索引方法。通过索引方法取出指令集IST_SET1至IST_SETn的操作可通过图8所示的指令取出块执行。
图5典型地示出包含在加载到指令存储器231中的指令集IST_SET1至IST_SETn中的各种指令的指令表。描述符处理单元220可将指令集IST_SET整体或部分地作为存储器指令提供给信号生成单元300。指令集IST_SET可以是指令的组合。指令可表示将被提供给非易失性存储器装置110的一个或多个控制信号的生成。如上所述，信号生成单元300可响应于指令集IST_SET的指令或描述符处理单元200提供的存储器指令从而生成控制信号。指令可由信号生成单元300可读的操作码OPCODE表示，且用于执行操作码OPCODE的信息可被添加到指令上。
例如，如图5所示，命令指令、地址指令、写控制信号指令、读控制信号指令和延迟指令可分别由操作码1至‘n+4’表示。例如，命令指令可表示用于提供命令的控制信号的生成。命令指令可表示诸如读命令码、写命令码和状态确认命令码的命令码。地址指令可表示用于提供地址ADDR的控制信号的生成。地址指令可表示从描述符参数DSC_PRM获取的地址ADDR。写控制信号指令可表示用于输入数据的控制信号的生成。写控制信号指令可表示数据的大小SZ。数据大小SZ可从描述符参数DSC_PRM获取。读控制信号指令可表示用于输出数据的控制信号的生成。读控制信号指令可表示从描述符参数DSC_PRM获取的数据大小SZ。延迟指令可表示用于在非易失性存储器装置110的内部操作期间使上述控制信号的每个生成延迟一个延迟时间T的控制信号的生成。延迟指令可表示从描述符参数DSC_PRM获取的延迟时间T。
将典型地描述表示用于控制非易失性存储器装置110的读操作的程序的指令集IST_SET2。
图6是说明图1所示的描述符处理单元200提供的读指令集IST_SET2的简图。
图7是说明响应图6所示的读指令集的在信号生成单元300和非易失性存储器装置110之间的控制信号和数据流的时序图。
为了用于控制非易失性存储器装置110的读操作的典型控制程序，图7典型地示出信号生成单元300响应描述符处理单元200提供的读指令集IST_SET2而连续将第一读命令CMD_R1、五个地址ADDR1至ADDR5和第二读命令CMD_R2提供给非易失性存储器装置110，然后在过去一定时间后将触发的读控制信号提供给非易失性存储器装置110。通过触发的读控制信号，可从非易失性存储器装置110中读出数据DT1至DTn。第一读命令CMD_R1和第二读命令CMD_R2、五个地址ADDR1至ADDR5以及读控制信号可分别对应图6所示的读指令集IST_SET2的命令指令的第一读命令码1和第二读命令码2、地址指令以及读控制信号指令。
信号生成单元300根据描述符处理单元200提供的指令集IST_SET生成命令、地址和控制信号。为了如图7所例示的命令、地址和控制信号的生成，参照图6，读指令集IST_SET2可包括表示命令指令的第一读命令码1的操作码1、各自表示地址指令的地址ADDR(描述符参数DSC_PRM)的五个操作码“n+1”、表示命令指令的第二读命令码2的操作码2、表示延迟指令的延迟时间T的操作码“n+4”以及表示读控制信号指令的数据大小SZ的操作码“n+3”。延迟时间T可表示控制信号生成的用于感测存储单元的延迟时间量。数据大小SZ可表示将被从非易失性存储器装置110读出的数据。
如上所例示，如图5和6所示，指令集IST_SET可包括对应于将被提供给非易失性存储器装置110的控制信号的指令存储器231的指令的组合。指令集IST_SET可灵活适用于非易失性存储器装置110的控制程序。不管非易失性存储器装置110的控制程序在数据存储设备100的设计期间被如何限定，指令集IST_SET可根据变化的非易失性存储器装置110的限定控制程序灵活地包括指令的组合，且因此，用于控制非易失性存储器装置110的控制信号可生成为具有灵活性。
图8是典型地说明图1所示的描述符处理单元200的框图。
参照图1-8，描述符处理单元200可包括描述符取出块210、指令取出块230、存储器指令生成块250和直接存储器访问(DMA)块270。
描述符取出块210可从易失性存储器150的描述符区域读取描述符。描述符取出块210可包括描述符队列211、描述符取出逻辑213和描述符缓冲存储器215。
控制单元140可将描述符ID DSC_ID1至DSC_IDk在描述符队列211列队。
例如，描述符取出逻辑213可通过先进先出(FIFO)方式取出存储在描述符队列211中的描述符ID DSC_ID1至DSC_IDk。再如，描述符取出逻辑213可根据分配给描述符ID DSC_ID1至DSC_IDk中的每个的优先次序取出描述符ID DSC_ID。
如参照图2所述，描述符ID DSC_ID可对应于存储相应的描述符DSC的易失性存储器150的描述符区域的描述符地址DSC_ADD。因此，描述符取出逻辑213可从读取的描述符IDDSC_ID中获取将被从易失性存储器150的描述符区域读出的描述符DSC的描述符地址DSC_ADD。
描述符取出逻辑213可通过将获取的描述符地址DSC_ADD提供给DMA块270请求DMA块270读出对应于取出的描述符ID DSC_ID的描述符DSC。
DMA块270可根据描述符取出逻辑213提供的描述符地址DSC_ADD读出存储在易失性存储器150的描述符区域中的描述符DSC。DMA块270可将读取的描述符DSC存储在描述符缓冲存储器215中。描述符DSC可包括描述符参数DSC_PRM的特殊值，例如，地址ADDR、数据大小SZ和延迟时间T的特殊值。
指令取出块230可整体或部分地从存储在描述符缓冲存储器215中的描述符DSC中取出指令集IST_SET。指令取出块230可包括指令存储器231、指令取出逻辑233和指令缓冲存储器235。
指令取出块230可通过上述参照图4所述的对指令存储器231的两阶段访问程序取出指令集IST_SET。
如参照图3所述，描述符DSC可包括用于指令存储器索引IST_IDX的信息。指令取出逻辑233可参考存储在描述符缓冲存储器215中的描述符DSC的指令存储器索引IST_IDX以取出指令集IST_SET。
指令取出逻辑233可根据指令存储器索引IST_IDX访问指令存储器231的索引区域IDX_R并获取指令存储器地址信息IST_ADDI。指令取出逻辑233可从指令存储器地址信息IST_ADDI获取用于访问指令存储器231的指令集区域IST_R的地址信息。
用于访问指令集区域IST_R的地址信息可包括存储将被整体或部分取出的指令集IST_SET的指令集区域IST_R的起始地址IST_ADD以及表示从将被取出的起始地址IST_ADD开始的指令的数量的指令计数IST_CNT。
指令存储器地址信息IST_ADDI可以为单索引类型和多索引类型中的一个。指令取出逻辑233可直接从单索引类型的指令存储器地址信息IST_ADDI获取用于访问指令集区域IST_R的地址信息(起始地址IST_ADD和指令计数IST_CNT)。将参照图9-12详细描述直接获取方法。指令取出逻辑233可间接从多索引类型的指令存储器地址信息IST_ADDI获取用于访问指令集区域IST_R的地址信息(起始地址IST_ADD和指令计数IST_CNT)。将参照图13-14详细描述间接获取方法。
指令取出逻辑233可通过指令存储器地址信息IST_ADDI获取的指令存储器地址IST_ADD和指令计数IST_CNT访问指令存储器231的指令集区域IST_R，且可以整体或部分地取出指令集IST_SET。指令取出逻辑233可将取出的指令集IST_SET存储在指令缓冲存储器235中。
如图6所示，存储器指令生成块250可通过将存储在描述符缓冲存储器215中的描述符DSC中的描述符参数DSC_PRM的特殊值(即，地 址ADDR、数据大小SZ和延迟时间T的特殊值)与存储在指令缓冲存储器235中的指令集IST_SET结合生成存储器指令。
为了信号生成单元300生成将被提供给非易失性存储器装置110的控制信号，存储器指令生成块250可将存储器指令提供给存储器指令生成块250。
存储器指令生成块250可请求DMA块270在写操作期间将存储在易失性存储器150的数据缓冲区域中的写数据DT提供给信号生成单元300，且可请求DMA块270在读操作期间将从非易失性存储器装置110读出的读数据DT存储在易失性存储器150的数据缓冲区域中。为此，存储器指令生成块250可将为描述符参数DSC_PRM中的一个的写/读数据DT的数据缓冲存储地址DT_ADD提供给DMA块270。
存储器指令生成块250可从信号生成单元300接收非易失性存储器装置110的状态信息STTS作为描述符DSC的处理结果。状态信息STTS可表示响应控制信号的操作是否持续以及响应控制信号的已完成的操作是否通过或失败。存储器指令生成块250可将描述符地址DSC_ADD和状态信息STTS提供给DMA块270使得状态信息STTS被存储在存储在易失性存储器150中的描述符DSC的状态信息STTS字段中。
图9是典型地说明根据典型实施例的单索引类型的指令存储器地址信息IST_ADDI的示意图。
参照图9，单索引类型的指令存储器地址信息IST_ADDI可包括信息S表示单索引类型的“类型”字段、表示起始地址IST_ADD的“地址”字段以及表示指令计数IST_CNT的“计数”字段。
图10-12是说明使用单索引类型的指令存储器地址信息IST_ADDI直接获取用于访问指令集区域IST_R的地址信息(起始地址IST_ADD和指令计数IST_CNT)的方法的示意图。为了清楚，将利用指令取出逻辑233参照来自描述符DSC的指令存储器索引IST_IDX1的示例作出说明。
参照图10，指令取出逻辑233可通过访问对应于指令存储器231中的指令存储器索引IST_IDX1的索引区域IDX_R获取指令存储器地址信息IST_ADDI。指令取出逻辑233可识别指令存储器地址信息IST_ADDI作为来自信息S的单索引类型的“类型”字段，且可从“地址”和“计数”字段获取起始地址IST_ADD(例如，如图10所示的指令集2IST_SET2的起始地址“33”)和指令计数IST_CNT(例如，如图10所示的指令计数“6”)。
例如，指令取出逻辑233可访问对应于如图10所示的起始地址“33”和指令计数“6”的指令存储器地址IST_ADD33-IST_ADD38的指令集区域IST_R。作为访问结果，指令取出逻辑233可取出构成指令集2IST_SET2的指令(图10的阴影线区域)。例如，阴影线区域取出的指令可以是表示如图6所示的读命令码1的操作码1和表示地址ADDR的五个操作码“n+1”。
参照图11，指令取出逻辑233可通过访问对应于指令存储器231中的指令存储器索引IST_IDX1的索引区域IDX_R获取指令存储器地址信息IST_ADDI。指令取出逻辑233可识别指令存储器地址信息IST_ADDI作为信息S的单索引类型的“类型”字段，且可获取“地址”和“计数”字段的起始地址IST_ADD(例如，如图11所示的指令集2IST_SET2的起始地址“39”)和指令计数IST_CNT(例如，如图11所示的指令计数“2”)。
例如，指令取出逻辑233可访问对应于如图11所示的起始地址“39”和指令计数“2”的指令存储器地址IST_ADD39-IST_ADD40的指令集区域IST_R。作为访问结果，指令取出逻辑233可取出构成指令集2IST_SET2的指令(图11的阴影线区域)。例如，阴影线区域取出的指令可以是表示如图6所示的读命令码2的操作码2和表示延迟时间T的操作码“n+4”。
参照图12，指令取出逻辑233可通过访问对应于指令存储器231中 的指令存储器索引IST_IDX1的索引区域IDX_R获取指令存储器地址信息IST_ADDI。指令取出逻辑233可识别指令存储器地址信息IST_ADDI作为信息S的单索引类型的“类型”字段，且可获取“地址”和“计数”字段的起始地址IST_ADD(例如，如图12所示的指令集2IST_SET2的起始地址“33”)和指令计数IST_CNT(例如，如图12所示的指令计数“9”)。
例如，指令取出逻辑233可访问对应于如图12所示的起始地址“32”和指令计数“9”的指令存储器地址IST_ADD33-IST_ADD41的指令集区域IST_R。作为访问结果，指令取出逻辑233可取出构成指令集2IST_SET2的指令(图12的阴影线区域)。例如，阴影线区域取出的指令可以是如图6所示的表示读命令码1的操作码1、表示地址ADDR的五个操作码“n+1”、表示读命令码2的操作码2和表示延迟时间T的操作码“n+4”。
图13是说明根据典型实施例的多索引类型的指令存储器地址信息IST_ADDI的示意图。
参照图13，多索引类型的指令存储器地址信息IST_ADDI可包括信息M表示多索引类型的“类型”字段、表示第一索引IST_IDX的“第一索引”字段以及第二索引IST_IDX的“第二索引”字段。图13典型地示出可根据存储设计变化的两个“索引”字段。
图14是说明使用多索引类型的指令存储器地址信息IST_ADDI间接获取用于访问指令集区域IST_R的地址信息(起始地址IST_ADD和指令计数IST_CNT)的方法的示意图。为了清楚，将利用指令取出逻辑233参照来自描述符DSC的指令存储器索引IST_IDX1的示例作出说明。
参照图14，指令取出逻辑233可通过访问对应于指令存储器231中的指令存储器索引IST_IDX1的索引区域IDX_R获取指令存储器地址信息IST_ADDI。指令取出逻辑233可识别指令存储器地址信息 IST_ADDI作为来自信息S的多索引类型的“类型”字段，且可从“第一索引”和“第二索引”字段获取第一索引IST_IDX(例如，如图14所示的第一索引“10”)和第二索引IST_IDX(例如，如图14所示的第二索引“19”)。
例如，如图14所示，指令存储器索引IST_IDX10和指令存储器索引IST_IDX19可对应于第一索引“10”和第二索引“19”。
参照图14，指令取出逻辑233可通过再次访问对应于指令存储器231中的第一索引IST_IDX(例如，如图14所示的第一索引“10”)的索引区域IDX_R获取包括表示第一起始地址IST_ADD的第一“地址”字段和表示第一指令计数IST_CNT的第一“计数”字段的第一指令存储器地址信息IST_ADDI。图14典型地示出作为第一起始地址IST_ADD的“51”和作为第一指令计数IST_CNT的“3”。
而且，指令取出逻辑233可通过再次访问对应于指令存储器231中的第二索引IST_IDX(例如，如图14所示的第一索引“19”)的索引区域IDX_R获取包括表示第二起始地址IST_ADD的第二“地址”字段和表示第二指令计数IST_CNT的第二“计数”字段的第二指令存储器地址信息IST_ADDI。图14典型地示出作为第二起始地址IST_ADD的“68”和作为第二指令计数IST_CNT的“10”。
例如，指令取出逻辑233可访问对应于如图14所示的第一起始地址“51”和第一指令计数“3”的指令存储器地址IST_ADD51-IST_ADD53的指令集区域IST_R。作为访问结果，指令取出逻辑233可取出构成指令集11IST_SET11的指令(指令集11IST_SET11的阴影线区域)。
例如，指令取出逻辑233可访问对应于如图14所示的第二起始地址“68”和第二指令计数“10”的指令存储器地址IST_ADD68-IST_ADD77的指令集区域IST_R。作为访问结果，指令取出逻辑233可取出构成指令集17IST_SET17的全部指令(指令集17IST_SET17的阴影线区域)。
图15是典型地说明根据实施例的数据处理系统的框图。参照图15， 数据处理系统1000可包括主机设备1100和数据存储设备1200。
数据存储设备1200可包括控制器1210和非易失性存储器装置1220。数据存储设备1200可联接到诸如便携式电话、MP3播放器、笔记本电脑、台式电脑、游戏机、TV或车载式信息娱乐系统的主机设备1100上并被使用。数据存储设备1200可指的是存储系统。
控制器1210可适用于响应于来自主机设备1100的请求访问非易失性存储器装置1220。例如，控制器1210可适用于控制非易失性存储器装置1220的读、编程和擦除操作。控制器1210可适用于驱动用于控制非易失性存储器装置1220的固件或软件。
控制器1210可包括主机接口单元1211、控制单元1212、存储器接口单元1213、RAM1214和ECC单元1215。
控制单元1212可适用于控制响应主机设备1100的请求的控制器1210的全部操作。RAM1214可用作控制单元1212的工作存储器。RAM1214可用作临时存储从非易失性存储器装置1220中读出的数据或主机设备1100提供的数据的缓冲存储器。
主机接口单元1211可适用于执行主机设备1100和控制器1210之间的连接。例如，主机接口单元1211可适用于通过诸如USB协议、UFS协议、MMC协议、PCI协议、PCI-E协议、PATA协议、SATA协议、SCSI协议和SAS协议的各种接口协议中的一个与主机设备1100通信。
存储器接口单元1213可适用于执行控制器1210和非易失性存储器装置1220之间的连接。存储器接口单元1213可适用于将命令和地址提供给非易失性存储器装置1220。存储器接口单元1213可适用于与非易失性存储器装置1220交换数据。
如参照图2-14所述，存储器接口单元1213可通过结合限定在指令表中的指令构成指令集、以索引方式取出指令集、通过添加被请求执行根据描述符参数的指令的额外信息生成存储器指令以及根据存储器指令生成将被提供给非易失性存储器装置1220的控制信号。
ECC单元1215可适用于检测从非易失性存储器装置1220中读出的数据的错误。ECC单元1215可适用于当检测到的错误处于错误可修正范围中时修正所检测到的错误。ECC单元1215根据存储设备1000可包含在控制器1210的内部或外部。
非易失性存储器装置1220可用作数据存储设备1200的存储媒介。非易失性存储器装置1220可包含多个非易失性存储芯片(或模具(dies))NVM_1-NVM_K。
控制器1210和非易失性存储器装置1220可被制造为具有各种数据存储设备中的任何一种。例如，控制器1210和非易失性存储器装置1220可被结合为单个半导体装置且可被制造为具有MMC、eMMC、RS-MMC或微型-MMC类型的MMC，SD、小型SD或微型-SD类型的SD卡，USB存储设备，UFS设备，PCMCIA卡，CF卡、智能媒体卡和存储棒中的任何一种。
图16是典型地说明根据实施例的包括固体状态驱动器(SSD)的数据处理系统的框图。参照图16，数据处理系统2000可包括主机设备2100和SSD2200。
SSD2200可包括SSD控制器2210、缓冲存储器装置2220、非易失性存储器装置2231-223n、电源2240、信号连接器2250和电源连接器2260。
SSD2200可响应主机设备2100的请求而被操作。也就是说，SSD控制器2210可适用于响应主机设备2100的请求而访问非易失性存储器装置2231-223n。例如，SSD控制器2210可适用于控制非易失性存储器装置2231-223n的读、编程和擦除操作。
缓冲存储器装置2220可适用于临时存储将被存储在非易失性存储器装置2231-223n中的数据。缓冲存储器装置2220可适用于临时存储从非易失性存储器装置2231-223n中读出的数据。临时存储在缓冲存储器装置2220中的数据可根据SSD控制器2210的控制被传输到主机设备2100或非易失性存储器装置2231-223n。
非易失性存储器装置2231-223n可用作SSD2200的存储媒介。非易失性存储器装置2231-223n可通过多个通道CH1-CHn联接到SSD控制器2210。一个或多个非易失性存储器装置可联接到一个通道。联接到一个通道的非易失性存储器装置可联接到相同的信号总线和相同的数据总线。
电源2240可适用于通过电源连接器2260将电源PWR输入提供到SSD2200的内部。当存在突然停电时，辅助电源2241可适用于供应电使得SSD2200正常中断。辅助电源2241可包括能够对电源PWR充电的超级电容器。
SSD控制器2210可通过信号连接器2250使信号SGL与主机设备2100交换。信号SGL可包括命令、地址、数据等。信号连接器2250根据主机设备2100和SSD2200之间的接口方法可被配置为由诸如PATA、SATA、SCSI、SAS、PCI或PCI-E的连接器组成。
图17是典型地说明图16所示的SSD控制器的框图。参照图17，SSD控制器可包括存储器接口单元2211、主机接口单元2212、ECC单元2213、控制单元2214和RAM2215。
存储器接口单元2211可适用于提供诸如命令和地址的控制信号至非易失性存储器装置2231-223n。存储器接口单元2211可适用于与非易失性存储器装置2231-223n交换数据。存储器接口单元2211可根据控制单元2214的控制对从缓冲存储器装置2220传输到通道CH1-CHn的数据进行散射。存储器接口单元2211可根据控制单元2214的控制将从非易失性存储器装置2231-223n中读出的数据传输到缓冲存储器装置2220。
如参照图2-14所述，存储器接口单元2211可通过结合限定在指令表中的指令构成指令集、以索引方式取出指令集、通过添加被请求执行指令的额外信息根据描述符参数生成存储器指令，以及根据存储器指令生成将被提供给非易失性存储器装置2231-223n的控制信号。
主机接口单元2212可适用于根据主机设备2100的协议执行与 SSD2200的连接。例如，主机接口单元2212可适用于通过PATA协议、SATA协议、SCSI协议、SAS协议、PCI协议和PCI-E协议中的任何一个与主机设备2100通信。主机接口单元2212可执行由主机设备2100支持的盘仿真功能以通过主机设备2100识别作为硬盘驱动器(HDD)的SSD2200。
ECC单元2213可适用于根据传输到非易失性存储器装置2231-223n的数据生成校验位。生成的校验位可存储在非易失性存储器装置2231-223n备用区。ECC单元2213可适用于检测从非易失性存储器装置2231-223n中读出的数据的错误。ECC单元2213可适用于当检测到的错误处于错误可修正范围中时修正所检测到的错误。
控制单元2214可适用于分析和处理从主机设备2100输入的信号SGL。控制单元2214可响应主机设备2100的请求而控制SSD控制器2210的全部操作。控制单元2214可根据用于驱动SSD2200的固件控制缓冲存储器装置2220和非易失性存储器装置2231-223n的操作。RAM2215可用作用于驱动固件的工作存储器。
图18是典型地说明根据实施例的安装有数据存储设备的计算机系统的框图。参照图18，计算机系统3000可包括电联接至系统总线3700的网络适配器3100、中央处理单元(CPU)3200、数据存储设备3300、RAM3400、只读存储器(ROM)3500和用户界面3600。数据存储设备3300可配置为由图1所示的数据存储设备100、图15所示的数据存储设备1200和图16所示的SSD2200组成。
网络适配器3100可提供计算机系统3000与外部网络的连接。CPU3200可执行用于驱动操作系统或存在于RAM3400中的应用程序的全部操作过程。
数据存储设备3300可存储计算机系统3000中所需要的各种数据。例如，用于驱动计算机系统3000的操作系统、应用程序、各种程序模块、程序数据、用户数据等可存储在数据存储设备3300中。
RAM3400可用作计算机系统3000的工作存储器装置。从数据存储设备3300中读出的操作系统、应用程序、各种程序模块以及程序的驱动所需要的程序数据在启动中可装入RAM3400中。在操作系统被驱动之前激活的基本输入/输出系统(BIOS)可存储在ROM3500中。计算机系统3000和用户之间的信息交换可通过用户界面3600执行。
尽管未在图18中示出，计算机系统3000可进一步包括诸如电池、应用芯片组和相机图像处理器(CIS)的设备。
本发明的上述实施例是说明性的并不是限制性的。各种备选方案和等效方案是可能的。在此所述的实施例并不限制本发明。本发明不限于任何特定类型的半导体装置。考虑到本发明，其他增加、删减或修改是显而易见的且旨在落入本权利要求书的范围内。

Claims (19)

1.一种存储器控制单元，其包括：
描述符取出块，其适用于从易失性存储器取出描述符；
指令取出块，其适用于通过地址信息从指令存储器取出指令集，其中，所述指令取出块通过包含在取出的描述符中的索引信息从所述指令存储器中获取所述地址信息；以及
存储器指令生成块，其适用于通过将包含在取出的描述符中的描述符参数值结合到取出的指令集而生成存储器指令，其中，所述指令存储器包括存储所述地址信息的索引区域和存储所述指令集的指令集区域，
其中，所述地址信息包括：
第一地址信息，其包括多个索引地址信息；以及
多个第二地址信息，每个都包括所述指令集区域内的所述指令集的起始地址和计数值，
其中，所述第一地址信息由所述索引信息表示，以及
其中，所述多个第二地址信息分别由所述第一地址信息的所述多个索引地址信息表示。
2.根据权利要求1所述的存储器控制单元，
其中，所述地址信息包括所述指令集区域内的指令集的起始地址和计数值；
其中，所述指令取出块通过所述索引信息从所述索引区域获取所述地址信息，以及
其中，所述指令取出块取出对应于所述指令集内的所述地址信息的一个或多个指令。
3.根据权利要求2所述的存储器控制单元，其中，所述指令取出块根据所述地址信息整体或部分地取出所述指令集。
4.根据权利要求3所述的存储器控制单元，其中，所述指令取出块进一步包括适用于存储所述取出的指令集的指令缓冲存储器。
5.根据权利要求1所述的存储器控制单元，
其中，所述指令取出块通过所述索引信息和所述第一地址信息从所述索引区域获取所述多个第二地址信息，以及
其中，所述指令取出块取出对应于所述指令集内的所述多个第二地址信息的一个或多个指令。
6.根据权利要求1所述的存储器控制单元，其进一步包括适用于直接访问所述易失性存储器的直接存储器访问(DMA)块。
7.根据权利要求6所述的存储器控制单元，其中，所述描述符取出块包括：
描述符队列，其适用于存储所述描述符的标识(ID)；以及
描述符取出逻辑，其适用于从所述描述符队列取出所述描述符的ID、从所述描述符的所述取出的ID获取所述易失性存储器的描述符地址以及请求所述DMA块从所述易失性存储器中读出对应于所获取的描述符地址的描述符。
8.根据权利要求7所述的存储器控制单元，其中，所述描述符取出块进一步包括适用于存储所述DMA块提供的所述描述符的描述符缓冲存储器。
9.根据权利要求1所述的存储器控制单元，其进一步包括适用于响应于所述存储器指令而生成将被提供给非易失性存储器装置的控制信号的信号生成单元。
10.根据权利要求1所述的存储器控制单元，其中，所述取出的描述符被配置成描述用于控制非易失性存储器装置的工作。
11.一种数据存储设备，其包括：
非易失性存储器装置；
控制单元，其适用于生成描述符并将描述符存储在易失性存储器中；以及
存储器控制单元，其包括存储指令集的指令存储器且适用于通过包含在所述描述符中的索引信息从所述指令存储器获取与将被从所述指令存储器中取出的指令集对应的地址信息，
其中，所述地址信息包括：
第一地址信息，其包括多个索引地址信息；以及
多个第二地址信息，每个都包括所述指令存储器的指令集区域内的所述指令集的起始地址和计数值，
其中，所述第一地址信息由所述索引信息表示，以及
其中，所述多个第二地址信息分别由所述第一地址信息的所述多个索引地址信息表示。
12.根据权利要求11所述的数据存储设备，
其中，所述存储器控制单元包括适用于通过所述索引信息从所述指令存储器的索引区域获取所述地址信息的指令取出块，
其中，所述地址信息包括所述指令存储器的指令集区域内的所述指令集的起始地址和计数值，以及
其中，所述地址信息对应于所述指令集内的一个或多个指令。
13.根据权利要求12所述的数据存储设备，其中，所述指令取出块包括适用于根据所述地址信息整体或部分地取出所述指令集的指令取出逻辑。
14.根据权利要求13所述的数据存储设备，其中，所述指令取出块进一步包括适用于存储所述取出的指令集的指令缓冲存储器。
15.根据权利要求11所述的数据存储设备，其中，所述存储器控制单元包括指令取出块，所述指令取出块适用于：
通过所述索引信息和所述第一地址信息从所述指令存储器的索引区域获取所述多个第二地址信息，以及
取出所述指令集内对应于所述多个第二地址信息的一个或多个指令。
16.根据权利要求11所述的数据存储设备，其中，所述存储器控制单元进一步从所述易失性存储器取出所述描述符，并且根据所述地址信息整体或部分地从所述指令存储器取出所述指令集。
17.根据权利要求16所述的数据存储设备，其中，所述存储器控制单元进一步通过将包含在取出的描述符中的描述符参数值与所述取出的指令集结合而生成存储器指令。
18.根据权利要求17所述的数据存储设备，其中，所述存储器控制单元进一步响应于所述存储器指令而生成将被提供给所述非易失性存储器装置的控制信号。
19.根据权利要求11所述的数据存储设备，其中，取出的描述符被配置成描述用于控制所述非易失性存储器装置的工作。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102270103B1 (ko) * 2017-07-11 2021-06-28 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102381233B1 (ko) * 2017-08-28 2022-04-01 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102444606B1 (ko) * 2017-08-28 2022-09-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102410306B1 (ko) * 2018-01-29 2022-06-20 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102523327B1 (ko) * 2018-03-19 2023-04-20 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
CN109634664B (zh) * 2018-12-17 2020-12-01 深圳忆联信息系统有限公司 一种cpu给硬件电路下发命令描述符的方法及装置
CN111831337B (zh) * 2019-04-19 2022-11-29 安徽寒武纪信息科技有限公司 数据同步方法及装置以及相关产品
CN111782267B (zh) * 2019-04-04 2022-12-09 安徽寒武纪信息科技有限公司 数据处理方法及装置以及相关产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575808B (en) * 2000-12-21 2004-02-11 Microsoft Corp System and method to specify extended configuration descriptor information in USB devices
CN101169766A (zh) * 2007-10-22 2008-04-30 威盛电子股份有限公司 动态建立直接内存访问通路的方法及系统
CN101371233A (zh) * 2004-11-15 2009-02-18 辉达公司 含控制用于视频处理的向量组件的标量组件的视频处理器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU5169093A (en) * 1992-10-02 1994-04-26 Compaq Computer Corporation Method for improving scsi operations by actively patching scsi processor instructions
US5835788A (en) * 1996-09-18 1998-11-10 Electronics For Imaging System for transferring input/output data independently through an input/output bus interface in response to programmable instructions stored in a program memory
KR100829788B1 (ko) 2006-07-07 2008-05-16 삼성전자주식회사 커맨드 디코딩 시스템, 플래시 메모리 커맨드 디코딩시스템 및 이를 이용한 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575808B (en) * 2000-12-21 2004-02-11 Microsoft Corp System and method to specify extended configuration descriptor information in USB devices
CN101371233A (zh) * 2004-11-15 2009-02-18 辉达公司 含控制用于视频处理的向量组件的标量组件的视频处理器
CN101169766A (zh) * 2007-10-22 2008-04-30 威盛电子股份有限公司 动态建立直接内存访问通路的方法及系统

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