KR102410306B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 시스템은 복수의 메모리 블록들을 각각 포함하는 복수의 반도체 장치들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 의해 적어도 하나 이상의 디스크립터를 생성하고, 상기 적어도 하나 이상의 디스크립터 각각에 기초하여 상기 복수의 반도체 장치들의 내부 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 적어도 하나 이상의 디스크립터에 각각 대응하는 적어도 하나 이상의 디스크립터 인덱스를 생성하여 관리하고, 상기 복수의 반도체 장치들의 상기 내부 동작 중 페일이 발생할 경우, 상기 적어도 하나 이상의 디스크립터 인덱스를 이용하여 상기 페일이 발생한 상기 복수의 반도체 장치의 메모리 블록에 대응하는 적어도 하나의 디스크립터를 검색한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 배드 블록의 중복 등록에 의한 오류를 방지할 수 있는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 동작 중 페일이 발생할 경우 수행되지 않은 디스크립터 중 페일이 발생한 블록에 대응하는 디스크립터에 의해 배드 블록이 중복 등록되는 것을 방지할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 블록들을 각각 포함하는 복수의 반도체 장치들을 포함하는 메모리 장치; 및 호스트로부터의 요청에 의해 적어도 하나 이상의 디스크립터를 생성하고, 상기 적어도 하나 이상의 디스크립터 각각에 기초하여 상기 복수의 반도체 장치들의 내부 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 컨트롤러는 상기 적어도 하나 이상의 디스크립터에 각각 대응하는 적어도 하나 이상의 디스크립터 인덱스를 생성하여 관리하고, 상기 복수의 반도체 장치들의 상기 내부 동작 중 페일이 발생할 경우, 상기 적어도 하나 이상의 디스크립터 인덱스를 이용하여 상기 페일이 발생한 상기 복수의 반도체 장치의 메모리 블록에 대응하는 적어도 하나의 디스크립터를 검색한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 호스트로부터 수신되는 요청에 응답하여 복수의 디스크립터들 및 상기 복수의 디스크립터들에 대응하는 복수의 디스크립터 인덱스들을 생성하는 단계; 상기 복수의 디스크립터들에 기초하여 복수의 반도체 메모리들이 내부 동작을 수행하도록 제어하는 단계; 상기 내부 동작 중 페일이 발생할 경우 페일이 발생한 메모리 블록을 배드 블록으로 등록시키는 단계; 상기 복수의 디스크립터 인덱스들 중 상기 페일이 발생한 상기 메모리 블록에 대응하는 적어도 하나 이상의 디스크립터 인덱스를 검색하는 단계; 및 검색된 상기 적어도 하나 이상의 디스크립터 인덱스를 기초로하여 적어도 하나 이상의 새로운 디스크립터를 생성하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 동작 중 페일이 발생할 경우 수행되지 않은 디스크립터 중 페일이 발생한 메모리 블록에 대응하는 디스크립터를 검색하여 새로운 메모리 블록을 할당함으로써, 페일이 발생한 메모리 블록이 후속 동작에서 배드 블록으로 중복 등록되는 것을 방지할 수 있습니다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 디스크립터에 대응하는 인덱스들을 관리하는 방법을 설명하기 위한 구성도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 버퍼 메모리(Buffer memory; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다.
도 1에서, 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHk)을 통해 메모리 장치(1100)의 복수의 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 요청에 응답하여 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
버퍼 메모리(1300)는 호스트(1400)로부터 요청에 따라 읽기 동작시 메모리 장치(1100)로부터 리드된 데이터를 임시 저장한 후 호스트(1400)로 출력하거나, 쓰기 동작시 호스트(1400)로부터 수신된 데이터를 임시 저장한 후 메모리 장치(1100)로 출력할 수 있다. 본 발명의 실시 예에서는 버퍼 메모리(1300)가 컨트롤러(1200)와 구분되는 구성 요소로 도시 및 설명되었으나, 컨트롤러(1200)가 버퍼 메모리(1300)를 포함하도록 구성될 수 있다.
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 쓰기 동작, 읽기 동작, 소거 동작 등을 커맨드를 통해 요청할 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어부(1210), 프로세서부(1220), 메모리 버퍼부(1230), 플래쉬 제어부(1240), 디스크립터 인덱스 관리부(1250), 호스트 인터페이스(1260), 버퍼 제어부(1270), 버퍼 메모리 인터페이스(1280), 에러 정정부(1290), 플래쉬 인터페이스(1310), 및 버스(1320)를 포함할 수 있다.
버스(1320)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어부(1210)는 도 1의 호스트(1400)와 호스트 인터페이스(1260) 및 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(1230) 또는 도 1의 버퍼 메모리(1300) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(1210)는 호스트(1400)로부터 입력된 데이터를 호스트 인터페이스(1260)를 거쳐 메모리 버퍼부(1230) 또는 버퍼 메모리(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(1210)는 메모리 버퍼부(1230) 또는 버퍼 메모리(1300)에 버퍼링(bufferring)된 데이터를 호스트 인터페이스(1260)를 거쳐 호스트(1400)로 출력하는 동작을 제어할 수 있다.
프로세서부(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1220)는 호스트 인터페이스(1260)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 인터페이스(1310)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(1220)는 버퍼 메모리 인터페이스(1280)를 통해 도 1의 버퍼 메모리(1300)와 통신할 수 있다. 또한 프로세서부(1220)는 버퍼 제어부(1270)를 통해 메모리 버퍼부(1230)를 제어할 수 있다. 프로세서부(1220)는 메모리 버퍼부(1230)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다. 또한 프로세서부(1220)는 호스트(1400)의 쓰기 요청, 읽기 요청, 및 소거 요청 등에 따라 적어도 하나 이상의 디스크립터(descriptor; DSC)를 생성하여 출력할 수 있다. 디스크립터(DSC)는 메모리 장치(1100)를 제어하기 위해서 플래쉬 제어부(1240)가 처리해야할 작업이 기술된 작업 지시서(work order)를 의미할 수 있다.
프로세서부(1220)는 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함, 1221), 디스크립터 생성부(1222), 배드 블록 관리부(1223)를 포함하여 구성될 수 있다.
플래시 변환 계층(FTL; 1221)은 메모리 버퍼부(1230) 또는 도 1의 버퍼 메모리(1300)에 저장된 펌웨어(firmware)를 구동시킨다. 또한 플래시 변환 계층(FTL; 1221)은 데이터 쓰기 동작시 도 1의 호스트(1400)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래시 변환 계층(FTL; 1221)은 데이터 읽기 동작시 호스트(1400)로부터 입력된 논리 어드레스에 맵핑된 물리 어드레스를 확인한다. 쓰기 동작 및 읽기 동작시 변환된 물리 어드레스 및 확인된 물리 어드레스는 디스크립터 생성부(1222)로 송부되며, 생성되는 디스크립터(DSC)에 물리 어드레스가 포함될 수 있다.
디스크립터 생성부(1222)는 플래시 변환 계층(FTL; 1221)에서 구동되는 펌웨어에 따라 플래쉬 제어부(1240)가 처리해야할 작업 정보를 포함하는 디스크립터(DSC)를 생성하여 출력한다. 이때 디스크립터 생성부(1222)는 적어도 하나 이상의 디스크립터(DSC)를 생성하여 출력할 수 있다. 또한 디스크립터 생성부(1222)는 도 1의 메모리 장치(1100)의 동작 수행 중 에러가 발생할 경우 이에 대응하는 디스크립터(DSC)를 페일 디스크립터로 정의하고 에러 마크를 마킹한다. 이 후, 디스크립터 인덱스 관리부(1250)를 통해 에러가 발생한 메모리 블록에 대응하는 적어도 하나의 디스크립터에 대해 새로운 메모리 블록을 할당하고, 에러 마크가 마킹된 페일 디스크립터의 에러 마크를 해제한 후 정상적인 디스크립터(DSC)로 다시 출력할 수 있다.
배드 블록 관리부(1223)는 도 1의 메모리 장치(1100)의 제반 동작(쓰기 동작, 읽기 동작, 소거 동작 등) 중 동작 에러가 발생한 메모리 블록들에 대한 정보를 수신하여 에러가 발생한 메모리 블록들을 배드 블록으로 등록하여 관리한다. 배드 블록 정보는 도 1의 복수의 반도체 메모리들(100) 중 어느 하나에 저장될 수 있다.
메모리 버퍼부(1230)는 프로세서부(1220)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1230)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 메모리 버퍼부(1230)는 프로세서부(1220)에 의해 생성된 복수의 디스크립터(DSC)들을 저장할 수 있으며, 디스크립터 인덱스 관리부에 의해 생성되어 관리되는 디스크립터 인덱스(index)를 저장할 수 있다.
플래쉬 제어부(1240)는 프로세서부(1220)에서 출력되는 적어도 하나의 디스크립터(DSC)에 응답하여 메모리 장치(1100)의를 제어하기 위한 커맨드 제어 신호들을 생성하여 출력한다. 플래쉬 제어부(1240)는 쓰기 동작 시 디스크립터(DSC)에 응답하여 메모리 버퍼부(1230) 또는 도 1의 버퍼 메모리(1300)에 버퍼링(bufferring)된 데이터를 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(1240)는 읽기 동작시 디스크립터(DSC)에 응답하여 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(1230) 또는 버퍼 메모리(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다.
디스크립터 인덱스 관리부(1250)는 프로세서부(1220)에 의해 생성된 복수의 디스크립터(DSC)들 각각에 대응하는 디스크립터 인덱스를 생성하여 관리한다. 예를 들어 디스크립터 인덱스 관리부(1250)는 프로세서부(1220)가 디스크립터(DSC)를 생성하면 이에 대응하는 디스크립터 인덱스를 생성한다. 또한 플래쉬 제어부(1240)가 디스크립터(DSC)에 대응하는 동작을 수행하도록 도 1의 메모리 장치(1100)를 제어한 후, 메모리 장치(1100)가 동작을 성공적으로 완료 후 이를 보고(report)하면 디스크립터 인덱스 관리부(1250)는 동작 수행이 완료된 디스크립터(DSC)에 대응하는 디스크립터 인덱스를 삭제한다.
또한 디스크립터 인덱스 관리부(1250)는 메모리 장치(1100)의 동작 수행 중 에러가 발생할 경우, 잔류하는 디스크립터 인덱스들 중 에러가 발생한 블록에 대응하는 디스크립터 인덱스를 검색하여 프로세서부(1220)로 송부할 수 있다.
예시적으로, 디스크립터 인덱스 관리부(1250)는 디스크립터 인덱스를 생성하여 메모리 버퍼부(1230)에 저장하여 관리할 수 있다.
예시적으로, 디스크립터 인덱스 관리부(1250)는 프로세서부(1220)의 구성 요소로서 프로세서부(1220)에 포함될 수 있다.
호스트 인터페이스(1260)는 프로세서부(1220)의 제어에 따라, 도 1의 호스트(1400)와 통신하도록 구성된다. 호스트 인터페이스(1260)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1270)는 프로세서부(1220)의 제어에 따라, 메모리 버퍼부(1230)를 제어하도록 구성될 수 있다.
버퍼 메모리 인터페이스(1280)는 프로세서부(1220)의 제어에 따라 도 1의 버퍼 메모리(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(1280)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리(1300)와 통신할 수 있다.
에러 정정부(1290)는 에러 정정을 수행할 수 있다. 에러 정정부(1290)는 플래쉬 인터페이스(1310)를 통해 도 1의 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 인터페이스(1310)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(1290)는 메모리 장치(1100)로부터 플래쉬 인터페이스(1310)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1290)는 플래쉬 인터페이스(1310)의 구성 요소로서 플래쉬 인터페이스(1310)에 포함될 수 있다.
플래쉬 인터페이스(1310)는 프로세서부(1220)의 제어에 따라, 도 1의 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(1310)는 채널을 통해 커맨드 제어 신호들, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다. 또한 플래쉬 인터페이스(1310)는 메모리 장치(1100)가 동작 수행을 성공적으로 완료하거나 에러가 발생하여 동작 실패할 경우 이에 대한 보고 신호를 수신할 수 있다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 메모리(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하는 메모리 셀 어레이(110), 복수의 메모리 블록들(BLK1~BLKz)의 선택된 페이지에 포함된 메모리 셀들의 쓰기 동작, 읽기 동작, 또는 소거 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더욱 상세히 설명된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드 제어 신호들(CMD_signals)에 응답하여 쓰기 동작, 읽기 동작, 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한 제어 회로(120)는 쓰기 동작, 읽기 동작, 또는 소거 동작을 수행한 후 이에 대한 결과를 보고 신호(CMD_confirm)로 출력한다. 즉, 제어 회로(120)는 쓰기 동작, 읽기 동작, 또는 소거 동작을 수행한 후 수행된 동작이 성공적으로 완료되었는지 또는 수행 동작에 에러가 발생하였는지를 나타내는 보고 신호(CMD_confirm)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 쓰기 동작, 읽기 동작 및 소거 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 쓰기 동작, 읽기 동작 및 소거 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 저장하기 위해 입력되는 데이터(DATA)에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터(DATA)를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터(DATA)를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 읽기 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터(DATA)가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 쓰기 동작 시 메모리 셀들에 저장하기 위해 입력된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터(DATA)를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터(DATA)를 내부의 래치 회로에 저장한다. 또한, 읽기 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5를 참조하여 더 상세히 설명된다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 6은 본 발명의 실시 예에 따른 디스크립터 인덱스 관리부에 의해 디스크립터 인덱스가 관리되는 것을 설명하기 위한 구성도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 1 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
본 발명의 실시 예에서는 호스트(1400)로부터 복수의 쓰기 요청이 입력되는 것을 일예로 설명하도록 한다.
메모리 시스템(1000)의 컨트롤러(1200)는 호스트(1400)로부터 적어도 하나 이상의 쓰기 요청을 수신한다(S610). 컨트롤러(1200)는 상기 복수의 쓰기 요청과 함께 수신되는 쓰기 데이터를 버퍼 메모리(1300) 또는 메모리 버퍼부(1230)에 임시 저장시킨다.
컨트롤러(1200)의 프로세서부(1220)는 적어도 하나 이상의 쓰기 요청과 함께 수신되는 논리 어드레스들을 물리 어드레스들로 맵핑하고, 적어도 하나 이상의 쓰기 요청과 맵핑된 물리 어드레스들에 응답하여 적어도 하나 이상의 디스크립터(DSC)를 생성한다(S620)
디스크립터 인덱스 관리부(1250)는 프로세서부(1220)에 의해 생성된 적어도 하나 이상의 디스크립터(DSC)를 이용하여 적어도 하나 이상의 디스크립터 인덱스를 생성한다. 도 6을 참조하면, 디스크립터 인덱스 관리부(1250)는 복수의 디스크립터(DSC) 각각에 대응하는 복수의 태스크(Task 0 내지 Task n)를 생성하고, 복수의 태스크(Task 0 내지 Taskn)를 복수의 디스크립터 인덱스(index<0> 내지 index<n>)로 생성한다. 즉, 하나의 디스크립터에 대응하는 하나의 디스크립터 인덱스를 생성한다. 복수의 디스크립터 인덱스(index<0> 내지 index<n>) 각각은 대응하는 디스크립터에 의해 제반 동작이 수행될 반도체 메모리(100)의 블록 정보(BLK a 내지 BLK x)를 포함할 수 있으며, 복수의 디스크립터 인덱스(index<0> 내지 index<n>)들 중 중복되는 블록 정보(예를 들어 BLK c)를 가질 수 있다. 이는 동일한 메모리 블록(예를 들어 BLK c)에 대응하는 복수의 디스크립터가 존재함을 의미할 수 있다.
플래쉬 제어부(1240)는 프로세서부(1220)에서 생성된 적어도 하나 이상의 디스크립터(DSC)에 응답하여 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들 중 적어도 하나 이상의 반도체 메모리를 제어하기 위한 커맨드 제어 신호들(CMD_signals) 및 논리 어드레스로 맵핑된 어드레스(ADD)를 선택된 하나 이상의 반도체 메모리로 출력한다. 이때, 버퍼 메모리(1300) 또는 메모리 버퍼부(1230)에 임시 저장된 쓰기 데이터도 선택된 하나 이상의 반도체 메모리로 출력된다(S640).
선택된 하나 이상의 반도체 메모리(100)는 수신되는 커맨드 제어 신호들(CMD_signals), 어드레스(ADD) 및 쓰기 데이터(DATA)에 응답하여 쓰기 동작을 수행한다.
선택된 반도체 메모리(100)의 제어 회로(120)는 쓰기 동작이 완료되면, 완료 결과에 따라 보고 신호(CMD_confirm)를 생성하여 출력함으로써, 쓰기 동작의 패스/페일 여부를 보고한다. 컨트롤러(1200)는 쓰기 동작이 완료된 반도체 메모리(100)로부터 수신된 보고 신호(CMD_confirm)에 따라 쓰기 동작이 완료된 반도체 메모리(100)의 쓰기 동작 패스/페일 여부를 확인한다(S650).
상술한 단계 S650의 결과, 쓰기 동작이 완료된 반도체 메모리(100)로부터 수신한 보고 신호(CMD_confirm)가 쓰기 동작 패스로 판단될 경우(S650에서 패스), 디스크립터 인덱스 관리부(1250)는 완료된 디스크립터에 대응하는 디스크립터 인덱스를 삭제한다(S690). 도 6을 참조하면, 선택된 반도체 메모리(100)들의 메모리 블록(BLK a 및 BLK b)이 쓰기 동작이 패스로 판단될 경우, 디스크립터 인덱스 관리부(1250)는 쓰기 동작이 패스로 판단된 디스크립터 인덱스(Confirm index; index<0>, index<1>)를 삭제한다.
상술한 S690 단계에 의해 선택된 반도체 메모리(100)들이 디스크립터(DSC)에 대응하는 모든 동작을 성공적으로 완료되어(S700), 잔류하는 디스크립터 인덱스가 모두 제거되면 복수의 쓰기 동작이 종료된다.
상술한 단계 S650의 결과, 쓰기 동작이 완료된 반도체 메모리(100)로부터 수신한 보고 신호(CMD_confirm)가 쓰기 동작 페일로 판단될 경우(S650에서 페일), 프로세서부(1220)의 배드 블록 관리부(1223)는 페일이 발생한 반도체 메모리(100)의 메모리 블록(예를 들어 BLK c)을 배드 블록으로 등록한다(S660). 또한, 프로세서부(1220)는 페일이 발생한 쓰기 동작에 대응하는 디스크립터(DSC)에 에러 마크를 마킹할 수 있다.
단계 S660 이 후, 디스크립터 인덱스 관리부(1250)는 잔류하는 디스크립터 인덱스들 중 배드 블록으로 등록된 즉, 쓰기 동작 페일이 발생한 메모리 블록(예를 들어 BLK c)에 대응하는 디스크립터 인덱스를 검색한다(S670). 잔류하는 디스크립터 인덱스들은 생성된 복수의 디스크립터 인덱스들 중 쓰기 동작 패스에 대응하는 보고 신호에 따라 제거된 디스크립터 인덱스들을 제외한 나머지 디스크립터 인덱스들이다. 도 6을 참조하면, 잔류하는 디스크립터 인덱스들(index<2> 내지 index<n>) 중 배드 블록으로 등록된 메모리 블록(예를 들어 BLK c)에 대응하는 디스크립터 인덱스(예를 들어 index<2> 및 index<m>)를 검색한다.
프로세서부(1220)의 디스크립터 생성부(1222)는 디스크립터 인덱스 관리부(1250)에 의해 검색된 배드 블록으로 등록된 메모리 블록(예를 들어 BLK c)에 대응하는 디스크립터 인덱스(예를 들어 index<2> 및 index<m>)에 기초하여 새로운 디스크립터(DSC)를 생성하여 출력한다. 예를 들어 디스크립터 생성부(1222)는 디스크립터 인덱스(index<2> 및 index<m>)에 대응하는 새로운 디스크립터(DSC)를 생성하여 출력하며, 새로운 디스크립터(DSC)는 새로운 메모리 블록(예를 들어 BLK x+1)이 할당된다(S680). 또한 디스크립터 생성부(1222)는 앞선 단계 S660에서 마킹한 에러 마크를 해제하여 새로운 디스크립터(DSC)를 생성하고, 생성된 디스크립터(DSC)를 플래쉬 제어부(1240)로 출력한다. 이 후, 단계 S640로 복귀하여 단계 S640부터 재수행한다.
상술한 본원 발명의 실시 예에서는 복수의 쓰기 동작을 수행하는 것을 일예로 설명하였으나, 이에 한정되지 않고 쓰기 동작, 읽기 동작 또는 소거 동작 등을 복수로 수행되는 실시 예에 적용 가능하다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 메모리 시스템의 동작 중 페일이 발생할 경우 동작이 수행 완료되지 않은 디스크립터 중 페일이 발생한 메모리 블록에 대응하는 디스크립터를 검색하여 새로운 메모리 블록을 할당함으로써, 페일이 발생한 메모리 블록이 후속 동작에서 배드 블록으로 중복 등록되는 것을 방지할 수 있습니다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다. 도 2의 디스크립터 인덱스 관리부(1250)는 프로세서(3100)의 구성 요소로 포함될 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
프로세서(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다. 또한 도 2의 디스크립터 인덱스 관리부(1250)는 프로세서(4100)의 구성 요소로 포함될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다. 또한 도 2의 디스크립터 인덱스 관리부(1250)는 프로세서(5100)의 구성 요소로 포함될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000 : 메모리 시스템
1100 : 메모리 장치
1200 : 컨트롤러
1300 : 버퍼 메모리
1400 : 호스트
1210 : 호스트 제어부
1220 : 프로세서부
1221 : 플래시 변환 계층
1222 : 디스크립터 생성부
1223 : 배드 블록 관리부
1230 : 메모리 버퍼부
1240 : 플래쉬 제어부
1250 : 디스크립터 인덱스 관리부
1260 : 호스트 인터페이스
1270 : 버퍼 제어부
1280 : 버퍼 메모리 인터페이스
1290 : 에러 정정부
1310 : 플래쉬 인터페이스
1320 : 버스

Claims (20)

  1. 복수의 메모리 블록들을 각각 포함하는 복수의 반도체 장치들을 포함하는 메모리 장치; 및
    호스트로부터의 요청에 의해 적어도 하나 이상의 디스크립터를 생성하고, 상기 적어도 하나 이상의 디스크립터 각각에 기초하여 상기 복수의 반도체 장치들의 내부 동작을 제어하기 위한 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 적어도 하나 이상의 디스크립터에 각각 대응하는 적어도 하나 이상의 디스크립터 인덱스를 생성하여 관리하고,
    상기 복수의 반도체 장치들의 상기 내부 동작 중 페일이 발생할 경우, 상기 적어도 하나 이상의 디스크립터 인덱스를 이용하여 상기 페일이 발생한 상기 복수의 반도체 장치의 메모리 블록에 대응하는 적어도 하나의 디스크립터를 검색하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 상기 페일이 발생한 상기 메모리 블록에 대응하는 상기 적어도 하나의 디스크립터에 새로운 메모리 블록을 할당하여 새로운 디스크립터로 생성하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 상기 호스트로부터의 상기 요청에 따라 상기 컨트롤러의 제반 동작을 제어하고, 상기 적어도 하나 이상의 디스크립터를 생성하기 위한 프로세서부;
    상기 적어도 하나 이상의 디스크립터에 기초하여 상기 복수의 반도체 장치들이 상기 내부 동작을 수행하도록 제어하기 위한 커맨드 제어 신호들을 생성하기 위한 플래쉬 제어부; 및
    상기 적어도 하나 이상의 디스크립터 인덱스를 생성하여 관리하기 위한 디스크립터 인덱스 관리부를 포함하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 프로세서부는 상기 호스트로부터의 수신되는 논리 어드레스를 물리 어드레스로 맵핑하여 맵핑 어드레스를 생성하기 위한 플래시 변환 계층;
    상기 호스트로부터의 상기 요청 및 상기 맵핑 어드레스에 응답하여 상기 적어도 하나 이상의 디스크립터를 생성하기 위한 디스크립터 생성부; 및
    상기 페일이 발생한 상기 메모리 블록을 배드 블록으로 등록하여 관리하기 위한 배드 블록 관리부를 포함하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 디스크립터 생성부는 상기 내부 동작 중 상기 페일이 발생할 경우, 상기 적어도 하나 이상의 디스크립터 중 상기 페일이 발생한 상기 내부 동작에 대응하는 하나의 디스크립터에 에러 마크를 마킹하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 복수의 반도체 장치들은 상기 커맨드 제어 신호들에 응답하여 상기 내부 동작을 수행하며, 상기 내부 동작의 수행 결과를 보고 신호로 상기 컨트롤러로 출력하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 디스크립터 인덱스 관리부는 상기 내부 동작이 정상적으로 완료되었을 경우 상기 보고 신호에 기초하여 상기 적어도 하나 이상의 디스크립터 인덱스 중 상기 내부 동작이 정상적으로 완료된 디스크립터 인덱스를 삭제하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 디스크립터 인덱스 관리부는 상기 내부 동작이 상기 페일될 경우 상기 보고 신호에 기초하여 잔류하는 디스크립터 인덱스 중 상기 페일이 발생한 상기 메모리 블록에 대응하는 적어도 하나 이상의 디스크립터 인덱스를 검출하는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 적어도 하나 이상의 디스크립터 인덱스 각각은 상기 내부 동작이 수행될 상기 메모리 블록의 정보가 포함되는 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 디스크립터 생성부는 상기 페일이 발생한 상기 메모리 블록에 대응하는 상기 적어도 하나 이상의 디스크립터 인덱스에 대응하는 디스크립터에 새로운 메모리 블록을 할당하여 새로운 디스크립터로 생성하여 출력하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 디스크립터 생성부는 상기 에러 마크가 마킹된 상기 하나의 디스크립터의 상기 에러 마크를 해제하고 상기 새로운 메모리 블록을 할당하여 상기 새로운 디스크립터로 생성하는 메모리 시스템.
  12. 호스트로부터 수신되는 요청에 응답하여 복수의 디스크립터들 및 상기 복수의 디스크립터들에 대응하는 복수의 디스크립터 인덱스들을 생성하는 단계;
    상기 복수의 디스크립터들에 기초하여 복수의 반도체 메모리들이 내부 동작을 수행하도록 제어하는 단계;
    상기 내부 동작 중 페일이 발생할 경우 페일이 발생한 메모리 블록을 배드 블록으로 등록시키는 단계;
    상기 복수의 디스크립터 인덱스들 중 상기 페일이 발생한 상기 메모리 블록에 대응하는 적어도 하나 이상의 디스크립터 인덱스를 검색하는 단계; 및
    검색된 상기 적어도 하나 이상의 디스크립터 인덱스를 기초로하여 적어도 하나 이상의 새로운 디스크립터를 생성하는 단계를 포함하는 메모리 시스템의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 디스크립터 인덱스들 각각은 상기 내부 동작을 수행할 메모리 블록 정보를 포함하는 메모리 시스템의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 내부 동작이 정상적으로 완료되면, 상기 복수의 디스크립터 인덱스들 중 상기 내부 동작이 정상적으로 완료된 디스크립터 인덱스를 삭제하는 메모리 시스템의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 적어도 하나 이상의 새로운 디스크립터는 새로운 메모리 블록을 할당받는 메모리 시스템의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 디스크립터들 중 상기 페일이 발생한 상기 내부 동작에 대응하는 디스크립터는 에러 마크를 마킹하는 메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 적어도 하나 이상의 새로운 디스크립터는 상기 에러 마크가 마킹된 상기 디스크립터에 새로운 메모리 블록을 할당하고, 상기 에러 마크를 해제하여 생성하는 메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 메모리들 각각은 복수의 메모리 블록을 포함하는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 디스크립터들은 중 일부 디스크립터들은 동일한 반도체 메모리의 동일한 메모리 블록이 할당되는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 메모리들은 상기 내부 동작을 수행한 후 수행 결과를 컨트롤러로 보고하는 메모리 시스템의 동작 방법.
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