KR20180062062A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

Info

Publication number
KR20180062062A
KR20180062062A KR1020160161928A KR20160161928A KR20180062062A KR 20180062062 A KR20180062062 A KR 20180062062A KR 1020160161928 A KR1020160161928 A KR 1020160161928A KR 20160161928 A KR20160161928 A KR 20160161928A KR 20180062062 A KR20180062062 A KR 20180062062A
Authority
KR
South Korea
Prior art keywords
tasks
error
task
descriptor
memory
Prior art date
Application number
KR1020160161928A
Other languages
English (en)
Inventor
박진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160161928A priority Critical patent/KR20180062062A/ko
Priority to US15/635,291 priority patent/US10416908B2/en
Priority to CN201710619149.1A priority patent/CN108121610B/zh
Publication of KR20180062062A publication Critical patent/KR20180062062A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0736—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in functional embedded systems, i.e. in a data processing system designed as a combination of hardware and software dedicated to performing a certain function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/067—Distributed or networked storage systems, e.g. storage area networks [SAN], network attached storage [NAS]
    • G06F9/3855—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3856—Reordering of instructions, e.g. using queues or age tags
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술은 데이터가 저장되는 반도체 장치; 및 디스크립터(descriptor)에 포함된 태스크들(tasks)을 순차적으로 처리(process)하여 상기 반도체 장치와 통신하고, 상기 태스크들에서 에러가 발생하면 상기 태스크들을 역방향으로 체크하여 에러 구간을 검출하고, 상기 검출된 에러 구간에 포함된 태스크들을 재처리하는 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 디스크립터를 수행하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 장치(semiconductor device)와 반도체 장치를 제어하는 메모리 컨트롤러(memory controller)를 포함할 수 있다. 디지털 기기들을 호스트(host)라 하면, 메모리 컨트롤러는 호스트와 메모리 장치 사이에서 커맨드 및 데이터를 포함한 다양한 정보를 전송할 수 있다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 데이터 증가로 인해, 반도체 장치에는 다수의 메모리 장치들이 포함될 수 있다. 메모리 장치들의 개수가 증가하면서 메모리 컨트롤러는 다양한 태스크들(tasks)이 포함된 디스크립터(descriptor)를 수행할 수 있다.
본 발명의 실시예는 디스크립터 수행시 에러가 발생한 경우, 에러가 발생한 구간을 빠르게 찾아 재처리할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 반도체 장치; 및 디스크립터(descriptor)에 포함된 태스크들(tasks)을 순차적으로 처리(process)하여 상기 반도체 장치와 통신하고, 상기 태스크들에서 에러가 발생하면 상기 태스크들을 역방향으로 체크하여 에러 구간을 검출하고, 상기 검출된 에러 구간에 포함된 태스크들을 재처리하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 디스크립터에 포함된 태스크들의 처리 순서를 결정하는 단계; 상기 처리 순서에 따라 상기 태스크들을 처리하는 단계; 상기 태스크들이 모두 처리되면, 에러 발생 여부를 판단하는 단계; 에러가 발생한 것으로 판단되면 상기 처리 순서의 반대 순서로 상기 태스크들을 체크하여 에러 구간을 찾는 단계; 및 상기 에러 구간에 포함된 태스크들을 상기 처리 순서에 따라 재처리하는 단계를 포함한다.
본 기술은 디스크립터(descriptor) 수행시 에러(error)가 발생한 구간을 빠르게 찾고 태스크들(tasks)을 재수행함으로써, 메모리 시스템의 신뢰도 및 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러와 반도체 장치 간의 연결 관계를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1에 도시된 CPU를 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 디스크립터(Descriptor)를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 6은 도 5의 시퀀스 코드 셋업(sequence code setup) 단계를 구체적으로 설명하기 위한 도면이다.
도 7은 도 5의 디스크립터를 수행하는 단계를 구체적으로 설명하기 위한 도면이다.
도 8은 도 5의 디스크립터 수행 중 에러가 발생한 경우를 구체적으로 설명하기 위한 도면이다.
도 9는 도 5의 에러 구간 체크 단계를 구체적으로 설명하기 위한 도면이다.
도 10은 도 5의 에러 구간에 포함된 태스크들의 재수행 단계를 구체적으로 설명하기 위한 도면이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 동작 방법을 설명하기 도면들이다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 10000)은 반도체 장치(semiconductor device; 1000) 및 상기 반도체 장치(1000)를 제어할 수 있는 메모리 컨트롤러(memory controller; 2000)를 포함할 수 있다.
메모리 컨트롤러(2000)는 호스트(host)와 반도체 장치(1000) 간의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(2000)는 호스트(host)의 요청(request)에 따라 다양한 태스크(task)들이 포함된 디스크립터(descriptor)를 수행할 수 있다. 예를 들면, 태스크들은 프로그램(program), 리드(read) 또는 소거(erase) 등의 동작들을 위한 내부 커맨드들(internal commands)일 수 있다. 반도체 장치(1000)는 태스크(task)에 따라 프로그램, 리드 또는 소거 등의 다양한 동작을 수행할 수 있다. 이처럼 다양한 동작들을 수행하기 위해, 메모리 컨트롤러(2000)는 버퍼 메모리(Buffer Memory; 2100), CPU(Central Processing Unit; 2200), SRAM(Static Random Access Memory; 2300), 반도체 장치 인터페이스(Semiconductor Device Interface; S.D. IF; 2400), 큐 컨트롤러(Queue Controller; 2500) 및 호스트 인터페이스(Host Interface; 2600)를 포함할 수 있다. 메모리 컨트롤러(2000)에 포함된 상기 장치들은 버스(BUS)를 통해 서로 통신할 수 있다. 메모리 컨트롤러(2000)는 상술한 장치들 외에도 동작에 필요한 다양한 장치들을 더 포함할 수 있다.
상술한 각 장치들을 구체적으로 설명하면 다음과 같다.
버퍼 메모리(2100)는 메모리 컨트롤러(2000)가 반도체 장치(1000)를 제어할 때 사용되는 일부 데이터를 임시로 저장할 수 있다. 예를 들면, 버퍼 메모리(2100)는 프로그램 동작 시 사용되는 원본 데이터를 임시로 저장하거나, 메모리 컨트롤러(10000)가 동작을 수행할 때 자주 사용하는 데이터를 임시로 저장할 수 있다.
CPU(2200)는 버스(BUS)를 통하여 버퍼 메모리(2100), SRAM(2300), 반도체 장치 인터페이스(2400), 큐 컨트롤러(2500) 및 호스트 인터페이스(2600) 사이에서 통신을 제어할 수 있다. 예를 들면, CPU(2200)는 반도체 장치(1000)를 효율적으로 관리하기 위한 동작들(예컨대, 웨어 레벨링(wear-leveling), 가비지 컬렉션(garbage collection) 및 리드 리프레시(read refresh) 등)을 제어할 수 있다. CPU(2200)는 큐 컨트롤러(2500)로부터 수신받은 태스크 큐(task queue)에 응답하여 디스크립터를 선택하고, 선택된 디스크립터에 포함된 태스크들을 순차적으로 처리(process)할 수 있다. CPU(2200)에서 출력된 태스크들은 반도체 장치(1000)로 전송될 수 있다. 반도체 장치(1000)는 수신된 태스크들에 따라 동작들을 수행하고, 각 동작들의 완료 여부를 나타내는 피드백 데이터(feedback data)를 출력할 수 있다. CPU(2200)는 피드백 데이터에 따라 태스크들의 완료 여부 또는 에러 발생 여부를 판단할 수 있다. 일부 태스크들에서 에러가 발생한 것으로 판단되면, CPU(2200)는 에러가 발생한 태스크들을 검출하고, 검출된 태스크들을 재처리(re-process)할 수 있다. 태스크를 처리(process)할 때 발생할 수 있는 에러는 다양하다. 예를 들면, 에러에는 저전압 검출(low voltage detection) 에러 등이 포함될 수 있다.
SRAM(2300)은 CPU(2200)의 동작 메모리로 사용될 수 있다. 동작 메모리는 SRAM(2300) 외에도 다른 종류의 휘발성 메모리 또는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수도 있다.
반도체 장치 인터페이스(2400)는 메모리 컨트롤러(2000)와 반도체 장치(1000) 사이에서 태스크(task) 및 피드백 데이터 등을 전송할 수 있다. 예를 들면, 반도체 장치 인터페이스(2400)는 CPU(2200)에서 출력된 태스크들을 반도체 장치(1000)로 전송할 수 있다. 예를 들면, 반도체 장치 인터페이스(2400)는 반도체 장치(1000)에서 출력된 피드백 데이터를 CPU(2200)로 전송할 수 있다.
큐 컨트롤러(2500)는 호스트(Host)로부터 수신된 커맨드(command)에 응답하여 태스크 큐(task queue)를 출력할 수 있다. 출력된 태스크 큐(task queue)는 CPU(2200)로 전송될 수 있다. 예를 들면, 큐 컨트롤러(2500)는 하드웨어 적으로 고정된 태스크 큐(task queue)를 출력할 수 있다. 태스크 큐(task queue)는 디스크립터에 대한 정보를 포함할 수 있다.
호스트 인터페이스(2600)는 호스트(Host)와 메모리 컨트롤러(2000) 사이에서 외부 커맨드(external command) 및 데이터 등을 전송할 수 있다.
반도체 장치(1000)는 휘발성 메모리 기반 저장 장치 또는 불휘발성 메모리 기반 저장 장치로 구현될 수 있다. 예를 들면, 휘발성 메모리 기반 저장 장치는 SRAM(static random access memory) 및 DRAM(dynamic random access memory)을 포함할 수 있다. 예를 들면, 불휘발성 메모리 기반 저장 장치는 플래시 메모리 장치(flash memory device), 임베디드 멀티미디어 카드(embedded multimedia card(eMMC)), 유니버설 플래시 스토리지(universal flash storage(UFS)), 솔리드 스테이트 드라이브(solid state drive(SSD)), 레이드(Redundant Array of Independent Disks(RAID) 또는 Redundant Array of Inexpensive Disks(RAID)), EEPROM(Electrically Erasable Programmable Read-Only Memory), MRAM(Magnetic RAM), 스핀-전달 토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등으로 구현될 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러와 반도체 장치 간의 연결 관계를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1000)는 다수의 메모리 장치 그룹들(memory device groups; MD1~MDk; k는 양의 정수)을 포함할 수 있다. 메모리 장치 그룹들(MD1~MDk) 각각은 다수의 메모리 장치들을 포함할 수 있다. 메모리 장치 그룹들(MD1~MDk)은 채널들(channels; CH1~CHk)을 통해 메모리 컨트롤러(2000)와 통신할 수 있다. 예를 들면, 제1 메모리 장치 그룹(MD1)은 제1 채널(CH1)을 통해 메모리 컨트롤러(2000)와 통신할 수 있다.
도 3은 도 1에 도시된 CPU를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, CPU(2200)는 디스크립터 컨트롤러(Descriptor Controller; 210)와 다수의 메모리들(221~232)을 포함할 수 있다. 예를 들면, 메모리들(221~232)은 시퀀스 메모리(Sequence memory; 221), 태스크 메모리(Task memory; 222), 프로세스 메모리(Process memory; 223), 컨펌 메모리(Confirm memory; 231) 및 커런트 메모리(Current memory; 232)를 포함할 수 있다.
태스크 메모리(222)는 디스크립터가 수행하는 다양한 태스크들(tasks; TC)을 저장할 수 있다. 예를 들면, 태스크 메모리(222)에 저장되는 태스크들(TC)은 다양한 동작들에 대한 커맨드일 수 있다. 시퀀스 메모리(221)는 태스크들의 동작 순서에 대한 정보인 시퀀스 코드(sequence code; SC)를 저장할 수 있다. 예를 들면, 시퀀스 코드(SC)는 디스크립터가 수행될 때마다 디스크립터 컨트롤러(210)에 의해 업데이트될 수 있다. 프로세스 메모리(223)는 동작이 완료된 태스크들의 정보인 프로세스 코드(process code; PC)를 저장할 수 있다. 예를 들면, 프로세스 코드(PC)는 동작이 완료된 순서에 따라 디스크립터 컨트롤러(210)에 의해 업데이트될 수 있다.
컨펌 메모리(231)는 에러 없이 동작이 완료된 구간 정보인 컨펌 코드(confirm code; Co_C)를 저장할 수 있다. 커런트 메모리(232)는 에러가 발생한 구간 정보인 커런트 코드(current code; Cu_C)를 저장할 수 있다. 예를 들면, 디스크립터에 포함된 태스크들은 일정한 구간별로 연속적으로 처리(process)될 수 있다. 반도체 장치(1000)는 수신된 태스크들에 따라 동작들을 수행할 수 있다. 선택된 구간의 마지막 태스크의 동작이 완료되면, 반도체 장치(1000)는 선택된 구간의 태스크들에 의해 수행된 동작들에서 에러가 발생했는지를 체크하고, 그 결과로써 피드백 데이터를 출력할 수 있다. 피드백 데이터는 에러가 발생했는지 발생하지 않았는지에 대한 정보를 포함할 수 있다. 만약, 선택된 구간에서 에러가 발생하지 않았으면, 선택된 구간의 마지막 태스크에 컨펌 코드(Co_C)가 설정될 수 있다. 만약, 선택된 구간에서 에러가 발생했으면, 선택된 구간의 마지막 태스크에 커런트 코드(Cu_C)가 설정될 수 있다. 즉, 선택된 구간의 태스크들에 의한 동작들이 모두 수행된 후 마지막 태스크에 컨펌 코드(Co_C)가 부여되면, 선택된 구간의 태스크들에서는 에러가 발생하지 않았다는 것을 의미한다. 또는, 선택된 구간의 태스크들에 의한 동작들이 모두 수행된 후 마지막 태스크에 커런트 코드(Cu_C)가 부여되면, 선택된 구간의 태스크들 중 일부 태스크들에서 에러가 발생했다는 것을 의미한다.
디스크립터 컨트롤러(210)는 이전에 수행된 디스크립터의 태스크 정보에 따라 시퀀스 코드(SC)를 업데이트할 수 있다. 예를 들면, 이전에 수행된 디스크립터의 태스크들의 상태에 따라 디스크립터 컨트롤러(210)는 태스크들의 동작 순서를 재설정하고, 재설정된 순서에 따라 시퀀스 코드(SC)를 각 태스크들에 부여할 수 있다. 예를 들면, 디스크립터 컨트롤러(210)는 각 태스크들의 동작 시간이나 해당 태스크를 수행하는 반도체 장치(1000)의 상태 등에 따라 시퀀스 코드(SC)를 재설정하고 재설정된 시퀀스 코드(SC)를 각 태스크들에 대응시켜 시퀀스 메모리(221)에 저장할 수 있다. 또한, 디스크립터 컨트롤러(210)는 반도체 메모리 장치(1000)로부터 수신받은 피드백 데이터에 따라 프로세스 코드(PC), 컨펌 코드(Co_C) 또는 커런트 코드(Cu_C)를 메모리들(223, 231 및 232)에 각각 저장할 수 있다.
상술한 디스크립터를 보다 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 디스크립터(Descriptor)를 설명하기 위한 도면이다.
도 4를 참조하면, 동작이 수행되지 않은 초기 디스크립터(41)에서, 각 태스크들의 동작 순서를 결정하는 시퀀스 코드들(S1~Si; i는 양의 정수)이 각각의 태스크들(T1~Ti)에 부여될 수 있다. 초기 디스크립터(41)는 동작시 수행되지 않은 상태이므로, 프로세스 코드(PC)는 모두 초기 코드(P0)로 설정될 수 있다.
디스크립터의 태스크들은 시퀀스 코드들(S1~Si)에 따라 순차적으로 수행될 수 있다. 예를 들어, 제1 내지 제i 시퀀스 코드들(S1~Si) 중에서 제1 시퀀스 코드(S1)가 첫 번째 순서를 의미하고, 제i 시퀀스 코드(Si)가 가장 마지막 순서를 의미한다고 가정한다. 또한, 제1 내지 제i 태스크들(T1~Ti)에 제1 내지 제i 시퀀스 코드들(S1~Si)이 각각 대응되도록 설정되었다고 가정한다. 이러한 경우, 제1 시퀀스 코드(S1)에 따라 제1 태스크(T1)가 가장 먼저 처리(process)될 수 있고, 제2 시퀀스 코드(S2)에 따라 제2 태스크(T2)가 다음으로 처리(process)될 수 있다. 이러한 방식으로 제1 내지 제i 태스크들(T1~Ti)이 순차적으로 처리(process)될 수 있고, 반도체 장치(1000)는 수신받은 태스크들에 따라 각 태스크들에 해당되는 동작들을 수행할 수 있다.
반도체 장치(1000)는 각 동작이 완료될 때마다 피드백 데이터를 출력하고, 디스크립터 컨트롤러(210)는 피드백 데이터에 따라 태스크들에 대한 프로세스 코드들(P1~Pi)을 프로세스 메모리(도 3의 223)에 저장할 수 있다. 따라서, 디스크립터가 수행된 후에는(42) 각 태스크들(T1~Ti)마다 프로세스 코드들(P1~Pi)이 부여될 수 있다.
또한, 디스크립터에 포함된 모든 태스크들(T1~Ti)은 정해진 구간 단위로 구분될 수 있고, 각 구간에 포함된 태스크들이 연속적으로 수행된 후에는 에러 체크 동작이 수행되고, 에러가 발생하지 않은 것으로 판단되면 다음 구간에 포함된 태스크들이 연속적으로 수행될 수 있다. 예를 들면, 제1 내지 제2 에러 체크 구간(EC1~EC2) 내에 제1 및 제2 태스크들(T1 및 T2)이 포함되고, 제2 내지 제3 에러 체크 구간(EC2~EC3) 내에 제3 내지 제5 태스크들(T3~T5)이 포함된다고 가정한다. 나머지, 제6 내지 제i 태스크들(T6~Ti)도 다수의 구간들로 구분될 수 있다.
제1 내지 제2 에러 체크 구간(EC1~EC2)에 포함된 제1 및 제2 태스크들(T1 및 T2)은 제1 및 제2 시퀀스 코드들(SC1 및 SC2)에 따라 순차적으로 수행될 수 있다. 예를 들면, 제1 태스크(T1)가 수행된 후에는 제1 태스크(T1)의 동작 결과에 대한 제1 프로세스 코드(P1)가 저장될 수 있고, 제2 태스크(T2)가 수행된 후에는 제2 태스크(T2)의 동작 결과에 대한 제2 프로세스 코드(P2)가 저장될 수 있다. 제1 및 제2 태스크들(T1 및 T2)이 모두 에러 없이 완료되었으면, 제2 에러 체크 구간(EC2)에서 컨펌 코드(Co_C)가 컨펌 메모리(도 3의 231)에 저장될 수 있다. 이어서, 제2 내지 제3 에러 체크 구간(EC2~EC3)에 포함된 제3 내지 제5 태스크들(T3~T5)이 제3 내지 제5 시퀀스 코드들(S3~SC5)에 따라 순차적으로 수행될 수 있다. 제3 내지 제5 태스크들(T3~T5)에 대한 모든 동작에서 에러가 발생하지 않았다면, 제3 내지 제5 태스크들(T3~T5)에 대한 제3 내지 제5 프로세스 코드들(P3~P5)이 저장되고, 제3 에러 체크 구간(EC3)에 컨펌 코드(Co_C)가 저장될 수 있다.
만약, 제3 내지 제5 태스크들(T3~T5) 중 에러가 발생한 태스크가 있다면, 에러가 발생한 태스크에는 프로세스 코드가 업데이트 되지 않는다. 즉, 이전 프로세스 코드가 유지될 수 있다. 또한, 제3 에러 체크 구간(EC3)에는 커런트 코드(Cu_C)가 저장될 수 있다. 디스크립터 컨트롤러(도 3의 210)는 에러가 발생한 구간의 태스크들의 체크 및 재처리(re-process) 동작을 수행한 후, 에러가 발생하지 않았으면 다음 구간에 포함된 태스크들이 처리되도록 디스크립터를 제어할 수 있다.
에러가 발생한 태스크들을 검출하고, 검출된 태스크들을 재처리(re-process)하는 방법을 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 디스크립터 컨트롤러(도 3의 210)는 시퀀스 코드(SC)를 셋업할 수 있다(510). 예를 들면, 시퀀스 코드는 디스크립터가 수행될 때마다 디스크립터 컨트롤러(210)에 의해 업데이트될 수 있다. 따라서, 디스크립터에 포함된 태스크들은 시퀀스 코드(SC)에 따라 동작 순서가 바뀔 수 있다.
디스크립터 컨트롤러(210)는 셋업된 시퀀스 코드(SC)에 따라 디스크립터에 포함된 태스크들이 반도체 장치(도 1의 1000)에서 수행되도록 태스크들을 순차적으로 처리(process)할 수 있다(520). 이때, 태스크들이 수행되는 순서를 정방향으로 가정한다.
에러 체크 구간 내에 포함된 태스크들이 모두 수행되었으면, 수행된 태스크들에서 에러가 발생했는지를 판단할 수 있다(530). 수행된 태스크들에서 에러가 발생하지 않았으면(아니오) 태스크들의 동작은 종료된다. 태스크들의 동작이 종료되면, 다음 구간에 포함된 태스크들이 수행될 수 있다.
수행된 태스크들에서 에러가 발생했으면(예) 에러 구간 체크 동작이 수행될 수 있다(540). 예를 들면, 에러 구간 체크 동작은 시퀀스 코드(SC)의 역방향으로 수행될 수 있다. 즉, 에러 구간 체크 동작은 커런트 코드(Cu_C)와 컨펌 코드(Co_C)가 입력된 구간 내의 태스크들을 시퀀스 코드(SC)의 역방향으로 수행될 수 있다. 이때, 디스크립터 컨트롤러(210)는 각 태스크들에 대응되는 프로세스 코드들(PC)을 체크할 수 있다. 예를 들면, 프로세스 코드들(PC)은 태스크에 해당되는 동작이 에러 없이 완료되면 업데이트되는데, 에러가 발생한 태스크에서는 프로세스 코드가 업데이트되지 않는다. 따라서, 해당 태스크에는 이전 프로세스 코드가 유지될 수 있다. 즉, 시퀀스 코드(SC)에 따라 태스크들이 순차적으로 수행되기 때문에, 에러가 발생한 태스크부터 프로세스 코드들(PC)이 업데이트되지 않을 수 있다. 따라서, 시퀀스 코드(SC)의 역방향으로 프로세스 코드들(PC)을 체크하면 업데이트되지 않은 프로세스 코드(PC)와 업데이트된 프로세스 코드(PC)가 서로 중복될 수 있다. 즉, 프로세스 코드(PC)가 서로 중복되는 태스크가 검출될 수 있다.
프로세스 코드(PC)가 중복된 태스크부터 시퀀스 코드(SC)의 정방향으로 태스크들이 재처리될 수 있다(550). 예를 들면, 디크스립터 컨트롤러(210)는 '540' 단계에서 프로세스 코드(PC)가 중복되는 태스크가 검출되면, 검출된 태스크부터 시퀀스 코드(SC)에 따라 정방향으로 태스크들을 순차적으로 처리(process)할 수 있다.
상술한 단계들을 도 6 내지 도 10을 참조하여 구체적으로 설명하면 다음과 같다.
도 6은 도 5의 시퀀스 코드 셋업(sequence code setup) 단계를 구체적으로 설명하기 위한 도면이다.
도 6 및 도 5를 참조하면, 디스크립터에 포함된 태스크들의 상태에 따라 시퀀스 코드(SC)가 셋업될 수 있다. 예를 들면, 제3 태스크(T3)에 제1 시퀀스 코드(S1)가 셋업되고, 제1 태스크(T1)에 제2 시퀀스 코드(S2)가 셋업되고, 제2 태스크(T2)에 제3 시퀀스 코드(S3)가 셋업되고, 제6 태스크(T6)에 제4 시퀀스 코드(S4)가 셋업되고, 제5 태스크(T5)에 제5 시퀀스 코드(S5)가 셋업되고, 제4 태스크(T4)에 제6 시퀀스 코드(S6)가 셋업된다고 가정한다. 이때, 에러 체크 구간들(EC1-EC2 및 EC2-EC3)도 셋업될 수 있다. 예를 들면, 제1 에러 체크 구간(EC1)은 제1 시퀀스 코드(S1)에 따라 수행되는 제3 태스크(T3)가 시작하는 구간으로 셋업될 수 있고, 제2 에러 체크 구간(EC2)은 제2 시퀀스 코드(S2)에 따라 수행되는 제1 태스크(T3)가 종료되는 구간으로 셋업될 수 있고, 제3 에러 체크 구간(EC3)은 제6 시퀀스 코드(S6)에 따라 수행되는 제4 태스크(T4)가 종료되는 구간으로 셋업될 수 있다. 셋업되는 시퀀스 코드들(S1~S6)과 이에 대응되는 제1 내지 제6 태스크들(T1~T6) 및 에러 체크 구간들(EC1-EC2 및 EC2-EC3)의 개수 및 순서는 본 기술의 이해를 돕기 위한 실시예 이므로, 메모리 시스템에 따라 다르게 셋업될 수 있다.
도 7은 도 5의 디스크립터를 수행하는 단계(520)를 구체적으로 설명하기 위한 도면이다.
도 7 및 도 5를 참조하면, 제3 및 제1 태스크들(T3 및 T1)은 제1 및 제2 시퀀스 코드들(S1 및 S2)에 따라 정방향(71)으로 수행될 수 있다. 먼저, 제3 태스크(T3)가 에러 없이 수행되면, 제3 태스크(T3)의 프로세스 코드(PC)는 제1 프로세스 코드(P1)로 업데이트될 수 있다. 이어서, 제1 태스크(T1)도 에러 없이 수행되면, 제1 태스크(T1)의 프로세스 코드(PC)는 제2 프로세스 코드(P2)로 업데이트될 수 있다.
제3 및 제1 태스크들(T3 및 T1)에서 에러가 발생하지 않았으므로, 제2 에러 체크 구간(EC2)에서 제1 컨펌 코드(Co_C1)가 저장될 수 있다.
도 8은 도 5의 디스크립터 수행 중 에러가 발생한 경우를 구체적으로 설명하기 위한 도면이다.
도 8 및 도 5를 참조하면, 제1 및 제2 에러 체크 구간(EC1 및 EC2)에서 수행된 제3 및 제1 태스크들(T3 및 T1)이 에러 없이 수행되었으면, 다음 구간인 제2 내지 제3 에러 체크 구간(EC2-EC3)에 포함된 제2, 제6, 제5 및 제4 태스크들(T2, T6, T5 및 T4)이 제3 내지 제6 시퀀스 코드들(S3~S6)에 따라 정방향으로 순차적으로 수행될 수 있다(도 5의 520).
순차적으로 수행되는 제2, 제6, 제5 및 제4 태스크들(T2, T6, T5 및 T4) 중에서 제5 태스크(T5)부터 에러가 발생한 경우를 가정한다. 이 경우, 디스크립터 컨트롤러(210)는 제3 에러 체크 구간(EC3)에서 에러(ERROR)가 발생했음을 감지하고(530), 제3 에러 체크 구간(EC3)에서 제1 커런트 코드(Cu_C1)를 저장할 수 있다.
도 9는 도 5의 에러 구간 체크 동작(540)을 구체적으로 설명하기 위한 도면이다.
도 9 및 도 5를 참조하면, 에러 구간 체크 동작은 제1 커런트 코드(Cu_C1)가 저장된 구간(EC3)부터 제1 컨펌 코드(Co_C1)가 저장된 구간(EC2) 순서로 수행될 수 있다. 즉, 에러 구간 체크 동작은 시퀀스 코드(SC)의 순서에 역방향으로 수행될 수 있다. 도 8에서 제5 태스크(T5)부터 에러가 발생한 경우를 가정하였으므로, 제2 및 제6 태스크들(T2 및 T6)은 에러 없이 수행될 수 있다. 이 경우, 제2 태스크(T2)의 프로세스 코드(PC)는 제1 프로세스 코드(P1)로 업데이트될 수 있고, 제6 태스크(T6)의 프로세스 코드(PC)는 제2 프로세스 코드(P2)로 업데이트될 수 있다. 하지만, 제6 태스크(T6) 이후에 수행된 제5 및 제4 태스크들(T5 및 T4) 중에서 어느 태스크에서 에러가 발생했는지 판단하기 어려우므로, 에러 구간 체크 동작은 시퀀스 코드(SC)의 역방향으로 수행될 수 있다. 이는, 에러가 발생한 태스크에서는 프로세스 코드(PC)가 업데이트되지 않으므로, 업데이트되지 않은 프로세스 코드(PC)부터 체크하기 위함이다. 특히, 업데이트되지 않은 프로세스 코드(PC)와 업데이트된 프로세스 코드(PC)의 일부가 중복될 수 있기 때문에, 에러 구간 체크 동작에서는 프로세스 코드(PC)가 중복되는 태스크를 찾는다.
디스크립터 컨트롤러(210)는 제4 태스크(T4)에 대응되는 프로세스 코드(PC)를 체크할 수 있다. 본 실시예에서는 제4 태스크(T4)에 제2 프로세스 코드(P2)가 저장되었다고 가정한다. 이어서, 디스크립터 컨트롤러(210)는 제5 태스크(T5)에 대응되는 프로그램 코드(PC)를 체크할 수 있다. 제5 태스크(T5)에 제1 프로세스 코드(P1)가 저장되었다고 가정하면, 디스크립터 컨트롤러(210)는 제5 태스크(T5)에 저장된 제1 프로세스 코드(P1)와 제4 태스크(T4)에 저장된 제2 프로세스 코드(P2)를 비교한다. 비교 결과 중복되는 프로세스 코드(PC)가 없으면, 디스크립터 컨트롤러(210)는 제6 태스크(T6)의 프로세스 코드(PC)를 제4 및 제5 태스크들(T4 및 T5)의 프로세스 코드들(PC)과 비교할 수 있다. 비교 결과, 제6 태스크(T6)에 저장된 프로세스 코드(PC; 92)가 제4 태스크(T4)에 저장된 프로세스 코드(PC; 91)와 중복되면 디스크립터 컨트롤러(210)는 제6 태스크(T6) 이후에 수행된 제5 및 제4 태스크들(T5 및 T4) 중에서 에러가 발생한 것으로 판단할 수 있다. 즉, 디스크립터 컨트롤러(210)는 제2 및 제6 태스크들(T2 및 T6)을 노말 동작이 수행된 노말 동작 그룹(normal operation group; NO)으로 구분하고, 제5 및 제4 태스크들(T5 및 T4)을 에러가 발생한 에러 동작 그룹(error operation group; EO)으로 구분할 수 있다.
도 10은 도 5의 에러 구간에 포함된 태스크들의 재처리 단계를 구체적으로 설명하기 위한 도면이다.
도 10 및 도 5를 참조하면, 디스크립터 컨트롤러(210)는 에러 동작 그룹(EO)에 포함된 제5 및 제4 태스크들(T5 및 T4)을 시퀀스 코드(SC)의 순서에 따라 정방향으로 순차적으로 재수행할 수 있다. 예를 들면, 제5 태스크(T5)에 따라 재수행된 동작이 에러 없이 종료되면 제5 태스크(T5)의 프로세스 코드(PC)는 제6 태스크(T6)의 제2 프로세스 코드(P2)에 이어서 제3 프로세스 코드(P3)로 업데이트될 수 있다. 이어서, 제4 태스크(T4)에 따라 재수행된 동작이 에러 없이 종료되면 제4 태스크(T4)의 프로세스 코드(PC)는 제5 태스크(T5)의 제3 프로세스 코드(P3)에 이어서 제4 프로세스 코드(P4)로 업데이트될 수 있다. 제4 태스크(T4)의 프로세스 코드(PC)가 업데이트되면, 제3 에러 체크 구간(EC3)에서 다시 에러 체크 동작이 수행될 수 있다. 디스크립터 컨트롤러(210)는 에러 체크 동작 결과 에러가 발생하지 않은 것으로 판단되면, 제1 커런트 코드(Cu_C1)가 저장된 제3 에러 체크 구간(EC3)에 제2 컨펌 코드(Co_C2)를 저장할 수 있다. 예를 들면, 제1 커런트 코드(Cu_C1)는 리셋(reset)되고, 제2 컨펌 코드(Co_C2)가 새로 저장될 수 있다.
상술한 도 6 내지 도 10에서는 에러 체크 구간에 포함된 태스크들이 4 개인 경우가 실시예로써 설명되었으나, 태스크들의 개수는 메모리 시스템에 따라 다르게 설정될 수 있다. 이와 관련하여, 상술한 기술을 토대로 하되, 에러 체크 구간에 더 많은 태스크들이 포함된 디스크립터의 수행 방법을 설명하면 다음과 같다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 동작 방법을 설명하기 도면들이다. 본 실시예에서는 도 11 내지 도 13에서는, 제a 내지 제b 에러 체크 구간(ECa-ECb; a 및 b는 양의 정수)이 설정되고, 제a 내지 제b 에러 체크 구간(ECa-ECb) 내에 아홉 개의 태스크들이 포함되었다고 가정한다. 본 실시예에서는 제a 에러 체크 구간(ECa)에 제c 컨펌 코드(Co_Cc)가 저장되었다고 가정한다. 또한, 본 실시예에서는 제20 내지 제28 태스크들(T20~T28)에 제10 내지 제18 시퀀스 코드들(S10~S18)이 각각 셋업되고, 제20 내지 제28 태스크들(T20~T28)은 셋업된 제10 내지 제18 시퀀스 코드들(S10~S18)에 따라 순차적으로 출력된다고 가정한다.
도 11을 참조하면, 제20 내지 제28 태스크들(T20~T28)이 순차적으로 처리(process)되고, 반도체 장치(1000)는 제20 내지 제28 태스크들(T20~T28)에 따라 동작들을 수행하고 각 동작들이 종료될 때마다 피드백 데이터를 출력할 수 있다. 디스크립터 컨트롤러(210)는 피드백 데이터에 따라 각 태스크들의 프로세스 코드(PC)를 업데이트할 수 있다. 제28 태스크(T28)에 대한 동작이 종료된 후 제b 에러 체크 구간(ECb)에서 에러 체크 동작을 수행한 결과 에러가 발생한 것으로 판단되면, 디스크립터 컨트롤러(210)는 제b 에러 체크 구간(ECb)에서 제c 커런트 코드(Cu_Cc)를 저장할 수 있다. 디스크립터 컨트롤러(210)는 제20 내지 제28 태스크들(T20~T28) 중에서 어느 태스크 또는 태스크들에서 에러가 발생했는지를 판단하기 위하여 에러 구간 체크 동작을 수행할 수 있다.
도 12를 참조하면, 에러 구간 체크 동작은 마지막으로 수행된 제28 태스크(T28)부터 시퀀스 코드(SC)의 역방향으로 수행될 수 있다. 디스크립터 컨트롤러(210)는 제28 태스크(T28)의 프로세스 코드(PC)가 제3 프로세스 코드(P3)임을 체크한 후, 제27 태스크(T27)의 프로세스 코드(PC)와 제28 태스크(T28)의 프로세스 코드(PC)를 비교할 수 있다.
제27 태스크(T27)의 프로세스 코드(PC)가 제2 프로세스 코드(P2)인 경우, 제27 및 제28 태스크들(T27 및 T28)의 프로세스 코드들(P2 및 P3)은 서로 중복되지 않으므로, 디스크립터 컨트롤러(210)는 제26 태스크(T26)의 프로세스 코드(PC)를 제27 및 제28 프로세스 코드들(P2 및 P3)과 비교할 수 있다.
제26 태스크(T26)의 프로세스 코드(PC)가 제5 프로세스 코드(P5)인 경우, 제27 및 제28 태스크들(T27 및 T28)의 프로세스 코드들(P2 및 P3) 중 제26 태스크(T26)의 제5 프로세스 코드(P5)와 중복되는 코드가 없으므로, 디스크립터 컨트롤러(210)는 다음 태스크인 제25 태스크(T25)의 프로세스 코드(PC)와 제26 내지 제28 태스크들(T26~T28)의 프로세스 코드들(P5, P2 및 P3)을 비교할 수 있다.
제25 태스크(T25)의 프로세스 코드(PC)가 제8 프로세스 코드(P8)인 경우, 제26 내지 제28 태스크들(T26~T28)의 프로세스 코드들(P5, P2 및 P3) 중 제25 태스크(T25)의 제8 프로세스 코드(P8)와 중복되는 코드가 없으므로, 디스크립터 컨트롤러(210)는 다음 태스크인 제24 태스크(T24)의 프로세스 코드(PC)와 제25 내지 제28 태스크들(T25~T28)의 프로세스 코드들(P8, P5, P2 및 P3)을 비교할 수 있다.
제24 태스크(T24)의 프로세스 코드(PC)가 제5 프로세스 코드(P5)인 경우, 디스크립터 컨트롤러(210)는 제24 태스크(T24)와 제26 태스크(T26)의 프로세스 코드들(PC; 121 및 122)이 서로 중복되는 것을 판단할 수 있다.
이에 따라, 디스크립터 컨트롤러(210)는 제20 내지 제24 태스크들(T20~T24)은 노말 동작 그룹(NO)으로 구분하고, 제25 내지 제28 태스크들(T25~T28)은 에러 동작 그룹(EO)으로 구분할 수 있다.
도 13을 참조하면, 디스크립터 컨트롤러(210)는 에러 동작 그룹(EO)에 포함된 제25 내지 제28 태스크들(T25~T28)을 시퀀스 코드(SC)에 따라 정방향으로 순차적으로 재수행할 수 있다. 재수행된 제25 내지 제28 태스크들(T25~T28) 모두 에러 없이 완료되면 제25 내지 제28 태스크들(T25~T28)에 대하여 프로세스 코드(PC)는 제6 내지 제9 프로세스 코드들(P6~P9)이 저장될 수 있다. 제b 에러 체크 구간(ECb)에서 에러 체크 동작이 재수행된 결과 에러가 발생하지 않은 것으로 판단되면, 디스크립터 컨트롤러(210)는 제c 커런트 코드(Cu_Cc)가 저장된 제b 에러 체크 구간(ECb)에 제d 컨펌 코드(Co_Cd)를 저장할 수 있다.
상술한 바와 같이, 디스크립터(descriptor)에서 수행중인 태스크들(tasks)의 에러 구간을 빠르게 찾고, 에러가 발생한 태스크들을 재수행할 수 있으므로, 메모리 시스템의 신뢰도 및 동작 속도가 개선될 수 있다.
도 14는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 반도체 장치(Semiconductor Device; 1000)와 상기 반도체 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러(Memory Controller; 2000)를 포함할 수 있다. 메모리 컨트롤러(2000)는 프로세서(Processor; 3100)의 제어에 따라 반도체 장치(1000)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다. 또한, 메모리 컨트롤러(2000)는 수행중인 디스크립터(descriptor)의 에러(error)를 검출하고 에러가 발생한 구역의 태스크들(tasks)을 재수행할 수 있다.
반도체 장치(1000)에 프로그램된 데이터는 메모리 컨트롤러(2000)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2000) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(3500)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 장치(1000)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(2000)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 반도체 장치(Semiconductor Device; 1000)와 상기 반도체 장치(1000)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 2000)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 반도체 장치(1000)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2000)의 동작을 제어할 수 있다. 실시 예에 따라 반도체 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 16은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 반도체 장치(1000)와 상기 반도체 장치(1000)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2000)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2000)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2000)를 통하여 반도체 장치(1000)에 저장될 수 있다. 또한, 반도체 장치(1000)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(2000)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 반도체 장치(1000)의 동작을 제어할 수 있는 메모리 컨트롤러(2000)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 17은 도 1에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 반도체 장치(Semiconductor Device; 1000), 메모리 컨트롤러(Memory Controller; 2000) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2000)는 반도체 장치(1000)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2000) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 340)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2000)를 통하여 반도체 장치(1000)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10000: 메모리 시스템 1000: 반도체 장치
2000: 메모리 컨트롤러 2100: 버퍼 메모리
2200: CPU 2300: SRAM
2400: 반도체 장치 인터페이스 2500: 큐 컨트롤러
2600: 호스트 인터페이스 210: 디스크립터 컨트롤러
221: 시퀀스 메모리 222: 태스크 메모리
223: 프로세스 메모리 231: 컨펌 메모리
232: 커런트 메모리

Claims (20)

  1. 데이터가 저장되는 반도체 장치; 및
    상기 반도체 장치와 통신하며, 디스크립터(descriptor)에 포함된 태스크들(tasks)을 순차적으로 처리(process)하되, 상기 태스크들에서 에러가 발생하면 상기 태스크들을 역방향으로 체크하여 에러 구간을 검출하고, 상기 에러 구간에 포함된 태스크들을 재처리하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는,
    호스트로부터 수신된 외부 커맨드에 응답하여 태스크 큐(task queue)를 출력하는 큐 컨트롤러(queue controller); 및
    상기 태스크 큐에 응답하여 상기 디스크립터를 처리하는 CPU(Central Processing Unit)를 포함하는 메모리 시스템.
  3. 제2항에 있어서, 상기 CPU는,
    상기 태스크 큐에 응답하여 상기 디스크립터를 제어하는 디스크립터 컨트롤러; 및
    상기 디스크립터 처리에 필요한 다양한 코드들(codes)을 저장하는 메모리들을 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 메모리들은,
    상기 태스크들을 저장하는 태스크 메모리(task memory);
    상기 태스크들의 처리 순서에 대한 정보인 시퀀스 코드(sequence code)를 저장하는 시퀀스 메모리(sequence memory);
    상기 태스크들의 완료 여부에 대한 정보인 프로세스 코드(process code)를 저장하는 프로세스 메모리(process memory);
    에러가 발생하지 않은 구간의 정보인 컨펌 코드를 저장하는 컨펌 메모리(confirm memory); 및
    에러가 발생한 구간의 정보인 커런트 코드를 저장하는 커런트 메모리(current memory)를 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 태스크 메모리에 저장되는 상기 태스크들은 상기 반도체 장치에서 수행되는 다양한 동작들에 대한 커맨드들인 메모리 시스템.
  6. 제4항에 있어서,
    상기 시퀀스 코드는 상기 디스크립터가 수행될 때마다 상기 태스크의 처리 상태에 따라 업데이트되고,
    상기 태스크들은 상기 시퀀스 코드에 따라 순차적으로 처리되는 메모리 시스템.
  7. 제4항에 있어서,
    상기 프로세스 메모리는 처리가 완료된 상기 태스크들의 순서에 따라 순차적으로 업데이트되는 메모리 시스템.
  8. 제4항에 있어서,
    상기 컨펌 코드는 상기 태스크들 중 에러 체크 구간에 포함된 모든 태스크들이 에러 없이 처리되면, 에러 없이 처리된 태스크들 중 마지막으로 처리된 태스크에 부여되는 메모리 시스템.
  9. 제4항에 있어서,
    상기 커런트 코드는 상기 태스크들 중 에러 체크 구간에 포함된 일부 태스크들에서 에러가 발생하면, 상기 에러 체크 구간에서 처리된 태스크들 중 마지막으로 처리된 태스크에 부여되는 메모리에 저장되는 메모리 시스템.
  10. 제9항에 있어서,
    상기 커런트 코드는 상기 에러 체크 구간에 포함된 태스크들이 재처리된 후 에러가 발생하지 않으면 리셋되고,
    상기 재처리된 태스크들 중 마지막으로 처리된 태스크에 상기 컨펌 코드가 부여되는 메모리 시스템.
  11. 제3항에 있어서, 상기 디스크립터 컨트롤러는,
    상기 디스크립터에 포함된 상기 태스크들 중 에러 체크 구간에 포함된 태스크들을 순차적으로 처리하고,
    상기 에러 체크 구간에 포함된 상기 태스크들 중 마지막 태스크가 처리되면 상기 에러 체크 구간에서 에러가 발생했는지 여부를 체크하고,
    상기 에러가 발생한 것으로 판단되면 에러 구간 체크 동작 및 재처리(re-process) 동작을 수행하고,
    에러가 발생하지 않은 것으로 판단되면 다음 에러 체크 구간에 포함된 태스z크들을 순차적으로 처리하는 메모리 시스템.
  12. 제11항에 있어서, 상기 에러 구간 체크 동작 시,
    상기 디스크립터 컨트롤러는 상기 에러가 발생한 것으로 판단된 에러 체크 구간의 태스크들 중 마지막으로 처리된 태스크부터 역방향으로 상기 태스크들을 체크하는 메모리 시스템.
  13. 제12항에 있어서, 상기 에러 구간 체크 동작 시,
    상기 디스크립터 컨트롤러는 태스크들 각각에 부여된 프로세스 코드를 체크하는 메모리 시스템.
  14. 제13항에 있어서, 상기 에러 구간 체크 동작 시,
    상기 디스크립터 컨트롤러는 상기 프로세스 코드가 중복되는 태스크들이 검출되면, 상기 프로세스 코드가 중복된 상기 태스크들 중 나중에 검출된 태스크의 다음에 처리된 태스크부터 순차적으로 재처리하는 메모리 시스템.
  15. 디스크립터에 포함된 태스크들의 처리 순서를 결정하는 단계;
    상기 처리 순서에 따라 상기 태스크들을 처리하는 단계;
    상기 태스크들이 모두 처리되면, 에러 발생 여부를 판단하는 단계;
    에러가 발생한 것으로 판단되면 상기 처리 순서의 반대 순서로 상기 태스크들을 체크하여 에러 구간을 찾는 단계; 및
    상기 에러 구간에 포함된 태스크들을 상기 처리 순서에 따라 재처리하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 태스크들의 처리 순서는 상기 디스크립터의 이전 동작에서 수행된 상기 태스크들의 상태에 따라 변경되는 메모리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 태스크들이 에러 없이 수행될 때마다 태스크들에 프로세스 코드들이 순차적으로 부여되는 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 태스크들 중 에러가 발생한 태스크들에는 이전에 부여된 프로세스 코드들이 유지되는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서, 상기 에러 구간을 찾는 단계는,
    상기 프로세스 코드들을 서로 비교하는 단계; 및
    서로 중복되는 프로세스 코드들이 부여된 태스크들이 검출되면, 상기 프로세스 코드가 중복된 태스크 이후에 처리된 태스크부터 마지막으로 처리된 태스크까지 상기 에러 구간으로 지정하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 태스크들을 재처리한 후 상기 에러 발생 여부를 판단하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
KR1020160161928A 2016-11-30 2016-11-30 메모리 시스템 및 이의 동작 방법 KR20180062062A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160161928A KR20180062062A (ko) 2016-11-30 2016-11-30 메모리 시스템 및 이의 동작 방법
US15/635,291 US10416908B2 (en) 2016-11-30 2017-06-28 Memory system and method for detecting error section and reprocessing tasks
CN201710619149.1A CN108121610B (zh) 2016-11-30 2017-07-26 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160161928A KR20180062062A (ko) 2016-11-30 2016-11-30 메모리 시스템 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20180062062A true KR20180062062A (ko) 2018-06-08

Family

ID=62190155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160161928A KR20180062062A (ko) 2016-11-30 2016-11-30 메모리 시스템 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US10416908B2 (ko)
KR (1) KR20180062062A (ko)
CN (1) CN108121610B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102640910B1 (ko) * 2023-08-11 2024-02-23 리벨리온 주식회사 인공지능 연산과 연관된 데이터 복구 방법 및 시스템

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102410306B1 (ko) * 2018-01-29 2022-06-20 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7016304B2 (en) * 2001-05-18 2006-03-21 Intel Corporation Link level retry scheme
US6701393B1 (en) * 2002-06-27 2004-03-02 Emc Corporation Systems and methods for managing storage location descriptors
EP1526541A1 (en) 2003-10-23 2005-04-27 Deutsche Thomson-Brandt Gmbh Method and apparatus for recording data and recovering recorded data
US20130019130A1 (en) * 2011-07-15 2013-01-17 Synopsys Inc. Testing electronic memories based on fault and test algorithm periodicity
US9003103B2 (en) 2011-09-12 2015-04-07 Microsoft Technology Licensing, Llc Nonvolatile media dirty region tracking
US9274937B2 (en) * 2011-12-22 2016-03-01 Longitude Enterprise Flash S.A.R.L. Systems, methods, and interfaces for vector input/output operations
US9455747B1 (en) * 2013-03-27 2016-09-27 SK Hynix Inc. Parallel chien search with folding and a symbolized minimal polynomial combinational network (S-MPCN)
US9400894B1 (en) * 2014-08-05 2016-07-26 Google Inc. Management of log files subject to edit restrictions that can undergo modifications
KR20160118836A (ko) * 2015-04-03 2016-10-12 에스케이하이닉스 주식회사 호스트 커맨드 큐를 포함하는 메모리 컨트롤러 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102640910B1 (ko) * 2023-08-11 2024-02-23 리벨리온 주식회사 인공지능 연산과 연관된 데이터 복구 방법 및 시스템

Also Published As

Publication number Publication date
CN108121610A (zh) 2018-06-05
US10416908B2 (en) 2019-09-17
US20180150247A1 (en) 2018-05-31
CN108121610B (zh) 2021-05-07

Similar Documents

Publication Publication Date Title
KR102641107B1 (ko) 스토리지 장치, 이를 포함하는 시스템 및 그 동작 방법
CN110059032B (zh) 存储器接口及具有存储器接口的存储器控制器
US9081658B2 (en) Storage device and data management method thereof
US9122598B2 (en) Semiconductor device and operating method thereof
KR20120014939A (ko) 고체상태 소자들의 객체 지향 메모리
US11294814B2 (en) Memory system having a memory controller and a memory device having a page buffer
US10068650B1 (en) Characterizing and operating a non-volatile memory device
US10942661B2 (en) Non-volatile memory including selective error correction
KR102002826B1 (ko) 저장 장치, 플래시 메모리 및 저장 장치의 동작 방법
US9472300B2 (en) Data storage device and operating method thereof
KR20200113992A (ko) 메모리 시스템의 복구 동작 중 비휘발성 메모리 오픈 블록의 셀 디스터브를 줄이는 방법 및 장치
KR102429903B1 (ko) 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법
KR20160075174A (ko) 메모리 시스템 및 그 동작방법
US10990539B2 (en) Controller, memory system including the same, and method of operating memory system
KR102558947B1 (ko) 데이터 저장 장치
US11199975B2 (en) Interface circuit for processing commands, memory device including the same, storage device, and method of operating the memory device
KR20120129239A (ko) 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템
KR20180062062A (ko) 메모리 시스템 및 이의 동작 방법
KR20190060424A (ko) 에러 테스트를 위한 메모리 시스템
KR102554418B1 (ko) 메모리 컨트롤러 및 이를 포함하는 스토리지 장치
US11132252B2 (en) Memory device, memory system including memory device, and method of operating memory system
KR101818443B1 (ko) 메모리 컨트롤러, 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템
CN111883198A (zh) 存储器控制器及其操作方法
US10042753B2 (en) Data storage device for storing data storage information of data and method for operating the same
KR20140002833A (ko) 비휘발성 메모리 장치