KR102429903B1 - 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법 - Google Patents

비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법 Download PDF

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Abstract

비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법이 개시된다. 본 발명의 일 실시예에 따르면, 발생된 상기 페이지 폴트에 기초하여, 상기 페이지 폴트의 발생 패턴을 분석하는 단계, 상기 분석에 기초하여, 연속적으로 처리되는 페이지 수를 설정하는 단계, 및 상기 페이지 폴트의 발생시, 상기 설정된 페이지 수만큼의 페이지를 연속적으로 처리하는 단계를 포함한다.

Description

비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법{THE CONTROL METHOD OF A PAGE FAULT IN THE NON-VOLATILE MAIN MEMORY SYSTEM}
본 발명의 개념에 따른 실시예는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법으로써, 특히 페이지 폴트의 발생에 따른 오버헤드를 감소시키는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법에 관한 것이다.
컴퓨팅 환경의 변화에 따라, 컴퓨터 시스템의 메인 메모리로써 비휘발성 메모리들을 활용하고자 하는 노력들이 시도되고 있다. 나아가, 저장 장치의 성능이 발전함에 따라, 저장 장치의 접근지연시간(access latency)은 메인 메모리의 접근지연시간과 비슷한 수준에 이르고 있다.
이러한 변화된 컴퓨터 시스템 환경에서, 기존의 컴퓨터 시스템에서 존재하였던 작은 오버헤드가 무시할 수 없는 큰 오버헤드로 작용하여, 문제가 될 수 있다. 페이지 폴트의 발생시 OS에 의하여 이루어지는 유저/커널 모드 전환(user/kernel mode switching)이 그 예이다.
따라서, 상술한 문제를 해결하기 위해, 페이지 폴트의 발생 횟수를 감소시킬 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적인 과제는 순차적인 페이지들에 대한 페이지 폴트의 발생 횟수를 감소시켜, 유저/커널 모드의 전환에 따른 비용을 감소시키는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은 발생된 상기 페이지 폴트에 기초하여, 상기 페이지 폴트의 발생 패턴을 분석하는 단계, 상기 분석에 기초하여, 연속적으로 처리되는 페이지 수를 설정하는 단계, 및 상기 페이지 폴트의 발생시, 상기 설정된 페이지 수만큼의 페이지를 연속적으로 처리하는 단계를 포함한다.
실시예에 따라, 상기 페이지 폴트의 발생 패턴의 분석은, 상기 페이지 폴트가 순차적으로 발생하는지 여부에 기초하여 이루어진다.
실시예에 따라, 상기 연속적으로 처리되는 페이지 수를 설정하는 단계는,상기 페이지 폴트가 순차적으로 발생한 경우, 상기 연속적으로 처리되는 페이지 수를 증가시키고, 상기 페이지 폴트가 임의적으로 발생하는 경우, 상기 연속적으로 처리되는 페이지 수를 감소시킨다.
실시예에 따라, 상기 설정된 페이지 수만큼 페이지들을 연속적으로 처리하는 단계는, 커널 모드에서 동기적으로 처리된다.
실시예에 따라, 상기 설정된 페이지 수만큼 페이지를 연속적으로 처리하는 단계는, 상기 설정된 페이지 수만큼의 페이지 중 일부 페이지를 동기적으로 처리하는 단계, 및 상기 설정된 페이지 수만큼의 페이지 중 상기 일부를 제외한 나머지 페이지를 비동기적으로 처리하는 단계를 포함한다.
실시예에 따라, 상기 일부 페이지를 동기적으로 처리하는 단계는, 커널 모드에서 처리되고, 상기 일부를 제외한 나머지 페이지를 비동기적으로 처리하는 단계는, 유저 모드에서 처리된다.
실시예에 따라, 상기 일부를 제외한 나머지 페이지를 비동기적으로 처리하는 단계는 상기 일부를 제외한 나머지 페이지 중 어느 하나의 페이지를 처리할 때마다 페이지 폴트의 발생 여부를 판단하는 단계를 더 포함한다.
실시예에 따라, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 비동기적으로 페이지들을 처리하는 과정에서 상기 페이지 폴트가 발생한 경우, 비동기/동기적으로 페이지를 처리하는 비율을 감소시키거나 또는 유지시키는 단계, 및 비동기적으로 페이지들을 처리하는 과정에서 상기 페이지 폴트가 발생하지 않은 경우, 상기 비동기/동기적으로 페이지를 처리하는 비율을 증가시키는 단계를 더 포함한다.
실시예에 따라, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은 상기 페이지 폴트의 발생 패턴을 분석하는 단계 전에 상기 페이지 폴트의 발생 여부를 판단하는 단계를 더 포함한다.
실시예에 따라, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은 상기 페이지 폴트의 발생 여부의 판단 결과 상기 페이지 폴트가 발생하지 않은 경우, 특정 시스템 호출로부터 얻게 되는 힌트 정보를 이용하여 페이지 폴트의 발생을 예상하는 단계, 상기 힌트 정보에 기초하여 연속적으로 처리되는 페이지 수를 설정하는 단계, 및 상기 설정된 페이지 수만큼의 페이지를 연속적으로 처리하는 단계를 포함한다.
본 발명의 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은 발생된 상기 페이지 폴트의 발생 패턴을 분석한 결과에 기초하여, 연속적으로 처리되는 페이지 수를 설정하는 단계, 상기 페이지 폴트의 발생시, 상기 설정된 페이지 수만큼의 페이지 중 일부 페이지를 동기적으로 처리하는 단계, 및상기 일부를 제외한 나머지 페이지를 비동기적으로 처리하는 단계를 포함한다.
실시예에 따라, 상기 페이지 폴트의 발생 패턴의 분석은, 상기 페이지 폴트가 순차적으로 발생하는지 여부에 기초하여 결정된다.
실시예에 따라, 상기 연속적으로 처리되는 페이지 수를 설정하는 단계는, 상기 페이지 폴트가 순차적으로 발생한 경우, 상기 연속적으로 처리되는 페이지 수를 증가시키고, 상기 페이지 폴트가 임의적으로 발생하는 경우, 상기 연속적으로 처리되는 페이지 수를 감소시킨다.
실시예에 따라, 상기 일부 페이지를 동기적으로 처리하는 단계는, 커널 모드에서 처리되고, 상기 일부를 제외한 나머지 페이지를 비동기적으로 처리하는 단계는, 유저 모드에서 처리된다.
실시예에 따라, 상기 비휘발성 메모리는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 3차원 메모리 셀들을 포함한다.
본 발명의 일 실시예에 따른, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 페이지 폴트의 발생 횟수를 감소시켜, 유저/커널 모드의 전환에 따른 비용을 감소시키는 효과가 있다.
본 발명의 다른 실시예에 따른, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 순차적인 페이지들을 연속적으로 처리함에 있어, 일부의 페이지들은 동기적으로 처리하고, 일부를 제외한 나머지 페이지들은 비동기적으로 처리함으로써, 프로세스가 필요한 명령을 처리하기 위한 시간을 단축시킬 수 있는 효과가 있다.
본 발명의 또 다른 실시예에 따른, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 일부의 페이지들을 비동기적으로 처리하는 과정에서, 페이지 폴트가 발생한 경우, 비동기적/동기적으로 페이지를 처리하는 비율을 증가, 감소, 또는 유지시킴으로써, 보다 효율적으로 페이지 폴트를 처리할 수 있는 효과가 있다.
본 발명의 또 다른 실시예에 따른, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 페이지 폴트가 발생하지 않은 경우에도, 힌트 정보를 이용하여 미리 페이지를 처리할 수 있으므로, 페이지 폴트의 발생을 미리 예상하여 감소시키는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 구성 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 소자를 구체적으로 나타낸 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타낸 일 실시예이다.
도 4는 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타낸 다른 실시예이다.
도 5는 가상 메모리의 페이지들과 물리 메모리의 프레임들 간의 메모리 맵핑의 수행시 발생할 수 있는 페이지 폴트를 설명하기 위한 도면이다.
도 6은 도 1에 도시된 CPU에 의하여 실행되는 소프트웨어 컴포넌트들의 구성 블록도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 8은 페이지 폴트의 발생시 연속적으로 처리되는 페이지 수를 설정하기 위해 이용되는 상태도이다.
도 9의 (a)는 본 발명의 비교예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 9의 (b)는 본 발명의 일 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 11의 (a)는 본 발명의 일 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 11의 (b)는 본 발명의 다른 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 또 다른 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 15는 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 일 실시예를 나타내는 구성 블록도이다.
도 16은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 다른 실시예를 나타내는 구성 블록도이다.
도 17은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 또 다른 실시예를 나타내는 구성 블록도이다.
도 18은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 또 다른 실시예를 나타내는 구성 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 최근 메모리 반도체 분야에서, 메모리 공정상의 발전에 힘입어, 메모리의 기능의 비약적인 발전이 이루어지고 있다.
특히, 비휘발성 메모리는 독출 대기시간(read latency), 기입 대기시간(write latency), 주소 지정 가능도(addressability), 및 내구도(endurance) 등의 성능 지표에서, 기존의 휘발성 메인 메모리 또는 보조 메모리를 대체할 수 있는 수준에 이르고 있다.
본 명세서에서는 상술한 비휘발성 메모리의 기술 발전의 결과를 반영하여, 본 발명의 일 실시예에 따른 시스템이 아래와 같은 기술적 특징을 포함하고 있음을 전제로 기술하기로 한다.
첫째, 본 발명의 일 실시예에 따른 시스템은 메인 메모리로써, 휘발성 메모리를 대체하여, 비휘발성 메모리로 구현된다. 여기서, 상기 비휘발성 메모리는, 지속성 메모리(persistent memory)를 포함할 수 있다.
둘째, 비휘발성 메인 메모리는 보조 메모리의 기능을 수행할 수 있다.
따라서, 본 발명의 일 실시예에 따른 비휘발성 메인 메모리는 내부에 파일 시스템을 저장할 수 있다.
나아가, 보조 메모리에 저장된 프로그램을 실행하고자 하는 경우, 비휘발성 메인 메모리에 실행되는 프로그램의 전부를 적재(load)시킬 수 있다. 이 경우에는 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 실행 중 요구 페이징 기법(demand paging scheme)에 따른 페이지 교체(page replacement)는 발생하지 않을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 구성 블록도이다.
도 1을 참조하면, 비휘발성 메인 메모리 시스템(Non-Volatile Main Memory System; 10)은 컴퓨팅 시스템(100) 및 보조 메모리(sub memory; 182)를 포함할 수 있다.
컴퓨팅 시스템(100)은 중앙 처리 장치(CPU; 120), 비휘발성 메인 메모리(non-volatile main memory; 140), 버스(160), 및 보조 메모리 컨트롤러(sub memory controller; 180)를 포함할 수 있다. CPU(120)는 적어도 1 이상의 코어(core; 121) 및 캐시(cache; 122)를 포함할 수 있다. 비휘발성 메인 메모리(140)는 페이지 폴트 처리기(Page Fault Processor(PFP); 142) 및 페이지 테이블(PT; 144)을 포함할 수 있다.
CPU(120)는 운영체제(Operating System; OS)의 제어 하에 비휘발성 메인 메모리 시스템(10)의 전반적인 동작을 제어할 수 있다. 이를 위해, CPU(120)는 코어(121) 및 캐시(122)를 이용할 수 있다.
실시예에 따라, CPU(120)는 가상 메모리(virtual memory)의 페이지들(pages)과 물리 메모리(physical memory)의 프레임들(frames) 간에 메모리 맵핑(memory mapping)을 수행하기 위해, 비휘발성 메인 메모리 시스템(10)의 전반적인 동작을 제어할 수 있다. 여기서, 상기 페이지들 및 상기 프레임들 각각은 상기 가상 메모리 및 상기 물리 메모리 각각의 저장 공간을 일정한 크기로 나눈 블록들을 의미할 수 있다.
상기 물리 메모리는 비휘발성 메인 메모리(140)일 수 있다.
CPU(120)는 상기 페이지들 및 상기 프레임들 간의 메모리 맵핑의 결과를 페이지 테이블(144)에 저장할 수 있다. CPU(120)는 새로이 추가되는 메모리 맵핑의 결과를 페이지 테이블(144)에 입력하거나, 또는 기존의 메모리 맵핑의 결과를 페이지 테이블(144)로부터 삭제할 수 있다.
그리고, CPU(120)는 파일 입출력을 할 수 있다.
나아가, CPU(120)는 상기 메모리 맵핑을 이용하여 파일 입출력(memory mapped file I/O)을 할 수 있다. CPU(120)가 메모리 맵핑을 이용하여 파일 입출력을 수행하는 경우, 일반적인 파일 입출력에 따라 발생되는 메모리 복사 오버헤드(memory copy overhead)를 피할 수 있다.
한편, 보조 메모리에 저장된 프로그램을 실행하기 위해서는 메인 메모리에 상기 프로그램이 적재될 것이 요구된다. 따라서, CPU(120)는 실행하고자 하는 프로그램이 보조 메모리에(182)에 저장되어 있으나, 비휘발성 메인 메모리(140)에 적재되지 않은 경우에는, 보조 메모리(182)에 저장된 프로그램 전부가 비휘발성 메인 메모리(140)로 적재되도록, 비휘발성 메인 메모리 시스템(10)을 제어할 수 있다. 비휘발성 메인 메모리(140)는 전원이 공급되지 않아도 입력된 데이터를 유지할 수 있고, 상기 데이터를 입출력할 수 있다. 상기 데이터는 현재 실행중에 있는 프로그램 및 상기 프로그램이 필요로 하는 데이터일 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메인 메모리(140)는 EEPROM, 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), FeRAM(Ferroelectiric RAM), PRAM(Phase change RAM), RRAM(Resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(Polymer RAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
그러나, 본 발명의 범위는 이에 한정되지 않는다. 실시예에 따라, 비휘발성 메인 메모리(140)는 전원이 공급되지 않아도 입력된 데이터를 유지할 수 있는 특성을 갖는 지속성 메모리(persistent memory)로 구현될 수도 있다.
비휘발성 메인 메모리(140)에 포함된 페이지 테이블(144)은 가상 메모리(virtual memory)와 물리 메모리(physical memory) 간의 메모리 맵핑의 결과를 저장할 수 있다.
보조 메모리 컨트롤러(180)는 CPU(100)의 제어에 따라, 보조 메모리(182)의 데이터 접근 동작, 예컨대 기입 동작 또는 독출 동작을 제어할 수 있다. 보조 메모리 컨트롤러(180)는 CPU(120)와 별도의 칩으로 구현될 수 있고, CPU(120)의 일부로서 구현될 수도 있다.
보조 메모리(182)는 비휘발성 메인 메모리(140)의 기능을 확장하여, 대량의 데이터를 영구히 보존할 수 있다.
컴퓨팅 시스템(100)은 PC(personal computer) 또는 모바일 장치로 구현될 수 있다. 모바일 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블(wearable) 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
컴퓨팅 시스템(100)의 각 구성 요소(120, 121, 122, 140, 142, 144, 및 180)는 버스(160)를 통해 데이터를 주고받을 수 있다. 버스(160)는 AMBA(advanced microcontroller bus architecture), AHB(advanced extensible interface), ASB(advanced system bus), ACE(AXI coherency extensions), 또는 이들의 결합으로 구현될 수 있으나 이에 한정되는 것은 아니다.
한편, 페이지 폴트 처리기(142)의 구체적인 구성 및 기능에 관하여는 도 6을 참조하여, 후술하기로 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메인 메모리가 NAND 플래시 메모리로 구현된 경우의 구성 블록도이다. 도 3은 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타낸 일 실시예이다. 도 4는 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타낸 다른 실시예이다.
도 2를 참조하면, 비휘발성 메인 메모리(140-1)는 메모리 셀 어레이(1410)와 액세스 회로(1412)를 포함할 수 있다.
메모리 셀 어레이(1410)는 각 비트라인에 접속된 각 NAND 메모리 셀 스트링을 포함하고, 상기 각 NAND 메모리 셀 스트링은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함할 수 있다. 각 NAND 메모리 셀 스트링은 도 3에 도시된 바와 같이, 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다. 실시예에 따라, 메모리 셀 어레이(1410)는 웨이퍼 적층(wafer stack), 칩 적층(chip stack) 또는 셀 적층(cell stack)을 통하여 4에 도시된 바와 같이 3차원적으로 구현될 수도 있다.
도 3 및 도 4를 참조하면, NAND 메모리 셀 스트링은 비트라인에 접속된 스트링 선택 트랜지스터(ST1)와 공통소스라인(Common Source Line; CSL)에 접속된 접지 선택 트랜지스터(ST2) 사이에, 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함할 수 있다.
상기 스트링 선택 트랜지스터(ST1)의 게이트는 스트링 선택 라인(string selection line ; SSL)에 접속되고, 다수의 비휘발성 메모리 셀들 각각의 게이트는 다수의 워드라인들 각각에 접속되고, 상기 접지 선택 트랜지스터(ST2)의 게이트는 접지 선택 라인(ground selection line; GSL)에 접속될 수 있다. 상기 NAND 메모리 셀 스트링 각각은 각 페이지 버퍼(도 3의 1421-11 내지 1421-1m 또는 도 4의 1421-1 내지 1421-m)에 연결될 수 있다. 이때 실시예에 따라 워드라인들의 개수는 다양하게 구현될 수 있다.
3차원 메모리 셀 어레이는 실리콘 기판 위(on or above)에 배치된 액티브 영역을 갖는 메모리 셀들의 어레이의 하나 또는 그 이상의 물리적인 레벨들 내에서 모노리식하게(monolithically) 형성되고, 상기 메모리 셀들의 작동에 관련된 회로를 포함할 수 있다. 상기 회로는 상기 기판의 내부 또는 위(on or above)에 형성될 수 있다.
모노리식(monolithic) 이라는 용어는 어레이의 각 레벨의 레이어들(layers)이 상기 어레이의 각 하부 레벨(each underlying level)의 레이어들에 직접 증착 (directly deposited )되는 것을 의미한다.
3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩 레이어(charge trap layer)를 포함할 수 있다.
액세스 회로(1412)는 외부, 예컨대 CPU(120)로부터 출력된 명령 (또는 명령 세트들(command sets))과 어드레스에 따라 데이터 액세스 동작, 예컨대 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위하여 메모리 셀 어레이(1410)를 액세스할 수 있다. 액세스 회로(1410)는 전압 발생기(1440), 로우 디코더(1450), 컨트롤 로직(1460), 컬럼 디코더(1470), 페이지 버퍼 & 감지 증폭기 블록(1420), Y 게이팅 회로(1430) 및 입출력 블록(1480)을 포함할 수 있다.
전압 발생기(1440)는 컨트롤 로직(1460)에 의해 생성된 제어 코드(CMD)에 따라 데이터 액세스 동작에 필요한 전압을 생성할 수 있다. 전압 발생기(1440)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압(Vpgm)과 프로그램 검증 전압(Vpvfy)을 생성하고, 리드 동작을 수행하기 위하여 필요한 리드 전압(Vrd)들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압(Verase)과 이레이즈 검증 전압(Vevfy)을 생성하고, 각 동작을 수행하기 위하여 필요한 전압을 로우 디코더(1450)로 출력할 수 있다.
컨트롤 로직(1460)은 CPU(120)로부터 출력된 제어신호(CMD)에 따라 액세스 회로(1412)의 전반적인 동작을 제어할 수 있다. 예컨대, 컨트롤 로직(1460)은 메모리 리드 동작 동안 메모리 리드 상태 정보를 센싱하고, 리드되는 데이터를 CPU(120)로 출력하도록 제어할 수 있다.
컬럼 디코더(1470)는 컨트롤 로직(1460)의 제어 하에 컬럼 어드레스(YADD)들을 디코딩하여 다수의 선택신호들을 Y 게이팅 회로(1430)로 출력할 수 있다.
페이지 버퍼 & 감지 증폭기 블록(1420)은 다수의 페이지 버퍼(Page Buffer; PB)들을 포함할 수 있다. 다수의 페이지 버퍼들(PB) 각각은 다수의 비트라인들 각각에 접속될 수 있다.
다수의 페이지 버퍼들(PB) 각각은 컨트롤 로직(1460)의 제어에 따라 데이터 리드 동작 동안에는 메모리 셀 어레이(1410)에서 리드(read)된 데이터를 임시로 저장하기 위한 드라이버로써 동작할 수 있다. 또한 다수의 페이지 버퍼들(PB) 각각은 컨트롤 로직(1460)의 제어에 따라 리드 동작 동안에 다수의 비트라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.
Y 게이팅 회로(1430)는 컬럼 디코더(1470)로부터 출력된 다수의 선택신호들에 응답하여 페이지 버퍼 & 감지 증폭기 블록(1420)과 입출력 블록(1480) 사이에서 데이터(DATA)의 전송을 제어할 수 있다.
입출력 블록(1480)은 외부로부터 입력된 데이터(DATA)를 Y 게이팅 회로(1430)로 전송하거나 또는 Y 게이팅 회로(1430)로부터 출력된 데이터(DATA)를 다수의 입출력 핀들(또는 데이터 버스)를 통하여 CPU(120)로 전송할 수 있다.
도 5는 가상 메모리의 페이지들과 물리 메모리의 프레임들 간의 메모리 맵핑의 수행시 발생할 수 있는 페이지 폴트를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 맵핑은 가상 메모리의 페이지들을 가리키는 가상 어드레스(virtual address)들과 물리 메모리의 프레임들을 가리키는 물리 어드레스(physical address)들 간에 이루어질 수 있다. 그리고, 상기 가상 어드레스들 및 상기 물리 어드레스들은 각각 가상 어드레스 공간(virtual address space; 142) 및 물리 어드레스 공간(physical address space; 146)에서 관리될 수 있다.
예컨대, 가상 어드레스 공간(142)에 존재하는 가상 어드레스들(VA1, VA2, VA3, 및 VA4) 각각은 상기 가상 어드레스들(VA1, VA2, VA3, 및 VA4)에 상응하는 물리 어드레스들(PA1, PA2, PA3, 및 PA4) 각각과 메모리 맵핑될 수 있다.
상기 메모리 맵핑의 결과는 페이지 테이블 내(144)에 저장될 수 있다. 상기 페이지 테이블은 가상 어드레스들 중 어느 하나(예컨대, VA1)와 이에 상응하는 물리 어드레스(예컨대, PA1)를 포함하는 페이지 테이블 엔트리(page table entry)를 생성하여 관리될 수 있다.
도 5에서는, 메모리 맵핑의 결과 페이지 테이블 엔트리가 생성된 예(144a)와 생성되지 않은 예(144b)가 도시되어 있다.
상기 메모리 맵핑의 과정은 페이징(paging)이라고 지칭될 수 있다.
페이지 폴트(page fault)는 실행 중인 프로그램이 참조하고자 하는 페이지가 페이지 테이블(144)에 존재하지 않을 때 발생할 수 있다.
예컨대, 가상 어드레스들(VA5, VA6, VA7, 및 VA8) 및 상기 가상 어드레스들(VA5, VA6, VA7, 및 VA8) 각각에 상응하는 물리 어드레스들(PA5, PA6, PA7, 및 PA8)이 페이지 테이블(144)에 존재하지 않는 경우(144b), 페이지 폴트가 발생할 수 있다.
상기 페이지 폴트는 메이저 폴트(major fault)와 마이너 폴트(minor fault)로 구분될 수 있다.
상기 메이저 폴트는, 실행 중인 프로그램의 일부가 보조 메모리로부터 메인 메모리에 적재되지 않은 경우에 발생하는 페이지 폴트를 의미할 수 있다.
상기 마이너 폴트는, 실행 중인 프로그램 전부가 이미 보조 메모리로부터 메인 메모리에 적재된 경우에 발생하는 페이지 폴트를 의미할 수 있다.
상기 마이너 폴트는, 상기 페이지 테이블의 갱신 즉, 상기 프로그램의 실행에 필요한 페이지를 상기 페이지 테이블에 입력하기 위해 유저/커널 모드(user/kernel mode)의 전환을 하는 동안 발생되는 지연 시간(latency)을 수반할 수 있다. 상기 메이저 폴트는 상기 마이너 폴트에 따라 발생되는 지연 시간 외에, 실행 중인 프로그램을 보조 메모리로부터 메인 메모리에 적재하는 동안 발생되는 지연 시간을 더 수반할 수 있다.
다만, 상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템은, 보조 메모리에 저장된 프로그램을 실행하고자 하는 경우, 상기 프로그램의 전부를 비휘발성 메인 메모리에 적재시킬 수 있다.
따라서, 실행 중인 프로그램에 대한 페이지가 페이지 테이블에 존재하지 않아 페이지 폴트가 발생하는 경우, 상기 페이지 폴트는 마이너 폴트만을 포함할 수 있다.
한편, 이하에서는 설명의 편의를 위해 실행 중인 프로그램을 프로세스(process)로 지칭하여 설명하기로 한다.
도 6은 도 1에 도시된 페이지 폴트 처리기에 포함된 소프트웨어 컴포넌트들의 구성 블록도이다.
도 1 내지 도 6을 참조하면, 페이지 폴트 처리기(142)는 소프트웨어 컴포넌트들로써, 페이지 패턴 분석기(Page Pattern Analyzer; 1002), N 설정기(N setter; 1004), 페이지 관리자(Page Manager; 1006), 및 페이지 정보 큐(Page Info Queue; 1008)를 포함할 수 있다.
각 소프트웨어 컴포넌트들(1002, 1004, 1006, 및 1008)은, 운영 체제와 함께, 비휘발성 메인 메모리 시스템의 각 구성요소들을 전반적으로 제어할 수 있다.
페이지 패턴 분석기(Page Pattern Analyzer; 1002)는 페이지 폴트의 발생여부에 관한 정보(PF_EVENT), 상기 페이지 폴트에 상응하는 페이지 정보(PAGE_INFO) 및 페이지 관리자(1006)에서 처리될 페이지의 수에 관한 정보(N,a,b; 단, N,a,b는 1 이상의 정수)를 수신할 수 있다.
그리고, 수신된 정보들을 이용하여, 페이지 폴트가 발생된 페이지의 패턴이 순차적인지 또는 임의적인지 여부를 판단하고, 판단 결과(seq, rnd)를 N 설정기(1004)로 출력할 수 있다.
페이지 패턴 분석기(1002)는 상기 페이지 폴트가 발생된 페이지의 패턴을 판단하기 위해, 페이지 정보 큐(Page Info Queue; 1008)에 저장된 데이터(예컨대, PFAi~PFAj)를 이용할 수 있다.
N 설정기(N setter; 1004)는 페이지 패턴 분석기(1002)로부터 상기 판단 결과(seq, rnd)를 수신할 수 있다. 나아가, 외부로부터 힌트 정보(HINT_INFO)를 수신할 수 있다. 상기 힌트 정보는 비휘발성 메인 메모리 시스템(10)의 사용자(user)의 요청에 의해 CPU(120)로부터 전달되는 정보일 수 있다.
N 설정기(1004)는 상기 판단 결과(seq, rnd) 또는 상기 힌트 정보(HINT_INFO)를 이용하여, 페이지 관리자(1006)가 연속적으로 처리하는 페이지의 수(N,a,b)를 설정할 수 있다. 그리고, 설정된 페이지의 수에 관한 정보(N,a,b)를 페이지 관리자(1006)로 출력할 수 있다.
페이지 관리자(1006)는 페이지 폴트의 발생시 운영체제에 의해 호출되는 페이지 폴트 핸들러(page fault handler)의 기능을 대체할 수 있다.
페이지 관리자(1006)는 페이지 폴트의 발생여부에 관한 정보(PF_EVENT), 설정된 페이지의 수에 관한 정보(N,a,b)를 이용하여, 페이지들을 연속적으로 처리할 수 있다. 여기서, 페이지들을 연속적으로 처리한다 함은, 가상 메모리의 페이지들과 물리 메모리의 프레임들 간의 메모리 맵핑을 연속적으로 수행하고, 상기 메모리 맵핑의 결과를 페이지 테이블(144)에 저장하는 것을 의미할 수 있다.
한편, 페이지 패턴 분석기(1002), N 설정기(1004), 페이지 관리자(1006), 및 페이지 정보 큐(1008) 각각은, 프로세스의 종료 여부를 나타내는 신호(PSD)를 수신할 수 있다. 상기 신호(PSD)가 수신된 경우, 페이지 폴트 처리기(142)의 각 소프트웨어 컴포넌트들(1002, 1004, 1006, 1008)은 초기화될 수 있다.
페이지 폴트 처리기(142) 및 페이지 폴트 처리기(142)가 포함하는 페이지 패턴 분석기(Page Pattern Analyzer; 1002), N 설정기(N setter; 1004), 페이지 관리자(Page Manager; 1006), 페이지 정보 큐(Page Info Queue; 1008)의 구체적인 작동 및 기능에 관하여는, 도 7 내지 도 14을 참조하여 상세하게 후술될 것이다.
실시예에 따라, 페이지 패턴 분석기(1002), N 설정기(1004), 페이지 관리자(1006), 및 페이지 정보 큐(1008) 각각은, 하드웨어 컴포넌트로 구현될 수 있다. 이 경우, 페이지 패턴 분석기(1002), N 설정기(1004), 페이지 관리자(1006), 및 페이지 정보 큐(1008) 각각은, 컴퓨팅 시스템(100) 내부에 구현될 수 있다.
보다 구체적으로, CPU(120)의 일부로서 구현될 수 있고, CPU(120)와 별도의 칩으로 구현될 수도 있다. CPU(120)와 별도의 칩으로 구현되는 경우, 메모리 관리 유닛(Memory Management Unit(MMU); 미도시)의 내부에 구현될 수도 있다. 이 경우, 페이지 패턴 분석기(1002), N 설정기(1004), 페이지 관리자(1006), 및 페이지 정보 큐(1008) 각각은, 버스(160)를 통해, CPU(120)로부터 페이지 폴트의 발생여부에 관한 정보(PF_EVENT), 힌트 정보(HINT_INFO) 또는 프로세스의 종료 여부를 나타내는 신호(PSD)를 수신할 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다. 도 8은 페이지 폴트의 발생시 연속적으로 처리되는 페이지 수를 설정하기 위해 이용되는 상태도이다.
도 1 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 연속적으로 처리되는 페이지 수(N)를 1로 설정하는 단계(S100)를 포함할 수 있다.
상기 페이지 수(N)의 설정은 CPU(120)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S100 단계 후, 페이지 폴트의 발생 여부를 판단하는 단계(S200)를 포함할 수 있다.
상기 페이지 폴트의 발생 여부의 판단은 CPU(120)에 의해 수행될 수 있다.
CPU(120)는, 페이지 폴트가 발생한 경우, 상기 페이지 폴트의 발생여부에 관한 정보(PF_EVENT) 및 상기 페이지 폴트에 상응하는 페이지 정보(PAGE_INFO)를 생성하여, 페이지 패턴 분석기(1002)로 출력할 수 있다.
CPU(120)는, 페이지 폴트가 발생한 경우, 프로세스의 실행 모드를 유저 모드(user mode)에서 커널 모드(kernel mode)로 전환시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 페이지 폴트가 발생된 경우(S200 단계에서 YES인 경우), 페이지 폴트의 발생 패턴을 분석하는 단계(S300)를 포함할 수 있다.
페이지 폴트의 발생 패턴의 분석은 페이지 패턴 분석기(1002)에 의해 수행될 수 있다. 그리고, 페이지 폴트의 발생 패턴의 분석은 페이지 폴트가 순차적으로 발생하였는지 여부를 판단함으로써 이루어질 수 있다.
여기서, 페이지 폴트가 순차적으로 발생하였다 함은, 최종적으로 처리된 페이지의 어드레스와 프로세스가 요청하는 페이지의 어드레스의 차이가 미리 설정된 값을 가지는 경우를 의미할 수 있다. 실시예에 따라, 상기 어드레스들 각각의 차이는 2의 거듭제곱(예컨대, 212=4096 바이트 또는 4KB)일 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S300 단계 후, 연속적으로 처리되는 페이지 수를 설정하는 단계(S400)를 포함할 수 있다.
연속적으로 처리되는 페이지 수(N)의 설정은, N 설정기(1004)에 의해 수행될 수 있다. 그리고, 상기 페이지 수는, 미리 정해진 복수의 데이터 상태들을 결정함으로써 설정될 수 있다.
도 8을 참조하면, 복수의 데이터 상태들(S1, S2, S3)이 도시되어 있다.
상기 복수의 데이터 상태들(S1, S2, S3) 각각에 대한 입력들은, S300 단계에 따른 분석의 결과에 기초한 값일 수 있다.
즉, 상기 분석의 결과, 상기 페이지 폴트가 순차적으로(sequentially) 발생된 것으로 분석된 경우, 복수의 데이터 상태들 각각에 대한 입력은 1일 수 있다. 그리고, 상기 분석의 결과, 상기 페이지 폴트가 임의적으로(randomly) 발생된 경우로 분석된 경우, 복수의 데이터 상태들 각각에 대한 입력은 0일 수 있다.
최초의 데이터 상태는 제1 데이터 상태(즉, S1)일 수 있다.
실시예에 따라, 최초의 데이터 상태인 제1 데이터 상태(즉, S1)에서 1이 입력되면, 데이터 상태는 제2 데이터 상태(즉, S2)로 이동할 수 있다. 그리고, 제2 데이터 상태(즉, S2)에서 1이 입력되면 제2 데이터 상태(즉, S2)를 유지하고, 0이 입력되면 제3 데이터 상태(즉, S3)로 이동할 수 있다. 그리고, 제3 데이터 상태(즉, S3)에서 1이 입력되면 제2 데이터 상태(즉, S2)로 이동할 수 있고, 0이 입력되면 제1 데이터 상태(즉, S1)로 이동할 수 있다.
연속적으로 처리되는 페이지 수(N)는, 현재의 데이터 상태에 따라 설정될 수 있다. 예컨대, 현재의 데이터 상태가 제1 데이터 상태(즉, S1)인 경우에는, 기존의 설정된 페이지 수는 감소될 수 있다. 현재의 데이터 상태가 제2 데이터 상태(즉, S2)인 경우에는, 기존의 설정된 페이지 수(N)를 증가시킬 수 있다. 현재의 데이터 상태가 제3 데이터 상태(즉, S3)인 경우에는, 기존의 설정된 페이지 수(N)를 유지할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S400 단계 후, 설정된 페이지 수만큼의 페이지를 연속적으로 처리하는 단계(S500)를 포함할 수 있다.
설정된 페이지 수만큼의 페이지의 연속적인 처리는, 페이지 관리자(1006)에 의해 수행될 수 있다.
S500 단계에 관한 구체적인 설명을 위해, 도 9의 (a) 및 도 9의 (b)를 참조하기로 한다.
도 9의 (a)는 본 발명의 비교예에 따른 페이지 폴트 처리 방법을 나타내는 도면이고, 도 9의 (b)는 본 발명의 일 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
도 9의 (a) 및 도 9의 (b)에서, 프로세스의 실행 중, 페이지 폴트들(즉, PF1~PF7)이 발생되면, 프로세스의 실행 모드는 유저 모드(user mode)에서 커널 모드(kernel mode)로 전환될 수 있다. 상기 페이지 폴트들(즉, PF1~PF7)은 마이너 폴트일 수 있다. 그리고, 상기 전환은 지연 시간(M)을 수반할 수 있다.
도 9의 (a) 및 도 9의 (b)에서는, 프로세스의 실행 중, 페이지 폴트가 최초로 발생(PF1)된 이후, 총 7개의 순차적인 페이지들을 처리하는 예가 도시되어 있다.
먼저 도 9의 (a)를 참조하면, 본 발명의 비교예에 따른 페이지 폴트 처리 방법은, 프로세스의 실행 중, 페이지 폴트(즉, PF1~PF7)가 발생된 경우, 상기 페이지 폴트를 발생시킨 하나의 페이지만을 처리한다.
따라서, 총 7개의 순차적인 페이지들을 처리하고자 하는 경우, 총 7번의 페이지 폴트(즉, PF1~PF7)를 발생시켜야 한다.
반면, 도 9의 (b)를 참조하면, 본 발명의 일 실시예에 따른 페이지 폴트 처리 방법은, 프로세스의 실행 중, 페이지 폴트가 발생된 경우, 상기 페이지 폴트를 발생시킨 페이지 및 순차적인 페이지들을 S400 단계에 의해 설정된 페이지 수(N)에 따라 연속적으로 처리할 수 있다.
실시예에 따라, 페이지 폴트(PF2)의 발생시 처리될 페이지 수(N)는, 페이지 폴트(PF1)에 따라 처리된 페이지의 어드레스와 페이지 폴트(PF2)에 의해 처리될 페이지의 어드레스의 차이가 미리 설정된 값에 해당하는 경우, 2배로 증가할 수 있다. 같은 방법으로 페이지 폴트(PF3)의 발생시 처리될 페이지 수(N)는, 페이지 폴트(PF2)에 따라 처리된 페이지의 어드레스와 페이지 폴트(PF3)에 의해 처리될 페이지의 어드레스의 차이가 미리 설정된 값에 해당하는 경우, 2배로 증가할 수 있다.
이 경우에 상기 페이지들의 처리는 제어권을 반납하지 않고, 커널 모드에서 동기적으로 처리될 수 있다.
도 9의 (a) 및 도 9의 (b)에 도시된 예에서, 본 발명의 비교예에 따른 페이지 폴트 처리 방법은, 총 7개의 순차적인 페이지들을 처리하는 동안, 총 7번의 페이지 폴트(즉, PF1~PF7)를 발생시켜야 한다.
반면, 본 발명의 실시예에 따른 페이지 폴트 처리 방법은, 총 7개의 페이지들을 처리하는 동안, 총 3번의 페이지 폴트(즉, PF1~PF3)만을 발생시키면 된다.
따라서, 본 발명의 실시예에 따른 페이지 폴트 처리 방법은, 순차적인 페이지들을 처리함에 있어, 페이지 폴트의 발생 횟수를 감소시켜, 유저/커널 모드 전환에 따른 비용(cost of switching user-kernel mode)을 감소(즉, ⓧ)시키는 효과가 있다.
다시 도 7을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 설정된 페이지 수만큼의 페이지를 연속적으로 처리(S500)하거나 또는 S200 단계에서 페이지 폴트가 발생되지 않은 것으로 판단(S200 단계에서 NO인 경우)한 후, 프로세스의 종료 여부를 판단하는 단계(S600)를 포함할 수 있다.
실시예에 따라, 상기 프로세스의 실행이 종료되면, 상기 프로세스가 요청한 페이지들은 페이지 테이블(144)에서 삭제될 수 있다.
상기 프로세스의 실행이 종료된 경우(S600 단계에서 YES인 경우), 본 발명의 일 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은 종료될 수 있다.
상기 프로세스의 실행이 종료되지 않은 경우(S600 단계에서 NO인 경우), 페이지 폴트의 발생 여부를 판단하는 단계(S200 단계)로 되돌아갈 수 있다.
도 10은 본 발명의 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 7 및 도 10에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법에서 동일한 부재번호를 갖는 단계들은 서로 동일한 기능을 수행한다. 따라서 동일한 부재번호를 갖는 각 단계들에 대한 상세한 설명은 생략하며, 이하에서는 도 7 및 도 10에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법 간의 차이점을 중점적으로 살펴본다.
도 1 내지 도 6, 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 연속적으로 처리되는 페이지 수(N)를 1로 설정하고, 비동기/동기적으로 페이지를 처리하는 비율(b/a)을 1로 설정하는 단계(S102)를 포함할 수 있다.
그리고, 페이지 폴트가 발생한 경우(S200 단계에서 YES인 경우), 페이지 폴트의 발생 패턴을 분석(S300)하고, 분석 결과에 따라 연속적으로 처리되는 페이지 수(N)를 설정(S400)할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S400 단계 후, 설정된 페이지 수만큼의 페이지를 연속적으로 처리하는 단계(S500 및 S502)를 포함할 수 있다.
설정된 페이지 수만큼의 페이지의 연속적인 처리는, 페이지 관리자(1006)에 의해 수행될 수 있다.
S500 단계 및 S502, 단계에 관한 구체적인 설명을 위해, 도 11의 (a) 및 도 11의 (b)를 참조하기로 한다.
도 11의 (a)는 본 발명의 일 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다. 도 11의 (b)는 본 발명의 다른 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
여기서, 연속적으로 처리되는 페이지의 수(N)는 8로 설정된 상태이다. 그리고, 동기적으로 처리되는 페이지의 수(a) 및 비동기적으로 처리되는 페이지의 수(b)는 각각 4로 설정된 상태이다.
도 11의 (b)에 도시된 본 발명의 다른 실시예에 따른 페이지 폴트 처리 방법은, 설정된 페이지 수(N)만큼의 페이지를 연속적으로 처리함에 있어, 일부의 페이지들(a)은 동기적으로 처리하고, 상기 일부를 제외한 나머지 페이지들(b)은 비동기적으로 처리할 수 있다.
즉, 상기 일부를 제외한 나머지 페이지들(b)은, 상기 일부의 페이지들(a)이 커널 모드에서 처리된 후, 프로세스의 실행 모드가 상기 커널 모드로부터 유저 모드로 전환된 상태에서 처리될 수 있다.
따라서, 본 발명의 실시예에 따른 페이지 폴트 처리 방법은, 순차적인 페이지들을 연속적으로 처리함에 있어, 일부의 페이지들은 동기적으로 처리하고, 상기 일부를 제외한 나머지 페이지들은 비동기적으로 처리하므로, 프로세스는 제어권을 넘겨 받은 순간부터, 필요한 명령을 처리할 수 있는 효과가 있다. 즉, 프로세스의 필요한 명령의 처리 시간은 단축(즉, ⓨ)될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 10 및 도 12에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법에서 동일한 부재번호를 갖는 단계들은 서로 동일한 기능을 수행한다. 따라서 동일한 부재번호를 갖는 각 단계들에 대한 상세한 설명은 생략하며, 이하에서는 도 10 및 도 12에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법 간의 차이점을 중점적으로 살펴본다.
도 1 내지 도 6, 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 설정된 페이지 수(N)만큼의 페이지를 연속적으로 처리함에 있어, 일부의 페이지들(a)은 동기적으로 처리하고, 상기 일부를 제외한 나머지 페이지들(b)은 비동기적으로 처리할 수 있다(S504).
그리고, 상기 일부를 제외한 나머지 페이지들(b)을 비동기적으로 처리하는 단계(S504)는, 상기 페이지들 중 어느 하나의 페이지를 처리(S504a)할 때마다 페이지 폴트의 발생 여부를 판단하는 단계(S504b)를 포함할 수 있다. S504a 단계 및 S504b 단계에 관한 구체적인 설명을 위해, 도 13을 참조하기로 한다.
도 13은 본 발명의 또 다른 실시예에 따른 페이지 폴트 처리 방법을 나타내는 도면이다.
여기서, 연속적으로 처리되는 페이지의 수(N)는 8로 설정된 상태이다. 그리고, 동기적으로 처리되는 페이지의 수(a) 및 비동기적으로 처리되는 페이지의 수(b)는 각각 4로 설정된 상태이다.
도 13에 도시된 본 발명의 또 다른 실시예에 따른 페이지 폴트 처리 방법에서, 페이지 폴트(PF1)가 발생된 경우, 페이지 관리자(1006)는 페이지들(a)을 동기적으로 처리한 후, 페이지들(b)을 비동기적으로 처리할 수 있다.
그리고, 비동기적으로 페이지들(b)을 처리하는 과정에서, 페이지 폴트(PF2)가 발생하지 않은 경우(S504b 단계에서 NO인 경우)에는, 비동기/동기적으로 페이지를 처리하는 비율(b/a)을 증가시킬 수 있다(S506).
그러나, 비동기적으로 페이지들(b)을 처리하는 과정에서, 제2 페이지 폴트(PF2)가 발생된 경우(S504b 단계에서 YES인 경우)에는, 비동기/동기적으로 페이지를 처리하는 비율(b/a)을 감소시키거나 또는 유지할 수 있다(S508).
실시예에 따라, 페이지 폴트(PF2)가 순차적으로 발생한 경우에는 비동기/동기적으로 페이지를 처리하는 비율(b/a)를 유지하고, 페이지 폴트(PF2)가 임의적으로 발생한 경우에는 비동기/동기적으로 페이지를 처리하는 비율(b/a)을 감소시킬 수 있다.
다시 도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S506 단계 후에 프로세스 종료 여부를 판단하는 단계(S600)를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S508 단계 후에 페이지 폴트의 발생 패턴을 분석하는 단계(S300)로 되돌아갈 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 페이지 폴트 처리 방법은, 순차적인 페이지들을 연속적으로 처리함에 있어, 일부의 페이지들을 비동기적으로 처리하는 과정에서, 페이지 폴트가 발생한 경우, 비동기적/동기적으로 페이지를 처리하는 비율(b/a)를 증가, 감소, 또는 유지시킴으로써, 보다 효율적으로 페이지 폴트를 처리할 수 있는 효과가 있다.
도 14는 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법을 설명하기 위한 흐름도이다.
도 7 및 도 14에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법에서 동일한 부재번호를 갖는 단계들은 서로 동일한 기능을 수행한다. 따라서 동일한 부재번호를 갖는 각 단계들에 대한 상세한 설명은 생략하며, 이하에서는 도 7 및 도 14에 도시된 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법 간의 차이점을 중점적으로 살펴본다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S200 단계에서 페이지 폴트가 발생되지 않은 경우(S200 단계에서 NO인 경우), 특정 시스템 호출로부터 얻게 되는 힌트 정보를 이용하여 페이지 폴트의 발생을 예상하는 단계(S700)를 포함할 수 있다.
상기 힌트 정보는 도 6을 참조하여 상술한 바와 같이, 비휘발성 메인 메모리 시스템(10)의 사용자(user)의 요구에 의해 CPU(120)로부터 전달되는 정보일 수 있다.
보다 구체적으로, 상기 힌트 정보는, 운영체제에 의해 지원되는 시스템 호출의 결과에 따른 정보일 수 있다. 그리고, 상기 시스템 호출은 휘발성 메인 메모리 시스템에서 보조 메모리에 저장된 데이터를 페이지 캐시로 미리 적재시키기 위해 사용되는 시스템 호출일 수 있다.
본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, S700 단계 후에, 연속적으로 처리되는 페이지 수(c)를 설정하는 단계(S702) 및 S702 단계 후에, 비동기적으로 페이지를 처리하는 단계(S704)를 포함할 수 있다.
실시예에 따라, S700 단계에 따른 상기 힌트 정보는, 상기 페이지 캐시로 미리 적재시키려는 데이터에 상응하는 페이지들의 어드레스가 순차적인지 여부를 나타내는 정보를 더 포함할 수 있다.
실시예에 따라, 상기 페이지들의 어드레스가 순차적인 경우에는 연속적으로 처리되는 페이지 수(c)를 증가시킬 수 있다. 그리고, 상기 페이지들의 어드레스가 임의적인 경우에는 연속적으로 처리되는 페이지 수(c)를 감소 또는 유지시킬 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른, 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 페이지 폴트가 발생하지 않은 경우에도, 힌트 정보를 이용하여 미리 페이지를 처리할 수 있으므로, 페이지 폴트의 발생을 미리 예상하여 감소시키는 효과가 있다.
한편, 본 발명의 또 다른 실시예에 따른 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법은, 도 14에 도시된 구성에 한정되지 않는다.
실시예에 따라, S200, S300, S400, 및 S500의 각 단계는, 도 10에 도시된 S200, S300, S400, S500, 및 S502 단계로 대체될 수 있다.
실시예에 따라, S200, S300, S400, 및 S500의 각 단계는, 도 12에 도시된 S200, S300, S400, S500, S504, S504a, S504b, S506, 및 S508 단계로 대체될 수도 있다.
도 15는 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 일 실시예를 나타내는 구성 블록도이다.
도 1 및 도 15를 참조하면, 비휘발성 메인 메모리를 포함하는 시스템(20) 은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.
상기 시스템(20)은 호스트(210)와 메모리 장치(200)를 포함한다. 메모리 장치(200)는 도 1의 메모리 장치(140)일 수 있다.
실시 예에 따라, 호스트(210)와 메모리 장치(200)는 패키지로 패키징될 수 있다. 이 경우, 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다.
호스트(210)는 메모리 장치(200)의 테스트 동작 및 데이터 처리 동작, 예컨대 기입 동작 또는 독출 동작을 제어할 수 있는 메모리 컨트롤러(220)를 포함한다.
메모리 컨트롤러(220)는 시스템(20)의 전반적인 동작을 제어하는 호스트(210)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(220)는 호스트(210)와 메모리 장치(200) 사이에 접속될 수 있다.
메모리 장치(200)에 저장된 데이터는, 호스트(210)의 제어에 따라, 디스플레이(230)를 통하여 디스플레이될 수 있다.
무선 송수신기(240)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(240)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(210)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 호스트(210)는 무선 송수신기(240)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(200)에 저장하거나 또는 디스플레이(230)를 통하여 디스플레이할 수 있다.
무선 송수신기(240)는 호스트(210)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(250)는 호스트(210)의 동작을 제어하기 위한 제어 신호 또는 호스트(210)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(210)는 메모리 장치(200)로부터 출력된 데이터, 무선 송수신기(240)로부터 출력된 무선 신호, 또는 입력 장치(250)로부터 출력된 데이터가 디스플레이(230)를 통하여 디스플레이 될 수 있도록 디스플레이(230)를 제어할 수 있다.
도 16은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 다른 실시예를 나타내는 구성 블록도이다.
도 1 및 도 16을 참조하면, 시스템(30)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
시스템(30)은 시스템(30)의 전반적인 동작을 제어하기 위한 호스트(310)와 메모리 장치(300)를 포함한다. 메모리 장치(300)는 도 1에 도시된 메모리 장치(140)를 의미할 수 있다.
실시 예에 따라, 호스트(310)와 메모리 장치(300)는 패키지로 패키징될 수 있다. 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다.
호스트(310)는 메모리 장치(300)의 동작을 제어하는 메모리 컨트롤러(320)를 포함할 수 있다. 메모리 컨트롤러(320)는 도 1의 메모리 컨트롤러(200)일 수 있다.
호스트(310)는 입력 장치(340)에 의하여 발생한 입력 신호에 따라 메모리 장치(300)에 저장된 데이터를 디스플레이(330)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(340)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 17은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 또 다른 실시예를 나타내는 구성 블록도이다.
도 1 및 도 17을 참조하면, 시스템(40)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
시스템(40)은 호스트(410), 메모리 장치(400)와 메모리 장치(400)의 데이터 처리 동작, 예컨대 기입 동작 또는 독출 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 또한, 시스템(40)은 이미지 센서(430) 및 디스플레이(440)를 더 포함한다.
컴퓨터 시스템(40)의 이미지 센서(430)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(410) 또는 메모리 컨트롤러(420)로 전송된다. 호스트(410)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(440)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(420)를 통하여 메모리 장치(400)에 저장될 수 있다.
또한, 메모리 장치(400)에 저장된 데이터는 호스트(410) 또는 메모리 컨트롤러(420)의 제어에 따라 디스플레이(440)를 통하여 디스플레이 된다.
실시 예에 따라 메모리 장치(400)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별개의 칩으로 구현될 수 있다.
도 18은 도 1에 도시된 CPU 및 비휘발성 메인 메모리를 포함하는 시스템의 또 다른 실시예를 나타내는 구성 블록도이다.
도 1 및 도 18을 참조하면, 도 1에 도시된 메모리 장치(140)를 포함하는 시스템(50)은 메모리 장치(520) 및 메모리 장치(520)의 동작을 제어할 수 있는 호스트(510)를 포함한다. 메모리 장치(520)는 플래시 메모리(Flash Memory)와 같은 비휘발성 메모리로 구현될 것을 예시한다. 또한, 시스템 (50)은 시스템 메모리(500), 메모리 인터페이스(530), ECC 블록(540) 및 호스트 인터페이스(550)을 더 포함한다.
컴퓨터 시스템(600)에 접속된 호스트는 메모리 인터페이스(530)와 호스트 인터페이스(550)를 통하여 메모리 장치(500)와 데이터 통신을 수행할 수 있다.
호스트(510)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록(540)은 메모리 인터페이스(530)를 통하여 메모리 장치(500)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(550)를 통하여 호스트(HOST)로 전송할 수 있다.
호스트(510)는 버스(570)를 통하여 메모리 인터페이스(530), ECC 블럭(540), 호스트 인터페이스(550), 및 메모리(520) 사이에서 데이터 통신을 제어할 수 있다.
시스템(50)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 비휘발성 메인 메모리 시스템
100: 컴퓨팅 시스템
120: 중앙 처리 장치
121: 코어
122: 캐시
140: 비휘발성 메인 메모리
142: 페이지 폴트 처리기
144: 페이지 테이블
160: 버스
180: 보조 메모리 컨트롤러
182: 보조 메모리
1002: 페이지 패턴 분석기
1004: N 설정기
1006: 페이지 관리자
1008: 페이지 정보 큐

Claims (10)

  1. 비휘발성 메인 메모리 시스템에서 발생하는 페이지 폴트의 처리 방법에 있어서,
    페이지 폴트의 발생에 대응하여, 페이지 폴트가 있는 이전 페이지 정보를 참조하여 상기 페이지 폴트의 발생 패턴을 분석하는 단계;
    상기 분석의 결과에 기초하여, 연속적으로 처리되는 페이지들의 제1 개수를 설정하는 단계; 및
    상기 제1 개수만큼 페이지들을 연속적으로 처리하는 단계를 포함하고,
    상기 연속적으로 처리하는 단계는,
    제2 개수의 페이지들을 동기식으로 처리하고,
    제3 개수의 페이지들을 비동기식으로 처리하고,
    상기 제2 개수와 상기 제3 개수의 합은, 상기 연속적으로 처리되는 제1 개수와 동일한 것을 특징으로 하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  2. 제1항에 있어서,
    상기 페이지 폴트의 발생 패턴의 분석하는 단계는, 상기 페이지 폴트의 발생 패턴이 순차적인지 여부를 결정하는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  3. 제1항에 있어서,
    연속적으로 처리되는 페이지들의 제1 개수를 설정하는 단계는,
    상기 페이지 폴트의 발생 패턴이 순차적인 경우, 상기 제1 개수를 증가시키는 단계; 및
    상기 페이지 폴트의 발생 패턴이 임의적인 경우, 상기 제1 개수를 감소시키는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  4. 제1항에 있어서,
    상기 동기식으로 처리하는 단계는, 커널 모드에서 수행되는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  5. 제4항에 있어서,
    상기 비동기식으로 처리하는 단계는, 유저 모드에서 수행되는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  6. 제4항에 있어서,
    상기 비동기식으로 처리하는 단계는, 상기 제3 개수의 페이지들 중 하나가 처리될 때마다 상기 페이지 폴트가 발생하는지 여부를 결정하는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  7. 제6항에 있어서,
    상기 비동기식으로 처리하는 동안 발생하는 페이지 폴트에 응답하여 상기 제3 개수에 대한 상기 제2 개수의 비율을 감소 또는 유지하는 단계; 및
    상기 비동기식으로 처리하는 동안 발생하지 않는 페이지 폴트에 응답하여 상기 제3 개수에 대한 상기 제2 개수의 비율을 증가시키는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  8. 제1항에 있어서,
    상기 분석 이전에 페이지 폴트가 발생하였는지 여부를 결정하는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  9. 제8항에 있어서,
    상기 페이지 폴트가 발생하지 않은 경우에 대한 응답으로, 시스템 호출로부터 획득되는 힌트 정보를 이용하여, 페이지 폴트 발생을 예측하는 단계;
    상기 힌트 정보에 기반하여 연속적으로 처리될 페이지들의 개수를 설정하는 단계; 및
    상기 설정된 개수만큼 페이지들을 연속적으로 처리하는 단계를 더 포함하는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
  10. 제1항에 있어서,
    상기 제1 개수는, 복수의 미리 정의된 데이터 상태들에 기반하여 설정되는 비휘발성 메인 메모리 시스템의 페이지 폴트 처리 방법.
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