KR20190057887A - 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 논리 어드레스들에 대한 복수의 L2P 엔트리들이 저장된 불휘발성 메모리 장치; 복수의 시퀀셜 세그먼트들에 대한 시퀀셜 플래그들이 저장되는 시퀀셜 플래그 테이블이 저장된 랜덤 액세스 메모리, 각 시퀀셜 세그먼트는 적어도 하나 이상의 논리 어드레스들을 포함하고 및 상기 시퀀셜 플래그는 각 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 플래그이고; 및 호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되면, 상기 시퀀셜 플래그 테이블을 참조하여 상기 리드 논리 어드레스 정보에 대한 시퀀셜 세그먼트의 시퀀셜 플래그를 확인하고, 상기 시퀀셜 플래그에 근거하여 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부 또는 전체를 상기 불휘발성 메모리 장치로부터 독출하여 상기 랜덤 액세스 메모리에 로딩하는 프로세서를 포함한다.

Description

데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 리드 성능이 개선된 데이터 저장 장치 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 논리 어드레스들에 대한 복수의 L2P 엔트리들이 저장된 불휘발성 메모리 장치; 복수의 시퀀셜 세그먼트들에 대한 시퀀셜 플래그들이 저장되는 시퀀셜 플래그 테이블이 저장된 랜덤 액세스 메모리, 각 시퀀셜 세그먼트는 적어도 하나 이상의 논리 어드레스들을 포함하고 및 상기 시퀀셜 플래그는 각 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 플래그이고; 및 호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되면, 상기 시퀀셜 플래그 테이블을 참조하여 상기 리드 논리 어드레스 정보에 대한 시퀀셜 세그먼트의 시퀀셜 플래그를 확인하고, 상기 시퀀셜 플래그에 근거하여 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부 또는 전체를 상기 불휘발성 메모리 장치로부터 독출하여 상기 랜덤 액세스 메모리에 로딩하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 복수의 논리 어드레스들에 대한 복수의 L2P 엔트리들이 저장된 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법은 호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되는 단계; 상기 컨트롤러의 프로세서가 랜덤 액세스 메모리에 저장된 시퀀셜 플래그 테이블을 참조하여 상기 리드 논리 어드레스 정보에 대응하는 적어도 하나 이상의 시퀀셜 세그먼트들에 대한 시퀀셜 플래그가 셋(set)인지 여부를 판단하는 단계; 및 상기 시퀀셜 플래그가 셋(set)이면, 상기 프로세서가 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 단계를 포함한다. 여기에서, 각 시퀀셜 세그먼트는 적어도 하나 이상의 논리 어드레스들을 포함하고, 및 상기 시퀀셜 플래그는 각 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 플래그이다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치로부터 시퀀셜 리드 논리 어드레스에 대한 L2P 엔트리들을 독출하여 랜덤 액세스 메모리에 로딩하는 맵 리드 동작의 횟수 및 L2P 엔트리들의 저장을 위해 요구되는 공간의 크기가 감소될 수 있다. 그 결과, 리드 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치의 구성 예를 도시한 블록도이다.
도 2는 불휘발성 메모리 장치의 영역을 개념적으로 도시한 도면이다.
도 3은 맵 테이블의 구성을 예시적으로 도시한 도면이다.
도 4는 논리 어드레스들을 복수의 시퀀셜 세그먼트들로 그루핑한 예를 도시한 도면이다.
도 5는 시퀀셜 플래그 테이블을 예시적으로 도시한 도면이다.
도 6은 랜덤 액세스 메모리의 구성을 예시적으로 도시한 도면이다.
도 7는 도 6의 어드레스 버퍼를 개념적으로 도시한 도면이다.
도 8은 시퀀셜 리드 요청에 따른 맵 리드를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다. 본 실시 예에서, 데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
도 1에서는 불휘발성 메모리 장치(100)를 하나의 블록으로 도시하였으나, 불휘발성 메모리 장치(100)가 적어도 하나 이상의 반도체 칩들을 포함하는 것은 당업자에게 자명하다.
도 2는 불휘발성 메모리 장치의 영역을 개념적으로 도시한 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 시스템 영역(100A) 및 사용자 영역(100B)을 포함할 수 있다. 불휘발성 메모리 장치(100)의 시스템 영역(100A)은 불휘발성 메모리 장치(100)를 관리하기 위한 메타 정보 및 불휘발성 메모리 장치(100)의 특성 또는 효율적인 관리를 위하여 필요한 내부 동작(예컨대, 성능 조절, 머지, 웨어 레벨링, 가비지 컬렉션 등)에 대한 정보 등을 저장할 수 있다. 불휘발성 메모리 장치(100)의 시스템 영역(100A)에는 맵 테이블(map table)이 저장될 수 있다. 불휘발성 메모리 장치(100)의 사용자 영역(100B)은 호스트 장치로부터 프로그램 요청된 프로그램 데이터를 저장할 수 있다.
불휘발성 메모리 장치(100)의 시스템 영역(100A) 및 사용자 영역(100B)은 사전에 설정된 크기로 할당될 수 있다. 컨트롤러(200)는 호스트 장치로 불휘발성 메모리 장치(100)의 사용자 영역(100B)의 크기 정보를 전송할 수 있으며, 호스트 장치는 전송된 사용자 영역(100B)의 크기 정보에 근거하여 데이터 저장 장치(10)로 전송할 논리 어드레스의 길이(length)를 설정할 수 있으나, 특별히 이에 한정되는 것은 아니다. 논리 어드레스의 길이(length)는 논리 어드레스의 개수를 의미할 수 있다.
도 2에 도시한 바와 같이, 불휘발성 메모리 장치(100)는 제1 내지 제m 물리 어드레스들(PBA1~PBAm)을 포함할 수 있다. 도 2에서는 불휘발성 메모리 장치(100)의 시스템 영역(100A)은 제1 내지 제o-1 물리 어드레스들(PBA1~PBAo-1)을 포함하고, 불휘발성 메모리 장치(100)의 사용자 영역(100B)은 제o 내지 제m 물리 어드레스들(PBAo~PBAm)을 포함하는 것을 예를 들어 도시하였다. 여기에서, m 및 o는 각각 1 이상의 정수이고, o는 m 보다 작을 수 있다.
컨트롤러(200)가 호스트 장치로 불휘발성 메모리 장치(100)의 사용자 영역(100B)의 크기 정보(예컨대, 제o 내지 제m 물리 어드레스들(PBAo~PBAm)에 대응하는 크기 정보)를 전송하면, 호스트 장치는 수신된 사용자 영역(100B)의 크기 정보에 근거하여 논리 어드레스의 길이(length)를 설정할 수 있다. 도 2에서 호스트 장치에서 설정한 논리 어드레스의 길이(length)가 제1 내지 제n 논리 어드레스들(LBA1~LBAn)인 것으로 도시하였다. 제1 내지 제n 논리 어드레스들(LBA1~LBAn)의 개수는 불휘발성 메모리 장치(100)의 사용자 영역(100B)에 대한 제o 내지 제m 물리 어드레스들(PBAo~PBAm)의 개수와 같거나 또는 작을 수 있으나, 특별히 이에 한정되는 것은 아니다. 여기에서, n은 1 이상의 정수일 수 있다.
도 3은 맵 테이블의 구성을 예시적으로 도시한 도면이다.
도 3을 참조하면, 맵 테이블(map table)은 L0 맵 데이터(L0 map data), L1 맵 데이터(L1 map data), 및 L2 맵 데이터(L2 map data)를 포함할 수 있다. L1 맵 데이터(L1 map data)는 L2 맵 데이터(L2 map data)의 상위 계층의 맵 데이터일 수 있다. L0 맵 데이터(L0 map data)는 L1 맵 데이터(L1 map data)의 상위 계층의 맵 데이터일 수 있다.
L2 맵 데이터(L2 map data)는 호스트 장치로부터 수신된 논리 어드레스(LBA)와 불휘발성 메모리 장치(100)의 물리 어드레스(PBA) 간의 매핑 정보를 포함할 수 있다. 하나의 논리 어드레스와 하나의 물리 어드레스 간의 매핑 정보는 L2P 엔트리(logical to physical entry)로 불릴 수 있다.
L2 맵 데이터(L2 map data)는 복수의 L2P 세그먼트(segment)들을 포함할 수 있다. 복수의 L2P 세그먼트(segment)들은 각각 복수의 L2P 엔트리들을 포함할 수 있다. L2P 세그먼트는 최소 맵 리드 단위일 수 있다. 맵 리드는 불휘발성 메모리 장치(100)로부터 맵 데이터를 독출하여 컨트롤러(200)의 랜덤 액세스 메모리(230)에 로딩하는 것을 의미할 수 있다.
L1 맵 데이터(L1 map data)는 L2P 세그먼트(segment)들의 인덱스들 및 L2P 세그먼트(segment)들이 저장된 물리 어드레스들의 매핑 정보를 포함할 수 있다. L1 맵 데이터(L1 map data)는 복수의 L1 세그먼트(segment)들을 포함할 수 있다. 복수의 L1 세그먼트(segment)들은 각각 복수의 L2P 세그먼트(segment)들을 포함할 수 있다.
L0 맵 데이터(L0 map data)는 복수의 L1 세그먼트(segment)들의 인덱스들 및 복수의 L1 세그먼트(segment)들이 저장된 물리 어드레스들의 매핑 정보를 포함할 수 있다.
컨트롤러(200)는 호스트 인터페이스 회로(210), 프로세서(220), 랜덤 액세스 메모리(230), 및 메모리 인터페이스 회로(240)를 포함할 수 있다.
호스트 인터페이스 회로(210)는 호스트 장치와 데이터 저장 장치(10)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스 회로(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나, 즉, 호스트 인터페이스를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청을 처리할 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청을 처리하기 위하여 랜덤 액세스 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블럭들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트 장치에서 설정한 논리 어드레스의 길이(length) 즉, 제1 내지 제n 논리 어드레스들(LBA1~LBAn)을 그루핑하여 복수의 시퀀셜 세그먼트들을 생성할 수 있다.
도 4는 논리 어드레스들을 복수의 시퀀셜 세그먼트들로 그루핑한 예를 도시한 도면이다.
도 4를 참조하면, 제1 내지 제n 논리 어드레스들(LBA1~LBAn)은 k 개의 시퀀셜 세그먼트(sequential segment, SS)들로 그루핑될 수 있다. 도 4에서 시퀀셜 세그먼트들(SS1~SSk)은 각각 i 개의 논리 어드레스(LBA)들을 포함할 수 있다. 시퀀셜 세그먼트들(SS1~SSk)에 포함된 논리 어드레스(LBA)들은 시퀀셜할 수 있다. 여기에서, i, j, 및 k는 각각 1 이상의 정수이고, j는 k-1일 수 있다. 도 4에서는 시퀀셜 세그먼트들(SS1~SSk)이 동일한 개수의 논리 어드레스(LBA)들을 포함하는 것으로 도시하였으나, 필요에 따라 시퀀셜 세그먼트들(SS1~SSk)에 포함되는 논리 어드레스(LBA)들의 개수는 서로 다를 수도 있다.
시퀀셜 세그먼트들(SS1~SSk)은 각각 헤드 논리 어드레스(Head LBA)를 가질 수 있다. 헤드 논리 어드레스(Head LBA)는 시퀀셜 세그먼트(SS)에 포함된 복수의 논리 어드레스들 중 첫 번째 논리 어드레스를 의미할 수 있다. 도 4에서 시퀀셜 세그먼트들(SS1~SSk) 각각의 헤드 논리 어드레스(Head LBA)들은 LBA1, LBAi+1, LBA2i+1 등일 수 있다.
랜덤 액세스 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 랜덤 액세스 메모리(230)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(230)는 소프트웨어의 구동에 필요한 데이터(예컨대, 메타 데이터)를 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 랜덤 액세스 메모리(230)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
랜덤 액세스 메모리(230)에는 시퀀셜 플래그 테이블(SFT)이 저장될 수 있다. 시퀀셜 플래그 테이블(SFT)은 프로세서(220)에 의해 생성되고 저장될 수 있다. 시퀀셜 플래그 테이블(SFT)에는 도 4의 시퀀셜 세그먼트들(SS1~SSk) 각각에 대한 시퀀셜 플래그가 저장될 수 있다.
도 5는 시퀀셜 플래그 테이블을 예시적으로 도시한 도면이다.
도 5를 참조하면, 시퀀셜 플래그 테이블(sequential flag table, SFT)은 k 개의 시퀀셜 세그먼트들(SS1~SSk) 및 시퀀셜 세그먼트들(SS1~SSk) 각각에 대한 시퀀셜 플래그를 저장할 수 있다. 시퀀셜 플래그는 대응하는 시퀀셜 세그먼트(SS)에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 정보일 수 있다. 도 5에서 시퀀셜 플래그 ‘C’는 클리어(clear)를 나타내고, 시퀀셜 세그먼트의 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜하지 않음을 의미할 수 있다. 시퀀셜 플래그 ‘S’는 셋(Set)을 나타내고, 시퀀셜 세그먼트의 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜함을 의미할 수 있다. 시퀀셜 플래그 ‘N’은 널(Null)을 나타낼 수 있다.
프로세서(220)는 랜덤 액세스 메모리(230) 내에 k 개의 시퀀셜 세그먼트들(SS1~SSk)에 대한 시퀀셜 플래그 테이블(SFT)을 생성하고, 맵 업데이트가 수행될 때마다 업데이트되는 L2P(logical to physical) 엔트리들의 논리 어드레스(LBA)들을 포함하는 시퀀셜 세그먼트의 시퀀셜 플래그를 ‘셋(S)’ 또는 ‘클리어(C)’로 저장할 수 있다. 구체적으로, 프로세서(220)는 업데이트되는 논리 어드레스(LBA)들에 대응하는 물리 어드레스(PBA)들이 시퀀셜하면 업데이트되는 논리 어드레스(LBA)들을 포함하는 시퀀셜 세그먼트의 시퀀셜 플래그를 ‘셋(S)’으로 저장하고, 업데이트되는 논리 어드레스(LBA)들에 대응하는 물리 어드레스(PBA)들이 시퀀셜하지 않으면 업데이트되는 논리 어드레스(LBA)들을 포함하는 시퀀셜 세그먼트의 시퀀셜 플래그를 ‘클리어(C)’로 저장할 수 있다.
맵 업데이트는 다양한 상황에서 수행될 수 있다. 예를 들어, 맵 업데이트가 수행되는 상황은 랜덤 액세스 메모리(230)의 어드레스 버퍼(AB, 도 6 참조)가 어드레스 매핑 정보로 가득 차는 경우, 언맵(unmap) 수행 후, 가비지 컬렉션(garbage collection, GC) 수행 후 등을 포함할 수 있으나, 맵 업데이트가 수행되는 상황이 특별히 이에 한정되는 것은 아니다.
도 6은 랜덤 액세스 메모리(230)의 구성을 예시적으로 도시한 도면이다.
도 6을 참조하면, 랜덤 액세스 메모리(230)는 어드레스 버퍼(AB), 맵 업데이트 버퍼(MUB), 및 맵 캐시 버퍼(MCB) 등을 포함할 수 있다.
어드레스 버퍼(AB)는 호스트 장치로부터 수신된 프로그램할 어드레스 즉, 논리 어드레스(LBA)와 프로그램 데이터가 저장된 불휘발성 메모리 장치(100)의 실제 어드레스 즉, 물리 어드레스(PBA)의 매핑 정보를 저장할 수 있다. 어드레스 버퍼(AB)에 저장되는 어드레스 매핑 정보는 P2L 엔트리(Physical to Logical entry)라 한다.
도 7는 도 6의 어드레스 버퍼(AB)를 개념적으로 도시한 도면이다.
도 7을 참조하면, 어드레스 버퍼(AB)에서 물리 어드레스(PBA)들은 화살표 방향으로 ‘1’ 씩 증가하도록 저장될 수 있다. 즉, 어드레스 버퍼(AB)에 저장되는 물리 어드레스(PBA)들은 항상 시퀀셜할 수 있다. 도 7에서는 어드레스 버퍼(AB)에 p 개의 물리 어드레스(PBA)들이 저장된 것을 도시하였다. 여기에서, p는 1 이상의 정수일 수 있다.
어드레스 버퍼(AB)에 저장되는 물리 어드레스(PBA)들은 현재 사용중인(예컨대, 현재 프로그램 동작이 수행 중인) 메모리 블록에 대한 어드레스일 수 있다. 어드레스 버퍼(AB)에 저장되는 물리 어드레스(PBA)들은 불휘발성 메모리 장치(100)의 전체 물리 어드레스들(PBA1~PBAm)(도 2 참조) 중 극히 일부일 수 있다. 어드레스 버퍼(AB)에 저장되는 물리 어드레스(PBA)들은 메모리 블록이 변경될 때마다 변경된 메모리 블록에 대응하는 물리 어드레스(PBA)들로 변경될 수 있으나, 특별히 이에 한정되는 것은 아니다.
어드레스 버퍼(AB)에서 물리 어드레스(PBA)들에 매핑되어 저장되는 논리 어드레스(LBA)들은 시퀀셜할 수도 있고 또는, 시퀀셜하지 않을 수도 있다. 도 7에서는 논리 어드레스(LBA)들 역시 시퀀셜한 것으로 도시하였다.
어드레스 버퍼(AB)가 P2L 엔트리들(예컨대, p 개의 P2L 엔트리들)로 완전히 채워지면, 프로세서(220)는 맵 업데이트를 수행할 수 있다. 맵 업데이트는 불휘발성 메모리 장치(100)에 저장된 맵 테이블(Map Table)(도 3 참조)의 맵 데이터를 갱신하는 것을 의미한다. 맵 업데이트는 어드레스 버퍼(AB)에 저장된 P2L 엔트리들에 근거하여 수행될 수 있다.
맵 업데이트 버퍼(MUB)는 불휘발성 메모리 장치(100)의 맵 테이블(Map Table)에 저장된 L2 맵 데이터(L2 map data)의 L2P 세그먼트(segment)들 중 업데이트할 L2P 세그먼트(segment)를 저장할 수 있다. 프로세서(220)는 맵 업데이터 버퍼(MUB)에 저장된 L2P 세그먼트(segment)의 L2P 엔트리들 각각의 물리 어드레스(PBA)를 어드레스 버퍼(AB)에 저장된 P2L 엔트리들에 근거하여 변경할 수 있다. L2P 엔트리들 각각의 물리 어드레스(PBA) 변경이 완료되면, 프로세서(220)는 맵 업데이트 버퍼(MUB)에 저장된 L2P 세그먼트(segment)를 불휘발성 메모리 장치(100)의 맵 테이블(Map Table)에 라이트하여 맵 업데이트를 완료할 수 있다.
맵 캐시 버퍼(MCB)는 호스트 장치로부터 최근 리드 요청된 논리 어드레스 또는 호스트 장치로부터 빈번히 리드 요청된 논리 어드레스에 대응하는 맵 데이터를 캐싱할 수 있다. 맵 캐시 버퍼(MCB)에 캐싱되는 맵 데이터는 L0 맵 데이터(L0 map data), L1 맵 데이터(L1 map data), 및 L2 맵 데이터(L2 map data)를 포함할 수 있다. 예를 들어, 맵 캐시 버퍼(MCB)에는 L0 맵 데이터(L0 map data) 전체, L1 맵 데이터(L1 map data)의 L1 세그먼트(segment)들 중 일부, 및 L2 맵 데이터(L2 map data)의 L2P 세그먼트(segment)들 중 일부가 캐싱될 수 있으나, 특별히 이에 한정되는 것은 아니다.
호스트 장치로부터 리드 요청 및 리드할 논리 어드레스(이하, ‘리드 논리 어드레스’라 함)가 수신되면, 프로세서(220)는 수신된 리드 논리 어드레스를 대응하는 물리 어드레스로 변환하기 위해 맵 캐시 버퍼(MCB)에 캐싱된 L2 맵 데이터(L2 map data)를 스캔할 수 있다.
맵 캐시 버퍼(MCB)에 리드 논리 어드레스에 대응하는 L2P 엔트리가 존재하면, 프로세서(220)는 리드 논리 어드레스를 대응하는 물리 어드레스로 변환할 수 있다. 맵 캐시 버퍼(MCB)에 리드 논리 어드레스에 대응하는 L2P 엔트리가 존재하지 않으면, 프로세서(220)는 맵 캐시 버퍼(MCB)에 캐싱된 L1 맵 데이터(L1 map data)를 스캔하여 리드 논리 어드레스에 대응하는 L2P 엔트리를 포함하는 L2P 세그먼트가 저장된 위치(예컨대, 물리 어드레스)를 확인할 수 있다.
맵 캐시 버퍼(MCB)에 캐싱된 L1 맵 데이터(L1 map data)에 리드 논리 어드레스와 관련된 L2P 세그먼트가 존재하면, 프로세서(220)는 불휘발성 메모리 장치(100)의 해당 위치로부터 L2P 세그먼트를 독출하여 맵 캐시 버퍼(MCB)에 캐싱하고, 캐싱된 L2P 세그먼트의 L2P 엔트리들에 근거하여 리드 논리 어드레스를 대응하는 물리 어드레스로 변환할 수 있다. 맵 캐시 버퍼(MCB)에 캐싱된 L1 맵 데이터(L1 map data)에 리드 논리 어드레스와 관련된 L2P 세그먼트가 존재하지 않으면, 프로세서(220)는 맵 캐시 버퍼(MCB)에 캐싱된 L0 맵 데이터(L0 map data)를 스캔하여 리드 논리 어드레스와 관련된 L2P 세그먼트를 포함하는 L1 세그먼트가 저장된 위치(예컨대, 물리 어드레스)를 확인할 수 있다. 프로세서(220)는 불휘발성 메모리 장치(100)의 해당 위치로부터 L1 세그먼트를 독출하여 맵 캐시 버퍼(MCB)에 캐싱하고, 캐싱한 L1 세그먼트를 스캔하여 리드 논리 어드레스와 관련된 L2P 세그먼트의 저장 위치를 확인하고, 불휘발성 메모리 장치(100)로부터 L2P 세그먼트를 독출하여 맵 캐시 버퍼(MUB)에 캐싱할 수 있다.
호스트 장치로부터 리드 요청이 수신되면 프로세서(220)는 우선 맵 캐시 버퍼(MUB)를 스캔하여 수신된 리드 논리 어드레스에 대응하는 L2P 엔트리가 존재하는지 여부를 확인하고, 존재하지 않으면 불휘발성 메모리 장치(100)의 맵 테이블(Map Table)로부터 해당 L2P 엔트리를 포함하는 L2P 세그먼트를 독출하여 맵 캐시 버퍼(MUB)에 캐싱하는 동작을 수행한다. 불휘발성 메모리 장치(100)로부터 L2P 세그먼트를 독출하여 맵 캐시 버퍼(MUB)에 캐싱하는 동작을 ‘맵 리드’라 한다.
한 번의 맵 리드 수행 시 하나의 L2P 세그먼트를 독출하여 맵 캐시 버퍼(MUB)에 캐싱할 수 있으므로, 호스트 장치로부터의 리드 요청을 처리하기 위해 복수의 L2P 세그먼트들을 독출하여 캐싱할 필요가 있을 때에는 맵 리드를 복수 회 수행해야 한다.
호스트 장치로부터 시퀀셜 리드 요청이 수신되면, 리드 논리 어드레스(이하, ‘시퀀셜 리드 논리 어드레스’라 함)의 길이(length) 즉, 리드 논리 어드레스의 시작 어드레스부터 종료 어드레스까지 연속하는 논리 어드레스들의 개수는 하나의 L2P 세그먼트에 포함된 논리 어드레스의 개수에 비하여 적게는 몇 배에서 몇 십 배 이상일 수 있다.
설명의 편의를 위해 시퀀셜 리드 논리 어드레스의 길이가 10 개의 L2P 세그먼트들에 대응한다고 가정하자. 시퀀셜 리드 논리 어드레스에 대응하는 L2P 엔트리들이 맵 캐시 버퍼(MUB)에 존재하지 않으면, 프로세서(220)는 맵 리드를 10회 수행하여 시퀀셜 리드 논리 어드레스에 대응하는 10 개의 L2P 세그먼트들을 모두 독출하여 맵 캐시 버퍼(MCB)에 캐싱해야 한다. 이와 같이 맵 리드를 10회 수행함에 따라 리드 성능이 저하될 수 있다. 또한, 10 개의 L2P 세그먼트들을 캐싱할 공간이 부족하면 맵 캐시 버퍼(MCB)에 이전에 캐싱되어 있던 L2P 세그먼트들 중 일부를 삭제하여 공간을 확보해야 하므로, 리드 성능이 더욱 저하될 수 있다.
도 8은 시퀀셜 리드 요청에 따른 맵 리드를 설명하기 위한 도면이다. 설명의 편의를 위하여, 시퀀셜 리드 논리 어드레스(Sequential Read LBA)는 3 개의 시퀀셜 세그먼트들(SS1~SS3)을 포함하고, 각 시퀀셜 세그먼트(SS1~SS3)는 2 개의 L2P 세그먼트들을 포함하는 길이(length)를 갖고, 및 각 L2P 세그먼트는 4 개의 L2P 엔트리들을 포함하는 것으로 가정한다.
호스트 장치로부터 리드 요청 및 리드 논리 어드레스가 수신되면, 프로세서(220)는 수신된 리드 논리 어드레스의 길이(length)에 근거하여 수신된 리드 요청이 랜덤 리드 요청인지 또는 시퀀셜 리드 요청인지 여부를 판단할 수 있다. 예를 들어, 리드 논리 어드레스의 길이(length)가 기 설정된 임계 길이 이상이면, 프로세서(220)는 수신된 리드 요청을 시퀀셜 리드 요청으로 판단할 수 있다.
프로세서(220)는 맵 캐시 버퍼(MCB, 도 6 참조)를 스캔하여 시퀀셜 리드 논리 어드레스에 대응하는 L2P 엔트리들이 캐싱되어 있는지 여부를 확인한다. 맵 캐시 버퍼(MCB)에 시퀀셜 리드 논리 어드레스에 대응하는 L2P 엔트리들이 캐싱되어 있지 않으면, 프로세서(220)는 시퀀셜 플래그 테이블(SFT, 도 5 참조)을 참조하여 시퀀셜 리드 논리 어드레스의 시퀀셜 세그먼트들(SS1~SS3)의 시퀀셜 플래그들을 확인한다.
도 8에서 시퀀셜 리드 논리 어드레스의 제1 시퀀셜 세그먼트(SS1)의 시퀀셜 플래그는 클리어(C)이고, 제2 및 제3 시퀀셜 세그먼트(SS2, SS3)의 시퀀셜 플래그들은 셋(S)일 수 있다. 이에 대응하여 도 8의 L2 맵 데이터(L2 map data)에는 제1 시퀀셜 세그먼트(SS1)에 포함된 논리 어드레스들(LBA1~LBA8)에 대응하는 물리 어드레스들은 시퀀셜하지 않고, 제2 및 제3 시퀀셜 세그먼트들(SS2, SS3)에 포함된 논리 어드레스들(LBA9~LBA24)에 대응하는 물리 어드레스들은 시퀀셜한 것으로 도시하였다.
프로세서(220)는 제1 시퀀셜 세그먼트(SS1)의 논리 어드레스들(LBA1~LBA8)이 포함된 L2P 세그먼트들(L2P S1, L2P S2)은 2 회의 맵 리드를 통해 불휘발성 메모리 장치(100)의 L2 맵 데이터(L2 map data)로부터 독출하여 랜덤 액세스 메모리(230)의 맵 캐시 버퍼(MCB)에 캐싱할 수 있다.
프로세서(220)는 제2 시퀀셜 세그먼트(SS2) 및 제3 시퀀셜 세그먼트(SS3)에 대해서는 제2 시퀀셜 세그먼트(SS2) 및 제3 시퀀셜 세그먼트(SS3) 각각의 헤드 논리 어드레스(Head LBA)가 포함된 하나의 L2P 세그먼트를 불휘발성 메모리 장치(100)의 L2 맵 데이터(L2 map data)로부터 독출하여 랜덤 액세스 메모리(230)의 맵 캐시 버퍼(MCB)에 캐싱할 수 있다.
구체적으로, 프로세서(220)는 제2 시퀀셜 세그먼트(SS2)의 논리 어드레스들(LBA9~LBA16)이 포함된 L2P 세그먼트들(L2P S3, L2P S4) 중 제2 시퀀셜 세그먼트(SS2)의 헤드 논리 어드레스(Head LBA)(예컨대, LBA9)를 포함하는 L2P 세그먼트(예컨대, L2P S3)을 독출하여 맵 캐시 버퍼(MCB)에 캐싱할 수 있다. 마찬가지로, 프로세서(220)는 제3 시퀀셜 세그먼트(SS3)의 논리 어드레스들(LBA17~LBA24)이 포함된 L2P 세그먼트들(L2P S5, L2P S6) 중 제3 시퀀셜 세그먼트(SS3)의 헤드 논리 어드레스(Head LBA)(예컨대, LBA17)를 포함하는 L2P 세그먼트(예컨대, L2P S5)을 독출하여 맵 캐시 버퍼(MCB)에 캐싱할 수 있다.
즉, 제2 시퀀셜 세그먼트(SS2) 및 제3 시퀀셜 세그먼트(SS3) 각각에 대해서는 1 회의 맵 리드가 수행될 수 있으며, 맵 캐시 버퍼(MCB)에는 시퀀셜 리드 논리 어드레스(Sequential Read LBA)에 대하여 4 개의 L2P 세그먼트들(L2P S1, L2P S2, L2P S3, 및 L2P S5)만 캐싱될 수 있다.
프로세서(220)는 시퀀셜 플래그가 클리어(C)인 시퀀셜 세그먼트에 대해서는 해당 시퀀셜 세그먼트에 대응하는 복수의 L2P 세그먼트들을 모두 독출하여 맵 캐시 버퍼(MCB)에 캐싱하고, 프로세서(220)는 시퀀셜 플래그가 셋(S)인 시퀀셜 세그먼트에 대해서는 해당 시퀀셜 세그먼트에 대응하는 복수의 L2P 세그먼트들 중 해당 시퀀셜 세그먼트의 헤드 논리 어드레스(Head LBA)가 포함된 L2P 세그먼트만 독출하여 맵 캐시 버퍼(MCB)에 캐싱할 수 있다. 이에 따라, 맵 리드의 수행 횟수 및 맵 캐시 버퍼(MCB)에서 차지하는 공간의 크기가 감소되므로, 리드 성능이 향상될 수 있다.
프로세서(220)는 맵 캐시 버퍼(MCB)에 캐싱된 L2P 세그먼트들(L2P S1, L2P S2)의 L2P 엔트리들에 근거하여 제1 시퀀셜 세그먼트(SS1)의 논리 어드레스들(LBA1~LBA8)을 대응하는 물리 어드레스들(PBA36, PBA52, PBA45, PBA49, PBA50, PBA55, PBA56, PBA57)로 변환할 수 있다.
프로세서(220)는 제2 시퀀셜 세그먼트(SS2)의 논리 어드레스들(LBA9~LBA16) 중 헤드 논리 어드레스(LBA9)를 기준으로 나머지 논리 어드레스들(LBA10~LBA16) 각각에 대한 오프셋(offset)을 연산한다. 프로세서(220)는 맵 캐시 버퍼(MCB)에 캐싱된 L2P 세그먼트(L2P S3)의 L2P 엔트리들에 근거하여 제2 시퀀셜 세그먼트(SS2)의 헤드 논리 어드레스(LBA9)를 대응하는 물리 어드레스(PBA81)로 변환할 수 있다. 프로세서(220)는 제2 시퀀셜 세그먼트(SS2)의 나머지 논리 어드레스들(LBA10~LBA16) 각각에 대한 물리 어드레스들은 헤드 논리 어드레스(LBA9)에 대한 물리 어드레스(PBA81)에 연산된 오프셋(offset)들을 더함으로써 변환할 수 있다.
예를 들어, 제2 시퀀셜 세그먼트(SS2)의 나머지 논리 어드레스들(LBA10~LBA16) 각각의 오프셋(offset)은 1, 2, 3, 4, 5, 6, 7이다. 프로세서(220)는 헤드 논리 어드레스(LBA9)에 대한 물리 어드레스(PBA81)에 1을 더하여 논리 어드레스(LBA10)을 대응하는 물리 어드레스(PBA82)로 변환할 수 있다. 마찬가지로, 프로세서(220)는 헤드 논리 어드레스(LBA9)에 대한 물리 어드레스(PBA81)에 2, 3, 4, 5, 6, 7을 각각 더하여 논리 어드레스들(LBA11~LBA16)을 대응하는 물리 어드레스들(PBA83~PBA88)로 변환할 수 있다.
프로세서(220)는 제3 시퀀셜 세그먼트(SS3)의 논리 어드레스들(LBA17~LBA24) 중 헤드 논리 어드레스(LBA17)를 기준으로 나머지 논리 어드레스들(LBA18~LBA24) 각각에 대한 오프셋(offset)을 연산하고, 연산된 오프셋(offset)들을 헤드 논리 어드레스(LBA17)에 대한 물리 어드레스(PBA89)에 더함으로써 변환할 수 있다.
메모리 인터페이스 회로(240)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스 회로(240)는 메모리 컨트롤 회로로도 불릴 수 있다. 메모리 인터페이스 회로(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스 회로(240)는 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스 회로(240)는 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 9는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 도시한 순서도이다. 도 9를 참조하여 본 실시 예에 의한 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 8이 참조될 수 있다. 설명의 편의를 위해서 이후 설명되는 시퀀셜 리드 논리 어드레스는 하나의 시퀀셜 세그먼트를 포함하는 것으로 가정한다.
S901 단계에서, 호스트 장치로부터 시퀀셜 리드 요청 및 시퀀셜 리드 논리 어드레스가 수신될 수 있다. 프로세서(220)가 호스트 장치로부터의 리드 요청을 랜덤 리드 요청인지 또는 시퀀셜 리드 요청인지 여부를 판단하는 것에 대해서는 위에서 설명하였으므로 여기에서 상세한 설명은 생략한다.
S903 단계에서, 프로세서(220)는 랜덤 액세스 메모리(230)의 맵 캐시 버퍼(MUB, 도 6 참조)를 스캔하여 수신된 시퀀셜 리드 논리 어드레스에 대한 L2P 엔트리들이 맵 캐시 버퍼(MUB)에 존재하는지 여부를 확인할 수 있다. 시퀀셜 리드 논리 어드레스에 대한 L2P 엔트리들이 맵 캐시 버퍼(MUB)에 존재하지 않으면 S905 단계로 진행될 수 있다.
S905 단계에서, 프로세서(220)는 랜덤 액세스 메모리(230)에 저장된 시퀀셜 플래그 테이블(SFT, 도 5 참조)을 참조하여 시퀀셜 리드 논리 어드레스에 대응하는 시퀀셜 플래그가 셋(S)인지 여부를 확인할 수 있다. 시퀀셜 플래그 테이블(SFT)의 구성에 대해서는 위에서 설명하였으므로 여기에서 상세한 설명은 생략한다. 시퀀셜 리드 논리 어드레스에 대응하는 시퀀셜 플래그가 셋(S)이면, S907 단계로 진행될 수 있다.
S907 단계에서, 프로세서(220)는 시퀀셜 리드 논리 어드레스의 헤드 논리 어드레스(Head LBA, 도 8 참조)에 대한 L2P 세그먼트를 불휘발성 메모리 장치(100)의 맵 테이블(Map Table, 도 3 참조)의 L2 맵 데이터(L2 Map Data, 도 8 참조)로부터 독출하여 맵 캐시 버퍼(MUB)에 캐싱할 수 있다.
S909 단계에서, 프로세서(220)는 시퀀셜 리드 논리 어드레스의 헤드 논리 어드레스(Head LBA)를 기준으로 시퀀셜 리드 논리 어드레스의 나머지 논리 어드레스들의 오프셋(offset)들을 연산할 수 있다.
S911 단계에서, 프로세서(220)는 맵 캐시 버퍼(MUB)에 캐싱된 L2P 세그먼트에 근거하여 헤드 논리 어드레스(Head LBA)를 대응하는 헤드 물리 어드레스(Head PBA)로 변환하고, 헤드 물리 어드레스(Head PBA)에 S909 단계에서 연산된 오프셋(offset)들을 각각 더하여 나머지 논리 어드레스(LBA)들을 대응하는 물리 어드레스(PBA)들로 각각 변환할 수 있다.
S903 단계에서 시퀀셜 리드 논리 어드레스에 대한 L2P 엔트리들이 맵 캐시 버퍼(MUB)에 존재하면 S913 단계로 진행될 수 있다.
S913 단계에서, 프로세서(220)는 맵 캐시 버퍼(MUB)에 존재하는 L2P 엔트리들에 근거하여 시퀀셜 리드 논리 어드레스에 포함된 모든 논리 어드레스들을 대응하는 물리 어드레스들로 변환할 수 있다.
S905 단계에서 시퀀셜 리드 논리 어드레스에 대응하는 시퀀셜 플래그가 셋(S)이 아니면(예컨대, 클리어(C)이면) S915 단계로 진행될 수 있다.
S915 단계에서, 프로세서(220)는 시퀀셜 리드 논리 어드레스에 포함된 모든 논리 어드레스들에 대한 L2P 세그먼트들을 불휘발성 메모리 장치(100)의 맵 테이블(Map Table)의 L2 맵 데이터(L2 Map Data)로부터 독출하여 맵 캐시 버퍼(MUB)에 캐싱할 수 있다.
S917 단계에서, 프로세서(220)는 맵 캐시 버퍼(MUB)에 캐싱된 L2P 세그먼트들의 L2P 엔트리들에 근거하여 시퀀셜 리드 논리 어드레스에 포함된 모든 논리 어드레스들을 대응하는 물리 어드레스들로 변환할 수 있다.
도 10은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 11은 도 10에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(100), 도 10의 데이터 저장 장치(2200), 도 12의 데이터 저장 장치(3200), 도 13의 데이터 저장 장치(4200)로 구성될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스 회로
220: 프로세서 230: 랜덤 액세스 메모리
240: 메모리 인터페이스 회로

Claims (15)

  1. 복수의 논리 어드레스들에 대한 복수의 L2P 엔트리들이 저장된 불휘발성 메모리 장치;
    복수의 시퀀셜 세그먼트들에 대한 시퀀셜 플래그들이 저장되는 시퀀셜 플래그 테이블이 저장된 랜덤 액세스 메모리, 각 시퀀셜 세그먼트는 적어도 하나 이상의 논리 어드레스들을 포함하고 및 상기 시퀀셜 플래그는 각 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 플래그이고; 및
    호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되면, 상기 시퀀셜 플래그 테이블을 참조하여 상기 리드 논리 어드레스 정보에 대한 시퀀셜 세그먼트의 시퀀셜 플래그를 확인하고, 상기 시퀀셜 플래그에 근거하여 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부 또는 전체를 상기 불휘발성 메모리 장치로부터 독출하여 상기 랜덤 액세스 메모리에 로딩하는 프로세서
    를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 시퀀셜 플래그는 셋(set) 및 클리어(clear)를 포함하고,
    상기 셋(set)은 상기 시퀀셜 플래그에 대응하는 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜함을 나타내고, 및
    상기 클리어(clear)는 상기 시퀀셜 플래그에 대응하는 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜하지 않음을 나타내는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 리드 논리 어드레스 정보에 대한 시퀀셜 세그먼트의 시퀀셜 플래그가 셋(set)이면 상기 프로세서는 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 리드 논리 어드레스 정보는 복수의 논리 어드레스들을 포함하고,
    상기 프로세서는 상기 복수의 논리 어드레스들 중 헤드 논리 어드레스를 기준으로 나머지 논리 어드레스들에 대한 오프셋(offset)들을 연산하는 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 프로세서는 상기 랜덤 액세스 메모리에 로딩된 상기 리드 논리 어드레스 정보에 대한 일부 L2P 엔트리들에 근거하여 상기 헤드 논리 어드레스를 대응하는 헤드 물리 어드레스로 변환하고, 상기 연산된 오프셋(offset)들을 상기 헤드 물리 어드레스에 더하여 상기 나머지 논리 어드레스들을 각각 대응하는 물리 어드레스들로 변환하는 데이터 저장 장치.
  6. 제1항에 있어서,
    상기 프로세서는 상기 복수의 논리 어드레스들을 일정 개수로 그루핑하여 상기 복수의 시퀀셜 세그먼트들을 생성하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 프로세서는 상기 L2P 엔트리들 중 적어도 일부의 L2P 엔트리들의 물리 어드레스들을 갱신하는 맵 업데이트를 수행할 때 상기 물리 어드레스들에 대응하는 논리 어드레스들에 연관된 시퀀셜 세그먼트들에 대한 시퀀셜 플래그들을 저장 또는 갱신하는 데이터 저장 장치.
  8. 제2항에 있어서,
    상기 리드 논리 어드레스 정보에 대한 시퀀셜 세그먼트의 시퀀셜 플래그가 클리어(clear)이면 상기 프로세서는 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 전체를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 데이터 저장 장치.
  9. 복수의 논리 어드레스들에 대한 복수의 L2P 엔트리들이 저장된 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되는 단계;
    상기 컨트롤러의 프로세서가 랜덤 액세스 메모리에 저장된 시퀀셜 플래그 테이블을 참조하여 상기 리드 논리 어드레스 정보에 대응하는 적어도 하나 이상의 시퀀셜 세그먼트들에 대한 시퀀셜 플래그가 셋(set)인지 여부를 판단하는 단계; 및
    상기 시퀀셜 플래그가 셋(set)이면, 상기 프로세서가 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 단계를 포함하고,
    각 시퀀셜 세그먼트는 적어도 하나 이상의 논리 어드레스들을 포함하고, 및
    상기 시퀀셜 플래그는 각 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜한지 여부를 나타내는 플래그인 데이터 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 시퀀셜 플래그는 셋(set) 및 클리어(clear)를 포함하고,
    상기 셋(set)은 상기 시퀀셜 플래그에 대응하는 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜함을 나타내고, 및
    상기 클리어(clear)는 상기 시퀀셜 플래그에 대응하는 시퀀셜 세그먼트에 포함된 논리 어드레스들에 대응하는 물리 어드레스들이 시퀀셜하지 않음을 나타내는 데이터 저장 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 시퀀셜 플래그가 셋(set)인지 여부를 판단하는 단계에서,
    상기 시퀀셜 플래그가 셋(set)이 아니면, 상기 프로세서는 상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 전체를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 데이터 저장 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 호스트 장치로부터 리드 요청 및 리드 논리 어드레스 정보가 수신되는 단계 이후에,
    상기 프로세서가 상기 리드 논리 어드레스 정보에 대한 L2P 엔트리들이 상기 랜덤 액세스 메모리의 맵 캐시 버퍼 내에 존재하는지 여부를 판단하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 리드 논리 어드레스 정보에 대한 L2P 엔트리들이 맵 캐시 버퍼 내에 존재하면, 상기 프로세서는 상기 맵 캐시 버퍼 내에 존재하는 상기 L2P 엔트리들에 근거하여 상기 리드 논리 어드레스 정보에 포함된 복수의 논리 어드레스들을 대응하는 복수의 물리 어드레스들로 변환하는 데이터 저장 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 리드 논리 어드레스 정보에 대한 L2P 엔트리들이 맵 캐시 버퍼 내에 존재하지 않으면, 상기 프로세서는 상기 리드 논리 어드레스 정보에 대응하는 상기 시퀀셜 세그먼트들에 대한 상기 시퀀셜 플래그가 셋(set)인지 여부를 판단하는 단계를 수행하는 데이터 저장 장치의 동작 방법.
  15. 제9항에 있어서,
    상기 리드 논리 어드레스 정보에 대응하는 L2P 엔트리들 중 일부를 독출하여 상기 랜덤 액세스 메모리에 로딩하는 단계 이후에,
    상기 프로세서가 상기 리드 논리 어드레스 정보에 포함된 복수의 논리 어드레스들 중 헤드 논리 어드레스를 기준으로 나머지 논리 어드레스들에 대한 오프셋(offset)들을 연산하는 단계; 및
    상기 프로세서가 상기 랜덤 액세스 메모리에 로딩된 상기 리드 논리 어드레스 정보에 대한 일부 L2P 엔트리들에 근거하여 상기 헤드 논리 어드레스를 대응하는 헤드 물리 어드레스로 변환하고, 상기 연산된 오프셋(offset)들을 상기 헤드 물리 어드레스에 더하여 상기 나머지 논리 어드레스들을 각각 대응하는 물리 어드레스들로 변환하는 단계
    를 더 포함하는 데이터 저장 장치의 동작 방법.
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