KR20230094565A

KR20230094565A - 복수의 서브 회로들의 상태를 기초로 활성화 모드 또는 저전력 모드로 동작하는 컨트롤러 및 그 방법

Info

Publication number: KR20230094565A
Application number: KR1020210183831A
Authority: KR
Inventors: 장인종
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-12-21
Filing date: 2021-12-21
Publication date: 2023-06-28
Also published as: US20230195193A1; CN116301296A

Abstract

본 발명의 실시예들은 컨트롤러 및 컨트롤러의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 컨트롤러는 i) 복수의 서브 회로들을 포함하고, ii) 복수의 서브 회로들의 상태를 판단하고, 제1 시점에 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하고, 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 여부에 따라, 컨트롤러의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후인 제2 시점 이후에, 컨트롤러가 활성화 전류값 이상의 전류를 사용하는 활성화 모드 또는 활성화 전류값보다 낮은 전류를 사용하는 저전력 모드로 동작하도록 제어하는 프로세서;를 포함할 수 있다.

Description

복수의 서브 회로들의 상태를 기초로 활성화 모드 또는 저전력 모드로 동작하는 컨트롤러 및 그 방법{CONTROLLER EXECUTING ACTIVE MODE OR LOW POWER MODE BASED ON STATE OF MULTIPLE SUB-CIRCUITS AND OPERATING METHOD THEREOF}

본 발명의 실시예들은 복수의 서브 회로들의 상태를 기초로 활성화 모드 또는 저전력 모드로 동작하는 컨트롤러 및 그 방법에 관한 것이다.

저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.

메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.

일반적으로, 메모리 시스템은 호스트로부터 일정한 시간 이상 커맨드가 입력되지 않으면 소모 전력을 줄이기 위해서 사용하는 전류의 크기를 감소시킨다. 그러나, 호스트로부터 커맨드가 메모리 시스템에 입력되는 빈도는 시간에 따라 변할 수 있으며, 이로 인해 메모리 시스템이 불필요하게 전력을 소모하거나 성능 저하가 발생하는 문제가 발생할 수 있다.

본 발명의 실시예들은 컨트롤러가 불필요하게 전력을 소모하거나 또는 컨트롤러의 성능 하락이 발생하는 문제를 방지할 수 있는 컨트롤러 및 그 방법을 제공할 수 있다.

일 측면에서, 본 발명의 실시예들은 i) 복수의 서브 회로들 및 ii) 복수의 서브 회로들의 상태를 판단하고, 제1 시점에 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하고, 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 여부에 따라, 컨트롤러의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후인 제2 시점 이후에, 컨트롤러가 활성화 전류값 이상의 전류를 사용하는 활성화 모드 또는 활성화 전류값보다 낮은 전류를 사용하는 저전력 모드로 동작하도록 제어하는 프로세서를 포함하는 컨트롤러를 제공할 수 있다.

이때, 프로세서는, 복수의 서브 회로들 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단할 때, 컨트롤러가 제2 시점 이후에 활성화 모드로 동작하도록 제어할 수 있다.

다른 측면에서, 본 발명의 실시예들은 i) 복수의 서브 회로들의 상태를 판단하는 단계, ii) 제1 시점에 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계 및 iii) 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 여부에 따라, 컨트롤러의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후인 제2 시점 이후에, 활성화 전류값 이상의 전류를 사용하는 활성화 모드 또는 활성화 전류값보다 낮은 전류를 사용하는 저전력 모드로 동작하는 단계를 포함하는 컨트롤러의 동작 방법을 제공할 수 있다.

이때, 제2 시점에 활성화 모드 또는 저전력 모드로 동작하는 단계는, 복수의 서브 회로들 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단될 때, 제2 시점에 활성화 모드로 동작할 수 있다.

본 발명의 실시예들에 의하면, 컨트롤러가 불필요하게 전력을 소모하거나 또는 컨트롤러의 성능 하락이 발생하는 문제를 방지할 수 있다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 컨트롤러의 개략적인 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 컨트롤러의 동작을 나타낸 흐름도이다.
도 6은 본 발명의 실시예들에 따른 컨트롤러가 사용하는 전류량의 변화의 일 예를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 컨트롤러가 사용하는 전류량의 변화의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 서브 회로의 일 예인 프로세싱 유닛을 나타낸 도면이다.
도 9는 도 8의 프로세싱 유닛에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 10은 도 8의 프로세싱 유닛의 동작의 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 서브 회로의 일 예인 순차 리드 정보 회로를 나타낸 도면이다.
도 12는 도 11의 순차 리드 정보 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 13은 본 발명의 실시예들에 따른 서브 회로의 일 예인 벡터 탐색 회로를 나타낸 도면이다.
도 14는 도 13의 벡터 탐색 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 15는 본 발명의 실시예들에 따른 서브 회로의 일 예인 매핑 테이블 탐색 회로를 나타낸 도면이다.
도 16은 도 15의 매핑 테이블 탐색 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 17은 본 발명의 실시예들에 따른 서브 회로의 일 예인 커맨드 큐 저장 회로를 나타낸 도면이다.
도 18은 도 17의 커맨드 큐 저장 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 19는 본 발명의 실시예들에 따른 서브 회로의 일 예인 버퍼 저장 회로를 나타낸 도면이다.
도 20은 도 19의 버퍼 저장 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러가 판단하는 동작의 일 예를 나타낸 흐름도이다.
도 21은 본 발명의 실시예들에 따른 컨트롤러의 동작 방법을 나타낸 도면이다.
도 22는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.

메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.

메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.

예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.

한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.

메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.

예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.

메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.

한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.

도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.

호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.

제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.

메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.

제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.

프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.

프로세서(124)는 플래시 변환 계층(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 매핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.

플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.

프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.

프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.

펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 계층들을 포함할 수 있다.

예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 계층(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 계층(FTL)에 전달하는 역할을 하는 호스트 인터페이스 계층(HIL: Host Interface Layer)와, 플래시 변환 계층(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 계층(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.

이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.

워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.

에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.

에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.

예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.

에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.

에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.

버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.

메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.

아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.

도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.

도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.

메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.

다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.

다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.

다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.

메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.

한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.

도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.

어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.

어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.

어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.

어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.

어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.

어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.

어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.

메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.

어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.

어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.

읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.

전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.

다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.

읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.

읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.

제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.

제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.

제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.

한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.

메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.

다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.

예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.

각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.

경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.

전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.

도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.

도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support)해주는 보조 영역이 존재한다.

핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.

다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.

다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.

예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.

다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.

메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.

메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.

도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.

다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.

제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.

제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.

메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.

메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.

메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.

도 4는 본 발명의 실시예들에 따른 컨트롤러(10)의 개략적인 구조를 나타낸 도면이다.

도 4를 참조하면, 컨트롤러(10)는 복수의 서브 회로들(SUB_C) 및 프로세서(PROC)를 포함할 수 있다.

복수의 서브 회로들(SUB_C)은 각각 컨트롤러(10) 내부에서 특정한 동작을 실행하도록 구성된 하드웨어 모듈이다.

프로세서(PROC)는 복수의 서브 회로들(SUB_C)과 전기적으로 연결될 수 있다. 프로세서(PROC)는 각 서브 회로들(SUB_C)과 도전 배선을 통해 직접적으로 연결되거나 또는 다른 모듈을 경유하여 간접적으로 연결될 수 있다.

프로세서(PROC)는 연결된 복수의 서브 회로들(SUB_C)의 상태를 판단할 수 있다. 필요할 경우, 프로세서(PROC)는 복수의 서브 회로들(SUB_C)에 특정한 동작을 실행할 것을 요청할 수 있다.

한편, 컨트롤러(10)는 컨트롤러(10)의 외부로부터 커맨드(CMD)를 수신할 수 있다. 프로세서(PROC)는 수신된 커맨드(CMD)가 요청하는 동작(e.g. 리드 동작/라이트 동작)을 처리하기 위한 논리 연산을 실행할 수 있다. 일 예로, 컨트롤러(10)의 외부로부터 커맨드(CMD)를 수신하는 동작은 복수의 서브 회로들(SUB_C) 중 적어도 하나에 의해 실행될 수 있다.

한편, 컨트롤러(10) 및 컨트롤러(10)에 포함된 복수의 서브 회로들(SUB_C) 및 프로세서(PROC)는 다양한 방법으로 구현될 수 있다.

일 예로, 컨트롤러(10)는 도 1에서 설명한 메모리 컨트롤러(120)일 수 있다. 그리고 프로세서(PROC)는 도 1에서 설명한 프로세서(124)일 수 있다. 그리고 복수의 서브 회로들(SUB_C)은 각각 도 1에서 설명한 호스트 인터페이스(121), 메모리 인터페이스(122), 워킹 메모리(125), 에러 검출 및 정정 회로(126) 또는 그 밖의 하드웨어 모듈일 수 있다.

일 예로, 컨트롤러(10)는 SoC(System on Chip)일 수 있다. 그리고 프로세서(PROC)는 SoC에 포함된 마이크로프로세서일 수 있다. 그리고, 복수의 서브 회로들(SUB_C)은 SoC 내부의 IP(Intellectual Property)일 수 있다.

이하, 본 발명의 실시예들에서 전술한 컨트롤러(10)가 수행하는 동작을 도 5의 흐름도를 통해서 상세히 설명한다.

도 5는 본 발명의 실시예들에 따른 컨트롤러(10)의 동작을 나타낸 흐름도이다.

도 5를 참조하면, 컨트롤러(10)의 프로세서(PROC)는 제1 시점에 복수의 서브 회로들(SUB_C)의 상태를 판단할 수 있다(S510).

이때, 프로세서(PROC)는 다양한 방법으로 제1 시점을 결정할 수 있다. 일 예로, 프로세서(PROC)는 랜덤하게 제1 시점을 결정할 수 있다.

다른 예로, 프로세서(PROC)는, 컨트롤러(10)가 컨트롤러(10)의 외부로부터 커맨드(CMD)를 수신한 후 일정한 시간이 지난 시점을 제1 시점으로 결정할 수 있다. 이때, 제1 시점은, 컨트롤러(10)가 컨트롤러(10)의 외부로부터 커맨드(CMD)를 수신한 후 자동으로 저전력 모드로 동작하기 시작하는 시점보다 이전 시점일 수 있다.

프로세서(PROC)는 S510 단계에서 판단한 복수의 서브 회로들(SUB_C)의 상태를 기초로, 제1 시점에 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 여부를 판단할 수 있다(S520).

프로세서(PROC)는 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 여부에 따라, 제2 시점에 컨트롤러(10)가 활성화 모드 또는 저전력 모드로 동작할지 여부를 결정할 수 있다.

이때, 제2 시점은, 컨트롤러(10)의 외부로부터 커맨드(CMD)를 수신한 이후에 컨트롤러(10)가 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후의 시점일 수 있다.

이때, 소정의 시간의 길이는 미리 설정되거나 또는 컨트롤러(10)의 외부로부터 커맨드(CMD)의 정보(e.g. 커맨드(CMD)의 타입, 커맨드(CMD)가 리드 또는 라이트 요청하는 데이터의 크기)에 따라 결정될 수 있다. 한편, 제2 시점은 전술한 제1 시점과 동일하거나 또는 제1 시점보다 이후일 수 있다.

컨트롤러(10)가 활성화 모드로 동작한다는 것은, 컨트롤러(10)가 설정된 활성화 전류값 이상의 전류를 사용한다는 것을 의미한다. 이 경우, 컨트롤러(10)의 성능이 향상되지만 컨트롤러(10)의 전력 소모량이 증가한다.

컨트롤러(10)가 저전력 모드로 동작한다는 것은, 컨트롤러(10)가 설정된 활성화 전류보다 낮은 전류를 사용한다는 것을 의미한다. 이 경우, 컨트롤러(10)의 전력 소모량은 감소하지만 컨트롤러(10)의 성능이 저하된다.

구체적으로, 프로세서(PROC)는 복수의 서브 회로들(SUB_C) 중 적어도 하나에 대한 활성화 조건이 만족되었는지를 판단한다(S530).

프로세서(PROC)는 복수의 서브 회로들(SUB_C) 중 적어도 하나에 대한 활성화 조건이 만족되었을 때(S530-Y), 제2 시점 이후에 컨트롤러(10)가 활성화 모드로 동작하도록 제어할 수 있다(S540).

만약, 복수의 서브 회로들(SUB_C) 중 적어도 하나가 활성화되어야 하는 상황에서 컨트롤러(10)가 저전력 모드로 동작할 경우, 활성화되어야 하는 서브 회로에 충분한 전류가 공급되지 못함으로써, 해당 서브 회로가 오동작(malfunction)하거나 또는 느리게 동작할 수 있다. 이 경우, 컨트롤러(10)의 성능이 저하될 수 있다. 특히, 컨트롤러(10)가 커맨드를 수신한 이후 일정 시간이 지나서 저전력 모드로 동작하기 시작한 직후에 새로운 커맨드를 수신할 경우, 컨트롤러(10)가 새로운 커맨드를 처리하기 위해 다시 활성화 모드로 동작하는데 시간이 소요되고 이로 인해 컨트롤러(10)의 성능이 저하될 수 있다.

따라서, 컨트롤러(10)는 복수의 서브 회로들(SUB_C)가 활성화되어야 할 필요가 있는 경우에, 저전력 모드로 동작하지 않고 대신 활성화 모드로 계속 동작함으로써 성능 저하를 방지할 수 있다.

반면, 프로세서(PROC)는 복수의 서브 회로들(SUB_C) 모두에 대한 활성화 조건이 불만족되었다고 판단할 때, 제2 시점 이후에 컨트롤러(10)가 저전력 모드로 동작하도록 제어할 수 있다(S550).

만약, 복수의 서브 회로들(SUB_C) 모두가 활성화될 필요가 없는 경우에도 컨트롤러(10)가 활성화 모드로 동작할 경우, 컨트롤러(10)는 결과적으로 동작에 필요한 전력량보다 더 많은 전력을 소모할 수 있기 때문이다.

따라서, 컨트롤러(10)는 복수의 서브 회로들(SUB_C)이 모두 활성화될 필요가 없을 경우에, 저전력 모드로 진입함으로써 불필요한 전력 소모를 방지할 수 있다.

이와 같이, 프로세서(PROC)는 복수의 서브 회로들(SUB_C)의 상태에 따라 컨트롤러(10)가 불필요하게 전력을 소모하거나 또는 컨트롤러(10)의 성능 하락이 발생하는 문제를 방지할 수 있다.

이하, 도 6 내지 도 7에서 컨트롤러(10)가 사용하는 전류량의 변화를 설명한다.

도 6은 본 발명의 실시예들에 따른 컨트롤러(10)가 사용하는 전류량의 변화의 일 예를 나타낸 도면이다.

도 6을 참조하면, 컨트롤러(10)는 활성화 전류값(ACTIVE_C) 이상의 전류를 사용하다가 이보다 낮은 저전력 전류값(LOW_C)를 사용하는 상태로 동작할 수 있다.

이후, 컨트롤러(10)는 컨트롤러(10)의 외부로부터 커맨드(CMD_1)를 수신하면, 커맨드(CMD_1)를 처리하기 위해서 활성화 전류값(ACTIVE_C) 이상의 전류를 사용하는 활성화 모드로 동작할 수 있다. 컨트롤러(10)는 사용하는 전류가 저전력 전류값(LOW_C)에서 활성화 전류값(ACTIVE_C) 이상이 되는 시점부터 소정의 시간(T) 동안 활성화 모드로 동작하는 상태를 유지할 수 있다.

이후, 컨트롤러(10)는 전력 소모를 줄이기 위해, 컨트롤러(10)가 사용하는 전류를 활성화 전류값(ACTIVE_C)에서 저전력 전류값(LOW_C)으로 감소시킨다.

이때, 컨트롤러(10)는, 사용하는 전류를 활성화 전류값(ACTIVE_C)에서 저전력 전류값(LOW_C)으로 감소시키는 도중에 컨트롤러(10)의 외부로부터 새로운 커맨드(CMD_2)를 수신할 수 있다. 이때, 컨트롤러(10)는 새로운 커맨드(CMD_2)를 처리하기 위해서, 사용하는 전류량을 다시 활성화 전류값(ACTIVE_C) 이상으로 증가시켜야 한다.

이와 같이, 컨트롤러(10)가 새로운 커맨드(CMD_2)를 처리하기 위해 사용하는 전류량을 다시 활성화 전류값(ACTIVE_C) 이상으로 증가시키는데 시간이 소요되므로, 컨트롤러(10)가 새로운 커맨드(CMD_2)를 처리하는 시점이 지연되는 문제가 발생할 수 있다.

도 7은 본 발명의 실시예들에 따른 컨트롤러(10)가 사용하는 전류량의 변화의 다른 예를 나타낸 도면이다.

도 7을 참조하면, 도 6과 마찬가지로, 컨트롤러(10)는 활성화 전류값(ACTIVE_C) 이상의 전류를 사용하다가 이보다 낮은 저전력 전류값(LOW_C)을 사용하는 상태로 동작할 수 있다.

이후, 컨트롤러(10)는, 도 6처럼 사용하는 전류량을 활성화 전류값(ACTIVE_C)에서 저전력 전류값(LOW_C)으로 감소시키는 대신에, 활성화 전류값(ACTIVE_C) 이상의 전류를 사용하는 활성화 모드로 계속 동작할 수 있다. 도 5에서 설명한 바와 같이, 컨트롤러(10)에 포함된 복수의 서브 회로들(SUB_C) 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단될 때, 컨트롤러(10)는 이와 같이 동작할 수 있다.

이 경우, 컨트롤러(10)는, 컨트롤러(10)의 외부로부터 새로운 커맨드(CMD_2)를 수신할 때, 사용하는 전류를 다시 활성화 전류값(ACTIVE_C) 이상으로 증가시키는 동작을 수행할 필요 없이 바로 새로운 커맨드(CMD_2)를 처리할 수 있다. 이로 인해, 컨트롤러(10)가 새로운 커맨드(CMD_2)를 처리하는 시점이 지연되는 문제를 해결할 수 있다.

이상에서, 컨트롤러(10)가 복수의 서브 회로들(SUB_C)의 상태를 기초로 활성화 모드 또는 저전력 모드로 동작하는 것을 설명하였다.

이하, 전술한 복수의 서브 회로들(SUB_C)의 구체적인 예시를 설명하고, 각 예시에 대해 활성화 조건이 만족되었는지 여부를 판단하는 동작을 설명한다.

도 8은 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 프로세싱 유닛(PU)을 나타낸 도면이다.

도 8을 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는 논리 연산을 실행할 수 있는 프로세싱 유닛(PU)이다. 프로세싱 유닛(PU)은 특정한 동작을 처리하기 위한 논리 연산을 프로세서(PROC)로부터의 요청에 의해 실행하거나 또는 독립적으로 실행할 수 있다. 프로세싱 유닛(PU)은 이러한 논리 연산을 실행할 수 있는 마이크로프로세서, 프로세싱 코어 또는 전술한 마이크로프로세서 또는 프로세싱 코어를 포함하는 하드웨어 모듈일 수 있다.

도 9는 도 8의 프로세싱 유닛(PU)에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 9를 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 프로세싱 유닛(PU)이 논리 연산을 실행 중인지 판단한다(S910).

프로세싱 유닛(PU)이 논리 연산을 실행 중이라고 판단할 때(S910-Y), 프로세서(PROC)는 프로세싱 유닛(PU)에 대한 활성화 조건이 만족되었다고 판단한다(S920). 프로세싱 유닛(PU)이 실행 중인 논리 연산을 빠르게 완료할 수 있도록 충분한 전류가 프로세성 유닛(PU)에 공급될 필요가 있기 때문이다.

반면, 프로세싱 유닛(PU)이 논리 연산을 실행하는 중이 아니라고(예를 들어, 슬립(sleep) 상태) 판단할 때(S910-N), 프로세서(PROC)는 프로세싱 유닛(PU)에 대한 활성화 조건이 불만족되었다고 판단한다(S930).

도 10은 도 8의 프로세싱 유닛(PU)의 동작의 일 예를 나타낸 도면이다.

도 10을 참조하면, 프로세싱 유닛(PU)은 컨트롤러(10)의 외부로부터 수신한 커맨드(CMD) 또는 데이터(DATA)를 프로세서(PROC)로 전송하기 위한 논리 연산을 실행할 수 있다.

일 예로, 컨트롤러(10)가 도 1에서 설명한 메모리 컨트롤러(120)일 때, 프로세싱 유닛(PU)은 호스트 인터페이스(121) 또는 메모리 인터페이스(122)일 수 있다.

도 11은 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 순차 리드 정보 회로(CLSE)를 나타낸 도면이다.

도 11을 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는 컨트롤러(10)의 외부로부터 수신된 커맨드(CMD)가 순차적 리드를 요청한 논리 주소 영역에 대한 정보를 저장하는 순차 리드 정보 회로(CLSE)일 수 있다.

도 11에서, 컨트롤러(10)가 수신한 커맨드(CMD)는 어떤 논리 주소 영역(e.g. 0x00000 ~ 0x40000)에 대한 순차적 리드를 요청할 수 있다. 컨트롤러(10)의 프로세서(PROC)는 커맨드(CMD)가 리드 요청한 논리 주소 영역에 대응하는 데이터를 순차적으로 리드할 수 있다.

이때, 순차 리드 정보 회로(CLSE)는 전술한 논리 주소 영역에 대한 정보(LA_INFO)를 저장할 수 있다. 일 예로, 순차 리드 정보 회로(CLSE)는 해당 논리 주소 영역의 시작 주소(START, e.g. 0x00000) 및 해당 논리 주소 영역의 길이(LEN, e.g. 0x40000 - 0x00000 = 0x40000)를 저장할 수 있다.

일 예로, 프로세서(PROC)는 순차 리드 정보 회로(CLSE)에 저장된 정보(LA_INFO)를 기초로, 커맨드(CMD)가 순차적 리드를 요청한 논리 주소 영역에 대한 순차 리드 동작이 실행 중인지 판단할 수 있다.

예를 들어, 프로세서(PROC)가 현재 논리 주소 0x12345에 대한 리드 동작을 실행 중인 경우, 해당 논리 주소는 커맨드(CMD)가 리드 요청한 논리 주소 영역인 0x00000 ~ 0x40000에 포함되므로, 프로세서(PROC)는 커맨드(CMD)가 순차적 리드를 요청한 논리 주소 영역에 대한 순차 리드 동작이 실행 중이라고 판단할 수 있다.

도 12는 도 11의 순차 리드 정보 회로(CLSE)에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 12를 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 커맨드(CMD)가 순차적 리드를 요청한 논리 주소 영역에 대한 순차 리드 동작이 실행 중인지 판단한다(S1210).

프로세서(PROC)는 해당 논리 주소 영역에 대한 순차 리드 동작이 실행 중일 때(S1210-Y), 순차 리드 정보 회로(CLSE)에 대한 활성화 조건이 만족되었다고 판단한다(S1220). 해당 논리 주소 영역에 대한 순차 리드 동작을 완료하기 위해서 컨트롤러(10)가 활성화 모드로 동작할 필요가 있기 때문이다.

반면, 프로세서(PROC)는 해당 논리 주소 영역에 대한 순차 리드 동작이 실행 중이 아닐 때(S1210-N), 순차 리드 정보 회로(CLSE)에 대한 활성화 조건이 불만족되었다고 판단한다(S1230).

도 13은 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 벡터 탐색 회로(VSE)를 나타낸 도면이다.

도 13을 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는 커맨드(CMD)에 대응되는 논리 주소(LA)에 매핑되는 물리 주소(PA)를 탐색하는 벡터 탐색 회로(VSE)일 수 있다.

이때, 컨트롤러(10)가 컨트롤러(10)의 외부로부터 수신한 커맨드(CMD)는 리드 커맨드 또는 라이트 커맨드일 수 있다.

일 예로, 벡터 탐색 회로(VSE)는 커맨드(CMD)에 대응되는 논리 주소(LA), 즉 커맨드(CMD)가 리드 요청 또는 라이트 요청을 한 논리 주소에 대응되는 물리 주소(PA)를 벡터 테이블(VEC_TBL)에서 탐색할 수 있다.

한편, 도 13에서는 벡터 테이블(VEC_TBL)이 벡터 탐색 회로(VSE) 내에 저장된 경우를 예로 들어 설명하였으나, 벡터 테이블(VEC_TBL)은 벡터 탐색 회로(VSE)의 외부에 저장될 수도 있다. 이때, 벡터 탐색 회로(VSE)는 벡터 탐색 회로(VSE)의 외부에 저장된 벡터 테이블(VEC_TBL)을 액세스하거나 또는 자신의 내부로 로드할 수도 있다.

일 예로, 벡터 테이블(VEC_TBL)은 하나 이상의 벡터 테이블 엔트리(VEC_ENT)를 포함할 수 있다. 각 벡터 테이블 엔트리(VEC_ENT)는 하나의 논리 주소와 매핑되는 물리 주소를 지시하거나 또는 어떤 논리 주소 영역에 대응하는 연속된 물리 주소 영역을 지시할 수 있다.

일 예로, 프로세서(PROC)는 벡터 탐색 회로(VSE)에 특정 논리 주소에 대응되는 물리 주소 (또는 물리 주소 영역)을 요청하면, 벡터 탐색 회로(VSE)는 해당 논리 주소에 대응되는 물리 주소 (또는 물리 주소 영역)의 정보를 프로세서(PROC)로 전송할 수 있다.

만약 리드 동작이 실행될 논리 주소를 수신하면, 벡터 탐색 회로(VSE)는 해당 논리 주소에 대응하는 물리 주소의 정보 및 해당 물리 주소가 포함된 연속된 물리 주소 영역의 크기를 지시하는 정보를 프로세서(PROC)로 전송할 수 있다.

한편, 라이트 동작이 실행될 논리 주소를 수신하면, 벡터 탐색 회로(VSE)는 해당 논리 주소에 대응하는 물리 주소를 지시하기 위해서, 벡터 테이블(VEC_TBL)에서 해당 논리 주소에 대응하는 벡터 테이블 엔트리(VEC_ENT)의 위치(오프셋)을 프로세서(PROC)로 전송할 수 있다.

도 14는 도 13의 벡터 탐색 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 14를 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 벡터 탐색 회로(VSE)가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중인지 판단한다(S1410).

벡터 탐색 회로(VSE)가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중일 때(S1410-Y), 프로세서(PROC)는 벡터 탐색 회로(VSE)에 대한 활성화 조건이 만족되었다고 판단한다(S1420).

반면, 벡터 탐색 회로(VSE)가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중이 아닐 때(S1410-N), 프로세서(PROC)는 벡터 탐색 회로(VSE)에 대한 활성화 조건이 불만족되었다고 판단한다(S1430).

도 15는 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 매핑 테이블 탐색 회로(MTSE)를 나타낸 도면이다.

도 15를 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는, 맵 캐시(MAP_CACHE)에서 특정 논리 주소(LA)에 대응하는 맵 캐시 엔트리(MC_ENT)를 탐색하는 동작을 실행하는 매핑 테이블 탐색 회로(MTSE)일 수 있다.

맵 캐시(MAP_CACHE)는 하나 이상의 맵 캐시 엔트리들(MC_ENT)을 캐싱할 수 있다. 그리고 맵 캐시 엔트리들(MC_ENT) 각각은 특정한 논리 주소와 이에 매핑되는 물리 주소의 정보를 저장할 수 있다.

한편, 도 15에서 맵 캐시(MAP_CACHE)는 프로세서(PROC) 및 복수의 서브 회로들(SUB_C)의 외부에 위치하고 있으나, 프로세서(PROC) 또는 복수의 서브 회로들(SUB_C) 중 어느 하나의 내부에 포함될 수도 있다.

매핑 테이블 탐색 회로(MTSE)는 특정 논리 주소(LA)에 대한 탐색 요청을 프로세서(PROC)로부터 수신하면, 맵 캐시(MAP_CACHE)에서 해당 논리 주소(LA)에 대응하는 맵 캐시 엔트리(MC_ENT)를 탐색할 수 있다. 그리고 매핑 테이블 탐색 회로(MTSE)는 해당 논리 주소(LA)에 대응하는 맵 캐시 엔트리(MC_ENT)를 맵 캐시(MAP_CACHE)에서 탐색하는데 성공하였는지, 즉 캐시 히트가 발생하였는지 여부를 프로세서(PROC)로 전송할 수 있다.

만약 탐색이 성공하면(즉, 해당 논리 주소(LA)에 대해 캐시 히트가 발생한 경우) 매핑 테이블 탐색 회로(MTSE)는 해당 맵 캐시 엔트리(MC_ENT)에 대한 정보 또는 해당 맵 캐시 엔트리(MC_ENT)에 대응하는 물리 주소에 대한 정보를 프로세서(PROC)로 전달할 수 있다. 반면 탐색이 실패하면(즉, 해당 논리 주소(LA)에 대해 캐시 미스가 발생한 경우) 매핑 테이블 탐색 회로(MTSE)는 탐색이 실패했다는 정보를 프로세서(PROC)로 전달할 수 있다.

도 16은 도 15의 매핑 테이블 탐색 회로에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 16을 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 매핑 테이블 탐색 회로(MTSE)가 특정 논리 주소에 대응하는 맵 캐시 엔트리(MC_ENT)를 맵 캐시(MAP_CACHE)에서 탐색하는 동작을 실행 중인지 판단한다(S1610).

만약 매핑 테이블 탐색 회로(MTSE)가 특정 논리 주소에 대응하는 맵 캐시 엔트리(MC_ENT)를 맵 캐시(MAP_CACHE)에서 탐색 중일 때(S1610-Y), 프로세서(PROC)는 매핑 테이블 탐색 회로(MTSE)에 대한 활성화 조건이 만족되었다고 판단한다(S1620).

반면, 매핑 테이블 탐색 회로(MTSE)가 특정 논리 주소에 대응하는 맵 캐시 엔트리(MC_ENT)를 맵 캐시(MAP_CACHE)에서 탐색하는 중이 아닐 때(S1610-N), 프로세서(PROC)는 매핑 테이블 탐색 회로(MTSE)에 대한 활성화 조건이 불만족되었다고 판단한다(S1630).

도 17은 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 커맨드 큐 저장 회로(CQE)를 나타낸 도면이다.

도 17을 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는, 컨트롤러(10)의 외부로부터 수신한 커맨드(CMD)를 큐잉(queueing)하는 커맨드 큐(CMD_QUEUE)를 저장하는 커맨드 큐 저장 회로(CQE)일 수 있다.

일 예로, 커맨드 큐 저장 회로(CQE)는 데이터를 저장할 수 있는 휘발성 메모리(e.g. SRAM, DRAM)일 수 있다. 컨트롤러(10)가 도 1에서 설명한 메모리 컨트롤러(120)일 때, 커맨드 큐 저장 회로(CQE)는 워킹 메모리(125)일 수 있다.

프로세서(PROC)는 커맨드 큐(CMD_QUEUE)로부터 커맨드(CMD)를 디큐(dequeue)하고, 디큐된 커맨드(CMD)를 실행할 수 있다.

이때, 커맨드 큐(CMD_QUEUE)에 큐잉된 커맨드(CMD) 중 일부는 유휴(idle) 상태에서의 동작을 지시하는 커맨드일 수 있다. 일 예로, 유휴 상태에서의 동작을 지시하는 커맨드는 유휴 상태에서 백그라운드 동작(e.g. 가비지 컬렉션, 웨어 레벨링, 리드 리클레임)을 실행할 것을 지시하는 커맨드일 수 있다. 일반적으로 컨트롤러(10)는 전술한 유휴 상태에서의 동작을 저전력 모드에서 실행할 수 있다.

한편, 커맨드 큐(CMD_QUEUE)에 큐잉된 커맨드(CMD) 중 일부는 긴급 동작(e.g. 긴급한 가비지 컬렉션을 수행)을 지시하는 커맨드일 수 있다. 컨트롤러(10)는 긴급 동작을 지시하는 커맨드를 다른 커맨드들보다 높은 우선 순위로 처리해야 한다. 일 예로, 수신된 커맨드가 긴급 동작을 지시하는 커맨드인지 여부는, 해당 커맨드가 처리되어야 하는 레벨을 나타내는 ID 정보(e.g. 0:보통 우선 순위, 1:높은 우선 순위, 2:낮은 우선 순위, 3:긴급 처리)에 따라 결정될 수 있다.

한편, 커맨드 큐(CMD_QUEUE)에 큐잉된 커맨드(CMD) 중 일부는 컨트롤러(10)의 외부에 위치하는 모듈(e.g. 호스트(HOST)의 메모리 버퍼)에 대한 동작(e.g. 컨트롤러(10)에 저장된 논리 주소와 물리 주소 간의 매핑 정보를 호스트(HOST)의 메모리 버퍼로 로드)을 지시하는 커맨드일 수 있다.

컨트롤러(10)는 해당 커맨드에 대한 처리를 완료한 이후에는 당분간은 컨트롤러(10)의 외부로부터 새로운 커맨드가 수신될 가능성이 낮다고 예상할 수 있다.

본 발명의 실시예들에서, 컨트롤러(10)는 커맨드 큐 저장 회로(CQE)에 어떤 커맨드가 큐잉되어 있는지에 따라, 커맨드 큐 저장 회로(CQE)에 대한 활성화 조건이 만족되었는지 여부를 판단할 수 있다.

도 18은 도 17의 커맨드 큐 저장 회로(CQE)에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 18을 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 커맨드 큐(CMD_QUEUE)에 하나 이상 큐잉되어 있는지 판단한다(S1810).

유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 커맨드 큐(CMD_QUEUE)에 하나 이상 큐잉되어 있을 때(S1810-Y), 프로세서(PROC)는 커맨드 큐 저장 회로(CQE)에 대한 활성화 조건이 만족되었다고 판단한다(S1820).

반면, 유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 커맨드 큐(CMD_QUEUE)에 큐잉되어 있지 않을 때(S1810-N), 프로세서(PROC)는 커맨드 큐 저장 회로(CQE)에 대한 활성화 조건이 불만족되었다고 판단한다(S1830). 만약 커맨드 큐(CMD_QUEUE)가 공백(empty)인 경우 커맨드 큐 저장 회로(CQE)가 활성화될 필요가 없으며, 유휴 상태에서의 동작을 지시하는 커맨드는 저전력 모드에서도 실행 가능하기 때문이다.

도 19는 본 발명의 실시예들에 따른 서브 회로(SUB_C)의 일 예인 버퍼 저장 회로(BUFC)를 나타낸 도면이다.

도 19를 참조하면, 복수의 서브 회로들(SUB_C) 중 하나는, 버퍼(BUF)를 저장하는 버퍼 저장 회로(BUFC)일 수 있다.

일 예로, 버퍼 저장 회로(BUFC)는 데이터를 저장할 수 있는 휘발성 메모리(e.g. SRAM, DRAM)일 수 있다. 컨트롤러(10)가 도 1에서 설명한 메모리 컨트롤러(120)일 때, 버퍼 저장 회로(BUFC)는 워킹 메모리(125)일 수 있다.

이때, 버퍼(BUF)는 데이터를 저장할 수 있으며, 데이터를 리드 데이터 또는 라이트 데이터일 수 있다.

도 20은 도 19의 버퍼 저장 회로(BUFC)에 대한 활성화 조건이 만족되었는지 여부를 컨트롤러(10)가 판단하는 동작의 일 예를 나타낸 흐름도이다.

도 20을 참조하면, 컨트롤러(10)의 프로세서(PROC)는 전술한 제1 시점에 버퍼(BUF)에 리드 데이터 또는 라이트 데이터가 저장되어 있는지 판단한다(S2010).

버퍼(BUF)에 리드 데이터 또는 라이트 데이터가 저장되어 있을 때(S2010-Y), 프로세서(PROC)는 버퍼 저장 회로(BUFC)에 대한 활성화 조건이 만족되었다고 판단한다(S2020). 이후에, 버퍼(BUF)에 저장된 데이터에 대한 플러시(flush) 동작이 실행될 가능성이 높기 때문이다.

반면, 버퍼(BUF)에 리드 데이터 및 라이트 데이터가 저장되어 있지 않을 때(S2010-N), 프로세서(PROC)는 버퍼 저장 회로(BUFC)에 대한 활성화 조건이 불만족되었다고 판단한다(S2030).

도 21은 본 발명의 실시예들에 따른 컨트롤러(10)의 동작 방법을 나타낸 도면이다.

도 21을 참조하면, 컨트롤러(10)의 동작 방법은 복수의 서브 회로들(SUB_C)의 상태를 판단하는 단계(S2110)를 포함할 수 있다.

그리고 컨트롤러(10)의 동작 방법은 제1 시점에 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)를 포함할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는 논리 연산을 실행할 수 있는 프로세싱 유닛(PU)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 프로세싱 유닛(PU)이 논리 연산을 실행하는 중일 때, 프로세싱 유닛(PU)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는, 컨트롤러(10)의 외부로부터 수신한 커맨드가 순차적 리드를 요청하는 논리 주소 영역에 대한 정보를 저장하는 순차 리드 정보 회로(CLSE)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 해당 논리 주소 영역에 대한 순차 리드 동작이 실행 중일 때, 순차 리드 정보 회로(CLSE)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는, 컨트롤러(10)의 외부로부터 수신한 커맨드에 대응되는 논리 주소에 매핑되는 물리 주소를 탐색하는 벡터 탐색 회로(VSE)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 벡터 탐색 회로(VSE)가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중일 때, 벡터 탐색 회로(VSE)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는, 논리 주소와 물리 주소 간의 매핑 정보를 포함하는 맵 캐시 엔트리들(MC_ENT)을 캐싱하는 맵 캐시(MAP_CACHE)에서 특정 논리 주소에 대응하는 엔트리를 탐색하는 동작을 실행하는 매핑 테이블 탐색 회로(MTSE)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 매핑 테이블 탐색 회로(MTSE)가 특정 논리 주소에 대응하는 맵 캐시 엔트리(MC_ENT)를 맵 캐시(MAP_CACHE)에서 탐색하는 동작을 실행 중일 때, 매핑 테이블 탐색 회로(MTSE)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는, 컨트롤러(10)의 외부로부터 수신한 커맨드를 큐잉하는 커맨드 큐(CMD_QUEUE)를 저장하는 커맨드 큐 저장 회로(CQE)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 커맨드 큐(CMD_QUEUE)에, 유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 하나 이상 큐잉되어 있을 때, 커맨드 큐 저장 회로(CQE)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

일 예로, 복수의 서브 회로들(SUB_C) 중 하나는, 리드 데이터 또는 라이트 데이터를 저장하는 버퍼(BUF)를 저장하는 버퍼 저장 회로(BUFC)일 수 있다.

이때, 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 판단하는 단계(S2120)는, 제1 시점에 버퍼(BUF)에 리드 데이터 또는 라이트 데이터가 저장되어 있을 때, 버퍼 저장 회로(BUFC)에 대한 활성화 조건이 만족되었다고 판단할 수 있다.

그리고 컨트롤러(10)의 동작 방법은 복수의 서브 회로들(SUB_C)에 대한 활성화 조건이 만족되었는지 여부에 따라, 제2 시점에, 활성화 모드 또는 저전력 모드로 동작하는 단계(S2130)를 포함할 수 있다.

이때, 제2 시점은, 컨트롤러(10)의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후 시점일 수 있다.

그리고, 활성화 모드는 전술한 활성화 전류 이상의 전류를 사용하는 모드이고, 저전력 모드는 전술한 활성화 전류보다 낮은 전류를 사용하는 모드이다.

본 발명의 실시예들에서, S2130 단계는, 복수의 서브 회로들(SUB_C) 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단될 때, 제2 시점 이후에 활성화 모드로 동작하고, 복수의 서브 회로들(SUB_C) 모두에 대한 활성화 조건이 불만족되었다고 판단될 때, 제2 시점 이후에 저전력 모드로 동작할 수 있다.

도 22은 본 발명의 실시예들에 따른 컴퓨팅 시스템(2200)의 구성도이다.

도 22을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(2200)은 시스템 버스(2260)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(2200)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 2210), 컴퓨팅 시스템(2200)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 2220), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(2230), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(2240), 컴퓨팅 시스템(2200)이 사용하는 파워를 관리하는 파워 관리 모듈(2250) 등을 포함할 수 있다.

컴퓨팅 시스템(2200)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.

컴퓨팅 시스템(2200)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이 220: 어드레스 디코더
230: 리드 앤 라이트 회로 240: 제어 로직
250: 전압 생성 회로

Claims

컨트롤러에 있어서,
복수의 서브 회로들; 및
상기 복수의 서브 회로들의 상태를 판단하고,
제1 시점에 상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 여부에 따라, 상기 컨트롤러의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후인 제2 시점 이후에, 상기 컨트롤러가 상기 활성화 전류값 이상의 전류를 사용하는 활성화 모드 또는 상기 활성화 전류값보다 낮은 전류를 사용하는 저전력 모드로 동작하도록 제어하는 프로세서;를 포함하고,
상기 프로세서는,
상기 복수의 서브 회로들 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단할 때, 상기 컨트롤러가 상기 제2 시점 이후에 활성화 모드로 동작하도록 제어하는 컨트롤러.
제1항에 있어서,
상기 프로세서는,
상기 복수의 서브 회로들 모두에 대한 활성화 조건이 불만족되었다고 판단할 때, 상기 컨트롤러가 상기 제2 시점 이후에 저전력 모드로 동작하도록 제어하는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는 논리 연산을 실행할 수 있는 프로세싱 유닛이고,
상기 프로세서는,
상기 제1 시점에 상기 프로세싱 유닛이 논리 연산을 실행하는 중일 때, 상기 프로세싱 유닛에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
제3항에 있어서,
상기 프로세싱 유닛은,
상기 컨트롤러의 외부로부터 수신한 커맨드 또는 데이터를 상기 프로세서로 전송하기 위한 논리 연산을 실행할 수 있는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 커맨드가 순차적 리드를 요청한 논리 주소 영역에 대한 정보를 저장하는 순차 리드 정보 회로이고,
상기 프로세서는,
상기 제1 시점에 상기 논리 주소 영역에 대한 순차 리드 동작이 실행 중일 때, 상기 순차 리드 정보 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 커맨드에 대응되는 논리 주소에 매핑되는 물리 주소를 탐색하는 벡터 탐색 회로이고,
상기 프로세서는,
상기 제1 시점에 상기 벡터 탐색 회로가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중일 때, 상기 벡터 탐색 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는, 논리 주소와 물리 주소 간의 매핑 정보를 포함하는 엔트리들을 캐싱하는 맵 캐시에서 특정 논리 주소에 대응하는 맵 캐시 엔트리를 탐색하는 동작을 실행하는 매핑 테이블 탐색 회로이고,
상기 프로세서는,
상기 제1 시점에 상기 매핑 테이블 탐색 회로가 특정 논리 주소에 대응하는 맵 캐시 엔트리를 상기 맵 캐시에서 탐색하는 동작을 실행 중일 때, 상기 매핑 테이블 탐색 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 컨트롤러의 외부로부터 수신한 커맨드를 큐잉하는 커맨드 큐를 저장하는 커맨드 큐 저장 회로이고,
상기 프로세서는,
상기 제1 시점에 상기 커맨드 큐에, 유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 하나 이상 큐잉되어 있을 때, 상기 커맨드 큐 저장 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
제1항에 있어서,
상기 복수의 서브 회로들 중 하나는, 리드 데이터 또는 라이트 데이터를 저장하는 버퍼를 저장하는 버퍼 저장 회로이고,
상기 프로세서는,
상기 제1 시점에 상기 버퍼에 리드 데이터 또는 라이트 데이터가 저장되어 있을 때, 상기 버퍼 저장 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러.
복수의 서브 회로들의 상태를 판단하는 단계;
제1 시점에 상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계; 및
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 여부에 따라, 상기 컨트롤러의 외부로부터 커맨드를 수신한 후 설정된 활성화 전류값 이상의 전류를 사용하는 시점부터 소정의 시간이 경과한 이후인 제2 시점 이후에, 상기 활성화 전류값 이상의 전류를 사용하는 활성화 모드 또는 상기 활성화 전류값보다 낮은 전류를 사용하는 저전력 모드로 동작하는 단계를 포함하고,
상기 제2 시점에 상기 활성화 모드 또는 상기 저전력 모드로 동작하는 단계는,
상기 복수의 서브 회로들 중 적어도 하나에 대한 활성화 조건이 만족되었다고 판단될 때, 상기 제2 시점 이후에 활성화 모드로 동작하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 제2 시점에 상기 활성화 모드 또는 상기 저전력 모드로 동작하는 단계는,
상기 복수의 서브 회로들 모두에 대한 활성화 조건이 불만족되었다고 판단될 때, 상기 제2 시점 이후에 저전력 모드로 동작하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는 논리 연산을 실행할 수 있는 프로세싱 유닛이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 프로세싱 유닛이 논리 연산을 실행하는 중일 때, 상기 프로세싱 유닛에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.
제12항에 있어서,
상기 프로세싱 유닛은,
상기 컨트롤러의 외부로부터 수신한 커맨드 또는 데이터를 상기 프로세서로 전송하기 위한 논리 연산을 실행할 수 있는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 커맨드가 순차적 리드를 요청하는 논리 주소 영역에 대한 정보를 저장하는 순차 리드 정보 회로이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 논리 주소 영역에 대한 순차 리드 동작이 실행 중일 때, 상기 순차 리드 정보 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 커맨드에 대응되는 논리 주소에 매핑되는 물리 주소를 탐색하는 벡터 탐색 회로이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 벡터 탐색 회로가 특정 논리 주소에 대한 물리 주소를 탐색하는 동작을 실행 중일 때, 상기 벡터 탐색 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는, 논리 주소와 물리 주소 간의 매핑 정보를 포함하는 맵 캐시 엔트리들을 캐싱하는 맵 캐시에서 특정 논리 주소에 대응하는 엔트리를 탐색하는 동작을 실행하는 매핑 테이블 탐색 회로이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 매핑 테이블 탐색 회로가 특정 논리 주소에 대응하는 맵 캐시 엔트리를 상기 맵 캐시에서 탐색하는 동작을 실행 중일 때, 상기 매핑 테이블 탐색 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는, 상기 컨트롤러의 외부로부터 수신한 커맨드를 큐잉하는 커맨드 큐를 저장하는 커맨드 큐 저장 회로이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 커맨드 큐에, 유휴 상태에서의 동작을 지시하는 커맨드를 제외한 나머지 커맨드가 하나 이상 큐잉되어 있을 때, 상기 커맨드 큐 저장 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.
제10항에 있어서,
상기 복수의 서브 회로들 중 하나는, 리드 데이터 또는 라이트 데이터를 저장하는 버퍼를 저장하는 버퍼 저장 회로이고,
상기 복수의 서브 회로들에 대한 활성화 조건이 만족되었는지 판단하는 단계는,
상기 제1 시점에 상기 버퍼에 리드 데이터 또는 라이트 데이터가 저장되어 있을 때, 상기 버퍼 저장 회로에 대한 활성화 조건이 만족되었다고 판단하는 컨트롤러의 동작 방법.