KR20190074886A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 리드 커맨드 및 리드 논리 어드레스를 수신하는 단계; 상기 리드 커맨드에 응답하여 비휘발성 메모리 장치에 저장된 상기 리드 논리 어드레스에 대응하는 리드 물리 어드레스 정보를 포함하는 원본 맵 슬라이스를 리드 하는 맵 리드 단계; 상기 원본 맵 슬라이스를 압축하여 압축 맵 슬라이스를 생성하는 단계; 상기 원본 맵 슬라이스 대비 상기 압축 맵 슬라이스의 크기의 비율에 대응하는 압축 등급을 압축 등급 기술 테이블에 저장하는 단계; 상기 압축 맵 슬라이스를 버퍼 메모리에 저장하는 단계; 및 상기 버퍼 메모리에 저장된 상기 압축 맵 슬라이스에 기초하여 상기 비휘발성 메모리 장치로부터 상기 리드 커맨드에 대응하는 데이터를 리드 하는 데이터 리드 단계를 수행하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 저장된 논리-물리 어드레스 맵핑 정보를 압축하여 압축 논리-물리 어드레스 맵핑 정보를 생성하고, 생성된 압축 논리-물리 어드레스 맵핑 정보를 버퍼 메모리에 저장하고, 압축 논리-물리 어드레스 맵핑 정보의 압축 등급을 관리하도록 구성된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
메모리 시스템은 호스트로부터 기입 커맨드(write command)와 논리 어드레스(logical address)를 입력 받은 경우 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 할당하고, 물리 어드레스(physical address)에 대응하는 메모리 영역에 데이터를 기입할 수 있다.
메모리 시스템은 어드레스 맵핑 정보를 버퍼 메모리에 일시 저장하고, 버퍼 메모리에 저장된 어드레스 맵핑 정보를 비휘발성 메모리 장치에 플러쉬 할 수 있다. 또한 메모리 시스템은 파워 온 시 비휘발성 메모리 장치에 저장된 어드레스 맵핑 정보를 버퍼 메모리에 다시 로드(load) 할 수 있다.
본 발명의 실시예는 비휘발성 메모리 장치에 저장된 논리-물리 어드레스 맵핑 정보를 압축하여 압축 논리-물리 어드레스 맵핑 정보를 생성하고, 생성된 압축 논리-물리 어드레스 맵핑 정보를 버퍼 메모리에 저장하고, 압축 논리-물리 어드레스 맵핑 정보의 압축 등급을 관리할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 리드 커맨드 및 리드 논리 어드레스를 수신하는 단계; 상기 리드 커맨드에 응답하여 비휘발성 메모리 장치에 저장된 상기 리드 논리 어드레스에 대응하는 리드 물리 어드레스 정보를 포함하는 원본 맵 슬라이스를 리드 하는 맵 리드 단계; 상기 원본 맵 슬라이스를 압축하여 압축 맵 슬라이스를 생성하는 단계; 상기 원본 맵 슬라이스 대비 상기 압축 맵 슬라이스의 크기의 비율에 대응하는 압축 등급을 압축 등급 기술 테이블에 저장하는 단계; 상기 압축 맵 슬라이스를 버퍼 메모리에 저장하는 단계; 및 상기 버퍼 메모리에 저장된 상기 압축 맵 슬라이스에 기초하여 상기 비휘발성 메모리 장치로부터 상기 리드 커맨드에 대응하는 데이터를 리드 하는 데이터 리드 단계를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 데이터 및 논리-물리 어드레스 맵핑 정보를 포함하는 다수의 원본 맵 슬라이스들을 저장하도록 구성된 비휘발성 메모리 장치; 및 메모리 버퍼부 및 논리-물리 어드레스 맵핑 정보 압축부를 포함하는 메모리 컨트롤러를 포함하고, 상기 논리-물리 어드레스 맵핑 정보 압축부는 상기 비휘발성 메모리 장치로부터 리드된 상기 원본 맵 슬라이스들을 압축하여 압축 맵 슬라이스들을 생성하도록 구성되고, 상기 메모리 버퍼부는 상기 압축 맵 슬라이들 및 상기 압축 맵 슬라이스들 각각의 압축율을 등급화 한 정보를 포함하는 압축 등급 기술 테이블을 저장하도록 구성된다.
본 기술은 메모리 시스템의 동작에 있어, 버퍼 메모리에 압축되어 저장된 논리-물리 어드레스 맵핑 정보를 이용하여 리드 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 압축하는 방법을 설명하는 도면이다.
도 6은 압축 등급 기술 테이블(Compression Class Description Table)을 설명하기 위한 도면이다.
도 7은 압축 맵 슬라이스(Comp.MapSlice)를 저장하는 맵핑 엔트리(Mapping Entry)를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 메모리 버퍼부를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 기입 동작을 설명하기 위한 흐름도이다.
도 12는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래쉬 메모리(Flash Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 데이터 코딩부(Data Coding Section; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 플래쉬 인터페이스(Flash Interface; 760) 및 버스(Bus; 790)를 포함할 수 있다. 또한 데이터 코딩부(730)은 에러 정정부(ECC; 731) 및 데이터 랜더마이저(Data Randomizer; 732)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)를 제어할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(710)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(731)는 에러 정정을 수행할 수 있다. 에러 정정부(731)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(731)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(731)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성될 수 있다.
플래쉬 인터페이스(760)는 프로세서부(710)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어부(750)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 732)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(732)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(732)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(732)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(731) 및 플래쉬 인터페이스(760)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750) 및 플래쉬 인터페이스(760)에 연결될 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100) 내 물리적 저장 공간, 다시 말해 메모리 블록(110) 또는 페이지(page)를 할당할 수 있다. 다시 말해 프로세서부(710)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 물리 어드레스(physical address)는 호스트(2000)로부터 수신한 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간에 대응하는 어드레스 일 수 있다.
메모리 시스템(1000)은 상술한 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 비휘발성 메모리 장치(1100)의 메모리 블록(110)에 저장할 수 있다. 이때 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 저장한 메모리 블록(110)을 시스템 블록(system block)이라고 부를 수 있다.
다른 예시로서 메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신한 경우, 메모리 컨트롤러(1200)의 프로세서부(710)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간을 할당할 수 있다. 즉 프로세서부(710)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있고, 이때 새롭게 생성된 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 메모리 버퍼부(720)에 저장 할 수 있다.
다른 예시로서 메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 또한 메모리 컨트롤러(1200)의 메모리 버퍼부(720)는 기존의 논리 어드레스가 맵핑 되지 않은 물리 어드레스에 대한 정보, 즉 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 포함할 수 있다. 이때 프리 블록(free block) 또는 프리 페이지(free page)는 새로운 데이터가 기입될 수 있는 메모리 블록(도 3의 110) 또는 페이지(Page)를 가리킬 수 있다. 다시 말해 프리 블록(free block) 또는 프리 페이지(free page)는 소거 상태일 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 기입 데이터를 메모리 버퍼부(720)에 버퍼링 할 수 있다.
이러한 경우 메모리 컨트롤러(1200)의 프로세서부(710)는 호스트(2000)로부터 수신한 기입 커맨드에 응답하여 메모리 버퍼부(720)에 저장된 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 확인하여 논리 어드레스에 물리 어드레스를 맵핑할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 상기 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간에 메모리 버퍼부(720)에 버퍼링 된 기입 데이터를 프로그램 할 수 있다. 상술한 논리 어드레스와 물리 어드레스 간의 맵핑 정보, 즉 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 메모리 버퍼부(720)에 일시 저장된 후 비휘발성 메모리 장치(1100)내 메모리 블록(도 3의 110)에 플러쉬(flush) 될 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 상기 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 리드하여 메모리 버퍼부(720)에 로드할 수 있다. 그리고 나서 프로세서부(710)는 메모리 버퍼부(720)에 로드된 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신될 때마다 상술한 바와 같이 비휘발성 메모리 장치(1100)에 저장된 상기 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 리드하여 메모리 버퍼부(720)에 로드할 수 있다. 이와 같은 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)을 로드하는 동작은 메모리 시스템(1000)의 리드 성능을 저하 시키는 원인이 될 수 있다.
이때 메모리 시스템(1000)은 메모리 버퍼부(720) 내 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information) 저장을 위한 메모리 공간이 클수록 비휘발성 메모리 장치(1100)로부터 한번에 더 많은 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 로드할 수 있고, 그 결과 한번의 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)의 로드 동작으로 다수의 리드 커맨드들에 대응할 수 있다. 이를 통해 메모리 시스템(1000)의 리드 성능이 향상 될 수 있다.
메모리 시스템(1000)은 리드 동작을 위해 사용하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)와 기입 동작시 생성되는 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 하나의 통일된 형태로 관리할 수도 있고, 서로 다른 형태로 별도로 관리할 수도 있다.
예시로서 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)는 특정한 논리 어드레스에 대응하는 물리 어드레스를 검색하는데 최적화 될 수 있고, 그 결과 리드 동작시 호스트(2000)로부터 입력된 논리 어드레스에 맵핑되는 물리 어드레스를 검색하는데 효율적일 수 있다.
예시로서 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)는 기입 동작을 위해 최적화 될 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 호스트(2000)로부터 기입 커맨드, 기입 데이터 및 논리 어드레스를 수신한 때, 기입 데이터를 저장할 비휘발성 메모리 장치(1100) 내 저장 공간을 빠르게 할당할 필요가 있다. 이를 위해 메모리 버퍼부(720)는 새롭게 할당 가능한 비휘발성 메모리 장치(1100) 내 저장 공간에 대응하는 물리 어드레스들의 리스트를 저장할 수 있고, 메모리 컨트롤러(1200)의 프로세서부(710)는 호스트(2000)로부터 기입 커맨드, 기입 데이터 및 논리 어드레스를 수신한 때, 상기 리스트를 검색하여 기입 데이터를 저장할 수 있는 저장 공간에 대응하는 물리 어드레스를 논리 어드레스와 맵핑한 후, 상기 물리 어드레스에 대응하는 저장 공간에 기입 데이터를 저장할 수 있다. 이때 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)가 생성되어 메모리 버퍼부(720)에 일시 저장될 수 있고, 메모리 버퍼부(720)에 저장된 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)는 이후 비휘발성 메모리 장치(1100)에 플러쉬(flush) 될 수 있다.
다시 말해 메모리 버퍼부(720)에서는 리드 동작을 위한 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)와 기입 동작시 생성되거나 업데이트 되는 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)가 별도로 관리되고, 이후 메모리 버퍼부(720)에 저장된 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)가 비휘발성 메모리 장치(1100)에 플러쉬 된 후 비휘발성 메모리 장치(1100) 내에서는 두 정보가 하나로 통합되어 관리될 수 있다. 예시로서 메모리 버퍼부(720)에서 별도로 관리되는 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information) 및 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)는 비휘발성 메모리 장치(1100) 내에서는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)의 형태로 통합되어 관리될 수 있다.
프로세서부(710)는 호스트 제어부(Host Control Section; 711), 플래쉬 제어부(Flash Control Section; 712) 및 플래쉬 변환부(Flash Translation Section; 713)를 포함할 수 있다.
호스트 제어부(Host Control Section; 711)는 호스트(2000)와 호스트 인터페이스(740) 및 메모리 버퍼부(720) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(Host Control Section; 711)는 호스트(2000)로부터 입력된 데이터를 호스트 인터페이스(740)를 거쳐 메모리 버퍼부(720)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(Host Control Section; 711)는 메모리 버퍼부(720)에 버퍼링(bufferring)된 데이터를 호스트 인터페이스(740)를 거쳐 호스트(2000)로 출력하는 동작을 제어할 수 있다.
플래쉬 제어부(Flash Control Section; 712)는 기입 동작시 메모리 버퍼부(720)에 버퍼링(bufferring)된 데이터를 비휘발성 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(Flash Control Section; 712)는 리드 동작시 비휘발성 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(720)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다.
플래쉬 변환부(Flash Translation Section; 713)는 데이터 기입 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 또한 플래쉬 변환부(713)는 맵핑된 물리 어드레스를 플래쉬 제어부(Flash Control Section; 712)에 전송할 수 있고, 플래쉬 제어부(Flash Control Section; 712)는 물리 어드레스에 기초하여 데이터를 비휘발성 메모리 장치(1100)에 프로그램 할 수 있다. 또한 플래쉬 변환부(713)는 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 생성하고 메모리 버퍼부(720)에 일시 저장할 수 있고, 이후 플래쉬 제어부(Flash Control Section; 712)는 메모리 버퍼부(720)에 일시 저장된 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)를 비휘발성 메모리 장치(1100)로 플러쉬 할 수 있다.
플래쉬 변환부(Flash Translation Section; 713)는 데이터 리드 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 맵핑된 물리 어드레스(physical address)에 대한 정보, 즉 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 비휘발성 메모리 장치(1100)로부터 리드 하여 메모리 버퍼부(720)에 저장할 수 있고, 메모리 버퍼부(720)에 저장된 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)로부터 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 물리 어드레스(physical address)를 플래쉬 제어부(Flash Control Section; 712)로 전송할 수 있다. 플래쉬 제어부(Flash Control Section; 712)는 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 공간으로부터 데이터를 리드 할 수 있다.
도 3은 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀이 2비트의 데이터를 저장할 때 하나의 물리 페이지(PPG)는 2개의 페이지들(PG)을 포함할 수 있다. 이때 하나의 페이지(PG)는 하나의 논리 페이지(LPG) 데이터를 저장할 수 있다. 하나의 메모리 셀은 데이터에 따라 다수의 문턱 전압들(threshold voltage) 중 어느 하나를 가질 수 있고, 하나의 물리 페이지(PPG)에 포함된 다수의 페이지들(PG)은 문턱 전압(threshold voltage)의 차이로 표현될 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다.
도 5는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 압축하는 방법을 설명하는 도면이다.
도 5를 참조하면, 비휘발성 메모리 장치(1100)는 논리-물리 어드레스 맵핑 정보를 저장할 수 있다. 예시로서 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보는 다수의 원본 맵 슬라이스들(RawMapSlice)로 분할되어 관리될 수 있다. 예시로서 하나의 원본 맵 슬라이스(RawMapSlice)는 2 kilobyte(이하, 2KB) 크기의 데이터 일 수 있다.
메모리 컨트롤러(1200)의 프로세서부(710)는 호스트(2000)로부터 리드 커맨드 및 논리 어드레스를 수신한 경우 논리 어드레스에 대응하는 물리 어드레스를 확인하기 위하여 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보를 리드 하여 메모리 버퍼부(720)에 저장할 수 있다. 이때 메모리 컨트롤러(1200)는 논리-물리 어드레스 맵핑 정보를 상기의 원본 맵 슬라이스(RawMapSlice) 단위로 리드 할 수 있다. 다시 말해 메모리 컨트롤러(1200)의 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 하나의 원본 맵 슬라이스(RawMapSlice)만을 리드할 수 있고, 다수의 원본 맵 슬라이스들(RawMapSlice)을 병렬적으로 리드할 수도 있다.
예시로서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 제1 논리 어드레스를 수신할 수 있다. 이때 상기 제1 논리 어드레스에 대한 논리-물리 어드레스 맵핑 정보가 제1 원본 맵 슬라이스(RawMapSlice-1)에 포함될 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 상기 제1 논리 어드레스에 대응하는 물리 어드레스를 확인하기 위하여 비휘발성 메모리 장치(1100)로부터 제1 논리 어드레스에 대한 논리-물리 어드레스 맵핑 정보를 포함하는 제1 원본 맵 슬라이스(RawMapSlice-1)를 리드하여 메모리 버퍼부(720)에 저장할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 메모리 버퍼부(720)에 저장된 제1 원본 맵 슬라이스(RawMapSlice-1)에서 제1 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간에 저장된 데이터를 리드하여 메모리 버퍼부(720)에 버퍼링 할 수 있다. 그리고 나서 메모리 컨트롤러(1200)의 프로세서부(710)는 메모리 버퍼부(720)에 버퍼링 된 리드 데이터를 호스트 인터페이스(740)를 통해 호스트(2000)로 출력할 수 있다.
그리고 나서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 제2 논리 어드레스를 수신할 수 있다. 이때 상기 제2 논리 어드레스에 대한 논리-물리 어드레스 맵핑 정보가 제2 원본 맵 슬라이스(RawMapSlice-2)에 포함될 수 있다. 프로세서부(710)는 상기 제2 논리 어드레스에 대응하는 물리 어드레스를 확인하기 위하여 비휘발성 메모리 장치(1100)로부터 제2 논리 어드레스에 대한 논리-물리 어드레스 맵핑 정보를 포함하는 제2 원본 맵 슬라이스(RawMapSlice-2)를 리드하여 메모리 버퍼부(720)에 저장할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 메모리 버퍼부(720)에 저장된 제2 원본 맵 슬라이스(RawMapSlice-2)에서 제2 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간에 저장된 데이터를 리드하여 메모리 버퍼부(720)에 버퍼링 할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 메모리 버퍼부(720)에 버퍼링 된 리드 데이터를 호스트(2000)로 출력할 수 있다.
그리고 나서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 제3 논리 어드레스를 수신할 수 있다. 이때 상기 제3 논리 어드레스에 대한 어드레스 맵핑 정보가 제3 원본 맵 슬라이스(RawMapSlice-3)에 포함될 수 있다. 메모리 컨트롤러(1200)는 상기 제3 논리 어드레스에 대응하는 물리 어드레스를 확인하기 위하여 비휘발성 메모리 장치(1100)로부터 제3 논리 어드레스에 대한 어드레스 맵핑 정보를 포함하는 제3 원본 맵 슬라이스(RawMapSlice-3)를 리드하여 메모리 버퍼부(720)에 저장할 수 있다. 예시로서 이때 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 4KB의 메모리 공간을 할당한 경우 비휘발성 메모리 장치(1100)로부터 리드된 제3 원본 맵 슬라이스(RawMapSlice-3)는 메모리 버퍼부(720)의 제1 원본 맵 슬라이스(RawMapSlice-1) 또는 제2 원본 맵 슬라이스(RawMapSlice-2)가 저장된 공간에 오버-라이트(over-wirte) 되거나, 제1 원본 맵 슬라이스(RawMapSlice-1) 또는 제2 원본 맵 슬라이스(RawMapSlice-2) 둘 중 하나가 삭제되고 해당 메모리 공간에 제3 원본 맵 슬라이스(RawMapSlice-3)가 저장될 수 있다.
다른 예시로서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 8KB의 메모리 공간을 할당한 경우 메모리 컨트롤러(1200)는 메모리 버퍼부(720)에 저장된 제1 내지 제2 원본 맵 슬라이스(RawMapSlice-1, RawMapSlice-2)을 삭제하지 않고 메모리 버퍼부(720)에 제3 원본 맵 슬라이스(RawMapSlice-3)를 추가로 저장할 수 있다. 이후 메모리 컨트롤러(1200)는 메모리 버퍼부(720)에 저장된 제3 원본 맵 슬라이스(RawMapSlice-3)에 기초하여 리드 커맨드에 대응하는 리드 동작을 완료할 수 있다.
그리고 나서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 제4 논리 어드레스를 수신할 수 있다. 이때 상기 제4 논리 어드레스에 대한 어드레스 맵핑 정보가 제1 원본 맵 슬라이스(RawMapSlice-1)에 포함될 수 있다. 상술한 예시에서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 4KB의 메모리 공간을 할당한 경우 메모리 버퍼부(720)에는 제1 원본 맵 슬라이스(RawMapSlice-1)가 저장되어 있지 않을 수 있고, 이러한 경우 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)로부터 제1 원본 맵 슬라이스(RawMapSlice-1)를 다시 리드하여 메모리 버퍼부(720)에 저장할 수 있다.
상술한 다른 예시에서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 8KB의 메모리 공간을 할당한 경우, 메모리 버퍼부(720)에는 제1 원본 맵 슬라이스(RawMapSlice-1)가 여전히 저장되어 있을 수 있고, 이러한 경우 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)로부터 제1 원본 맵 슬라이스(RawMapSlice-1)를 다시 리드 하지 않을 수 있다. 이 경우 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)로부터 제1 원본 맵 슬라이스(RawMapSlice-1)를 다시 리드 하는 경우 대비 리드 성능이 더 우수할 수 있다.
상술한 바와 같이 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 큰 메모리 공간을 할당한 경우는 작은 메모리 공간을 할당한 경우 대비 비휘발성 메모리 장치(1100)로부터 논리-물리 어드레스 맵핑 정보를 리드 하는 동작이 덜 발생할 수 있고, 그 결과 메모리 시스템(1000)의 리드 성능이 더 우수할 수 있다. 그러나 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 할당할 수 있는 메모리 공간의 크기는 제한되어 있기 때문에 이를 극복할 수 있는 기술이 요구될 수 있다.
메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)로부터 논리-물리 어드레스 맵핑 정보를 리드 한 후 메모리 버퍼부(720)에 저장하기 전 논리-물리 어드레스 맵핑 정보를 압축하여 그 크기를 감소시킬 수 있다. 이때 원본 맵 슬라이스(RawMapSlice)의 데이터 특성에 따라 데이터 압축율(Data Compression Rate)이 상이할 수 있다. 예시로서 메모리 컨트롤러(1200)는 원본 맵 슬라이스(RawMapSlice)를 압축할 때 나타나는 다양한 압축율들을 다수의 등급들(Class)로 분류하여 관리할 수 있다.
예시로서 제1 원본 맵 슬라이스(RawMapSlice-1)는 256 byte(이하, 256B) 이하로 압축되어 제1 압축 맵 슬라이스(Comp.MapSlice-1)가 생성될 수 있다. 메모리 컨트롤러(1200)는 압축 맵 슬라이스(Comp.MapSlice)의 크기가 0B 보다 크고 256B 이하인 경우 제1 압축 등급(CompressionClass-1)으로 지정하여 관리할 수 있다. 다시 말해 메모리 버퍼부(720)는 제1 압축 등급(CompressionClass-1)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 대해 256B의 메모리 공간을 할당할 수 있다.
또한 예시로서 제2 원본 맵 슬라이스(RawMapSlice-2)는 256B 초과 512 byte(이하, 512B) 이하로 압축되어 제2 압축 맵 슬라이스(Comp.MapSlice-2)가 생성될 수 있다. 메모리 컨트롤러(1200)는 압축 맵 슬라이스(Comp.MapSlice)의 크기가 245B 보다 크고 512B 이하인 경우 제2 압축 등급(CompressionClass-2)으로 지정하여 관리할 수 있다. 다시 말해 메모리 버퍼부(720)는 제2 압축 등급(CompressionClass-2)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 대해 512B의 메모리 공간을 할당할 수 있다.
또한 예시로서 제3 원본 맵 슬라이스(RawMapSlice-3)는 512B 초과 1 kilobyte(이하, 1KB) 이하로 압축되어 제3 압축 맵 슬라이스(Comp.MapSlice-3)가 생성될 수 있다. 메모리 컨트롤러(1200)는 압축 맵 슬라이스(Comp.MapSlice)의 크기가 512B 보다 크고 1KB 이하인 경우 제3 압축 등급(CompressionClass-3)으로 지정하여 관리할 수 있다. 다시 말해 메모리 버퍼부(720)는 제3 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 대해 1KB의 메모리 공간을 할당할 수 있다.
또한 예시로서 제4 원본 맵 슬라이스(RawMapSlice-4)는 1KB 초과 2 kilobyte(이하, 2KB) 이하로 압축되어 제4 압축 맵 슬라이스(Comp.MapSlice-4)가 생성될 수 있다. 메모리 컨트롤러(1200)는 압축 맵 슬라이스(Comp.MapSlice)의 크기가 1KB 보다 크고 2KB 이하인 경우 제4 압축 등급(CompressionClass-4)으로 지정하여 관리할 수 있다. 다시 말해 메모리 버퍼부(720)는 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 대해 2KB의 메모리 공간을 할당할 수 있다.
상술한 바와 같이 메모리 버퍼부(720)는 압축 맵 슬라이스(Comp.MapSlice) 저장을 위해 압축 등급에 대응하는 메모리 공간을 할당할 수 있다.
예시로서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 전체 2KB의 메모리 공간을 할당한 경우, 메모리 버퍼부(720)는 제1 압축 등급(CompressionClass-1)을 가지는 8개의 압축 맵 슬라이스들(Comp.MapSlice)을 저장할 수 있다. 다른 예시로서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 전체 2KB의 메모리 공간을 할당한 경우, 메모리 버퍼부(720)는 제1 압축 등급(CompressionClass-1)을 가지는 2개의 압축 맵 슬라이스들(Comp.MapSlice), 제2 압축 등급(CompressionClass-1)을 가지는 1개의 압축 맵 슬라이스(Comp.MapSlice) 및 제3 압축 등급(CompressionClass-3)을 가지는 1개의 압축 맵 슬라이스(Comp.MapSlice)를 저장할 수 있다.
도 6은 압축 등급 기술 테이블(Compression Class Description Table)을 설명하기 위한 도면이다. 또한 도 7은 압축 맵 슬라이스(Comp.MapSlice)를 저장하는 맵핑 엔트리(Mapping Entry)를 설명하기 위한 도면이다.
도 6 내지 도 7을 참조하면, 메모리 컨트롤러(1200)의 프로세서부(710)는 메모리 버퍼부(720)에 압축 등급 기술 테이블(Compression Class Description Table)을 저장하고 관리할 수 있다.
예시로서 메모리 버퍼부(720)가 논리-물리 어드레스 맵핑 정보 저장을 위해 8KB의 메모리 공간을 할당할 수 있다. 이때 메모리 버퍼부(720)는 8KB의 메모리 공간을 2KB 단위로 분할하여 관리할 수 있다. 이때 각각의 2KB 메모리 공간을 맵핑 엔트리(Mapping Entry)라고 부를 수 있다. 도 5를 통해 설명한 예시와 같이 하나의 원본 맵 슬라이스(RawMapSlice)가 2KB의 크기를 가지고 있는 경우 메모리 버퍼부(720)의 하나의 맵핑 엔트리(Mapping Entry)에 제1 압축 등급(CompressionClass-1)을 가지는 8개의 압축 맵 슬라이스들(Comp.MapSlice)가 저장되거나, 또는 제1 압축 등급(CompressionClass-1)을 가지는 2개의 압축 맵 슬라이스들(Comp.MapSlice), 제2 압축 등급(CompressionClass-1)을 가지는 1개의 압축 맵 슬라이스(Comp.MapSlice) 및 제3 압축 등급(CompressionClass-3)을 가지는 1개의 압축 맵 슬라이스(Comp.MapSlice)을 저장할 수 있다. 또한 제4 압축 등급(CompressionClass-4)을 가지는 1개의 압축 맵 슬라이스(Comp.MapSlice)가 저장될 수 있다.
예시로서 메모리 버퍼부(720)는 압축 맵 슬라이스(Comp.MapSlice)를 저장하기 위하여 8KB의 메모리 공간, 즉 제1 내지 제4 맵핑 엔트리들(Mapping Entry_1 ~ Mapping Entry_4)을 포함할 수 있다. 즉 제1 내지 제4 맵핑 엔트리들(Mapping Entry_1 ~ Mapping Entry_4)은 각각 2KB의 메모리 공간을 가질 수 있다. 메모리 컨트롤러(1200)는 이를 관리하기 위하여 압축 등급 기술 테이블(Compression Class Description Table)을 생성하고 관리할 수 있다. 압축 등급 기술 테이블(Compression Class Description Table)은 예시로서 제1 내지 제4 클래스 엔트리들(Class Entry-1 ~ Class Entry-4)을 포함할 수 있고, 각각의 클래스 엔트리(Class Entry)는 메모리 버퍼부(720) 내 압축 맵 슬라이스(Comp.MapSlice)를 저장하기 위해 할당된 제1 내지 제4 맵핑 엔트리(Mapping Entry_1 ~ Mapping Entry_4) 중 어느 하나에 대한 정보를 포함할 수 있다.
예시로서 비휘발성 메모리 장치(1100)에 저장된 2KB 크기의 원본 맵 슬라이스(RawMapSlice)가 제4 압축 등급(CompressionClass-4)으로 압축되어 메모리 버퍼부(720)의 제1 맵핑 엔트리(Mapping Entry_1)에 저장될 수 있다. 다시 말해 메모리 버퍼부(720)에 할당된 8KB 메모리 공간 중 첫번째 2KB 메모리 공간인 제1 맵핑 엔트리(Mapping Entry_1)에 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)가 저장될 수 있다.
이 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 제1 클래스 엔트리(Class Entry-1)를 생성할 수 있다. 다시 말해 제1 클래스 엔트리(Class Entry-1)는 메모리 버퍼부(720)에 압축 맵 슬라이스(Comp.MapSlice) 저장을 위해 할당된 첫번째 2KB 메모리 공간, 즉 제1 맵핑 엔트리(Mapping Entry_1)에 대한 정보를 저장할 수 있다. 제1 클래스 엔트리(Class Entry-1)는 제1 엔트리 비트 맵(EntryBitMap_1)과 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 대한 제1 클래스 코드(Class Code<1>) 및 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>)를 포함할 수 있다.
즉 제1 엔트리 비트 맵(EntryBitMap_1)은 제1 맵핑 엔트리(Mapping Entry_1)에 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 하나가 저장되어 있음을 가리키는 정보일 수 있다. 제1 클래스 엔트리(Class Entry-1)의 제1 클래스 코드(Class Code<1>)는 제1 맵핑 엔트리(Mapping Entry_1)에 저장된 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제4 압축 등급(CompressionClass-4)임을 가리키는 정보일 수 있다. 그리고 제1 클래스 엔트리(Class Entry-1)의 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>)는 제1 맵핑 엔트리(Mapping Entry_1)에 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다.
다른 예시로서 비휘발성 메모리 장치(1100)에 저장된 2KB 크기의 원본 맵 슬라이스(RawMapSlice) 2개가 제3 압축 등급(CompressionClass-3)으로 압축되어 메모리 버퍼부(720)의 제2 맵핑 엔트리(Mapping Entry_2)에 저장될 수 있다. 다시 말해 메모리 버퍼부(720)에 할당된 8KB 메모리 공간 중 두번째 2KB 메모리 공간인 제2 맵핑 엔트리(Mapping Entry_2)에 제3 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 2개가 저장될 수 있다.
이 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 제2 클래스 엔트리(Class Entry-2)를 생성할 수 있다. 다시 말해 제2 클래스 엔트리(Class Entry-2)는 메모리 버퍼부(720)에 압축 맵 슬라이스(Comp.MapSlice) 저장을 위해 할당된 두번째 2KB 메모리 공간, 즉 제2 맵핑 엔트리(Mapping Entry_2)에 대한 정보를 저장할 수 있다. 제2 클래스 엔트리(Class Entry-2)는 제2 엔트리 비트 맵(EntryBitMap_2)과 제3 압축 등급(CompressionClass-3)으로 압축된 첫번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제1 클래스 코드(Class Code<1>) 및 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>), 그리고 제3 압축 등급(CompressionClass-3)으로 압축된 두번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제2 클래스 코드(Class Code<2>) 및 제2 시작 논리 어드레스(Start Logical Address, StartLA<2>)를 포함할 수 있다.
즉 제2 엔트리 비트 맵(EntryBitMap_2)은 제2 맵핑 엔트리(Mapping Entry_2)에 제3 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 2개가 저장되어 있음을 가리키는 정보일 수 있다. 또한 제2 클래스 엔트리(Class Entry-2)의 제1 클래스 코드(Class Code<1>)는 제2 맵핑 엔트리(Mapping Entry_2)에 저장된 첫번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제3 압축 등급(CompressionClass-3)임을 가리키고, 제2 클래스 코드(Class Code<2>)는 제2 맵핑 엔트리(Mapping Entry_2)에 저장된 두번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제3 압축 등급(CompressionClass-3)임을 가리키는 정보일 수 있다. 그리고 제2 엔트리 비트 맵(EntryBitMap_2)의 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>)는 제2 맵핑 엔트리(Mapping Entry_2)에 저장된 제3 압축 등급(CompressionClass-3)으로 압축된 첫번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함하고, 제2 시작 논리 어드레스(Start Logical Address, StartLA<2>)는 제2 맵핑 엔트리(Mapping Entry_2)에 저장된 제3 압축 등급(CompressionClass-3)으로 압축된 두번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함 할 수 있다.
다른 예시로서 비휘발성 메모리 장치(1100)에 저장된 2KB 크기의 원본 맵 슬라이스(RawMapSlice) 8개가 제1 압축 등급(CompressionClass-1)으로 압축되어 메모리 버퍼부(720)의 제3 맵핑 엔트리(Mapping Entry_3)에 저장될 수 있다. 다시 말해 메모리 버퍼부(720)에 할당된 8KB 메모리 공간 중 세번째 2KB 메모리 공간, 즉 제3 맵핑 엔트리(Mapping Entry_3)에 제1 압축 등급(CompressionClass-1)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 8개가 저장될 수 있다.
이 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 제3 클래스 엔트리(Class Entry-3)를 생성할 수 있다. 다시 말해 제3 클래스 엔트리(Class Entry-3)는 제3 엔트리 비트 맵(EntryBitMap_3)과 제1 압축 등급(CompressionClass-1)으로 압축된 8개의 압축 맵 슬라이스들(Comp.MapSlice)에 대한 제1 내지 제8 클래스 코드들(Class Code<1> ~ Class Code<8>) 및 제1 내지 제8 시작 논리 어드레스들(StartLA<1> ~ StartLA<8>)을 포함할 수 있다.
즉 제3 엔트리 비트 맵(EntryBitMap_3)은 제3 맵핑 엔트리(Mapping Entry_3)에 제1 압축 등급(CompressionClass-1)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 8개가 저장되어 있음을 가리키는 정보일 수 있다. 또한 제3 클래스 엔트리(Class Entry-3)의 제1 내지 제8 클래스 코드(Class Code<1> ~ Class Code<8>)는 각각 제3 맵핑 엔트리(Mapping Entry_3)에 저장된 첫번째 내지 8번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 각각 제1 압축 등급(CompressionClass-1)임을 가리키는 정보일 수 있다. 그리고 제2 엔트리 비트 맵(EntryBitMap_2)의 제1 내지 제8 시작 논리 어드레스(StartLA<1> ~ StartLA<8>는 제3 맵핑 엔트리(Mapping Entry_3)에 저장된 제1 압축 등급(CompressionClass-3)으로 압축된 8개의 압축 맵 슬라이스들(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다.
다른 예시로서 비휘발성 메모리 장치(1100)에 저장된 2KB 크기의 원본 맵 슬라이스(RawMapSlice) 4개 중 2개가 제1 압축 등급(CompressionClass-1)으로 압축되고 그 중 1개가 제3 압축 등급(CompressionClass-3)으로 압축되고, 나머지 하나가 제4 압축 등급(CompressionClass-4)으로 압축되어 메모리 버퍼부(720)의 제4 맵핑 엔트리(Mapping Entry_4)에 저장될 수 있다. 다시 말해 메모리 버퍼부(720)에 할당된 8KB 메모리 공간 중 네번째 2KB 메모리 공간인 제4 맵핑 엔트리(Mapping Entry_4)에 제1 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 2개, 제3 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 1개 및 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 1개가 저장될 수 있다.
이 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 제4 클래스 엔트리(Class Entry-4)를 생성할 수 있다. 다시 말해 제4 클래스 엔트리(Class Entry-4)는 메모리 버퍼부(720)에 압축 맵 슬라이스(Comp.MapSlice) 저장을 위해 할당된 네번째 2KB 메모리 공간, 즉 제4 맵핑 엔트리(Mapping Entry_4)에 대한 정보를 저장할 수 있다. 제4 클래스 엔트리(Class Entry-4)는 제4 엔트리 비트 맵(EntryBitMap_4)과 제1 압축 등급(CompressionClass-1)으로 압축된 첫번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제1 클래스 코드(Class Code<1>) 및 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>), 제1 압축 등급(CompressionClass-1)으로 압축된 두번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제2 클래스 코드(Class Code<2>) 및 제2 시작 논리 어드레스(Start Logical Address, StartLA<2>), 그리고 제3 압축 등급(CompressionClass-3)으로 압축된 세번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제3 클래스 코드(Class Code<3>) 및 제3 시작 논리 어드레스(Start Logical Address, StartLA<3>) 및 제4 압축 등급(CompressionClass-4)으로 압축된 네번째 압축 맵 슬라이스(Comp.MapSlice)에 대한 제4 클래스 코드(Class Code<4>) 및 제4 시작 논리 어드레스(Start Logical Address, StartLA<4>) 를 포함할 수 있다.
즉 제4 엔트리 비트 맵(EntryBitMap_4)은 제4 맵핑 엔트리(Mapping Entry_4)에 제1 압축 등급(CompressionClass-1)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 2개, 제3 압축 등급(CompressionClass-3)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 1개 및 제4 압축 등급(CompressionClass-4)으로 압축된 압축 맵 슬라이스(Comp.MapSlice) 1개가 저장되어 있음을 가리키는 정보일 수 있다. 또한 제4 엔트리 비트 맵(EntryBitMap_4) 상기 4개의 압축 맵 슬라이스(Comp.MapSlice)들이 저장된 순서에 대한 정보를 더 포함할 수 있다.
제4 클래스 엔트리(Class Entry-4)의 제1 클래스 코드(Class Code<1>)는 첫번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제1 압축 등급(CompressionClass-1)임을 가리키고, 제1 시작 논리 어드레스(Start Logical Address, StartLA<1>)는 제1 압축 등급(CompressionClass-1)으로 압축된 첫번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다. 또한 제4 클래스 엔트리(Class Entry-4)의 제2 클래스 코드(Class Code<2>)는 두번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제1 압축 등급(CompressionClass-1)임을 가리키고, 제2 시작 논리 어드레스(Start Logical Address, StartLA<2>)는 제1 압축 등급(CompressionClass-1)으로 압축된 두번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다.
제4 클래스 엔트리(Class Entry-4)의 제3 클래스 코드(Class Code<3>)는 세번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제3 압축 등급(CompressionClass-3)임을 가리키는 정보일 수 있다. 그리고 제4 엔트리 비트 맵(EntryBitMap_4)의 제3 시작 논리 어드레스(Start Logical Address, StartLA<3>)는 제3 압축 등급(CompressionClass-3)으로 압축된 세번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다. 또한 제4 클래스 엔트리(Class Entry-4)의 제4 클래스 코드(Class Code<4>)는 네번째 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)이 제4 압축 등급(CompressionClass-4)임을 가리키는 정보일 수 있다. 그리고 제4 엔트리 비트 맵(EntryBitMap_4)의 제4 시작 논리 어드레스(Start Logical Address, StartLA<4>)는 제4 압축 등급(CompressionClass-4)으로 압축된 네번째 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보의 시작 논리 어드레스 정보를 포함할 수 있다.
예시로서 압축 등급 기술 테이블(Compression Class Description Table)은 메모리 버퍼부(720)에 저장될 수 있고, 파워 온 시 초기화 될 수 있다. 또한 압축 등급 기술 테이블(Compression Class Description Table)은 메모리 컨트롤러(1200)가 비휘발성 메모리 장치(1100)에 저장된 원본 맵 슬라이스(RawMapSlice)를 리드 하고 이를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성한 후 메모리 버퍼부(720)에 저장할 때 업데이트 될 수 있다.
예시로서 제1 내지 제2 맵핑 엔트리들(Mapping Entry-1 ~ Mapping Entry-1)은 모두 채워진 상태이고, 제3 맵핑 엔트리(Mapping Entry-3)에 제1 압축 등급(CompressionClass-1)을 가지는 5개의 압축 맵 슬라이스(Comp.MapSlice)가 저장되고, 제4 맵핑 엔트리(Mapping Entry-4)에 제1 압축 등급(CompressionClass-1)을 가지는 2개의 압축 맵 슬라이스(Comp.MapSlice) 및 제4 압축 등급(CompressionClass-4)을 가지는 하나의 압축 맵 슬라이스(Comp.MapSlice)가 저장될 수 있고, 이에 대한 정보가 압축 등급 기술 테이블(Compression Class Description Table)에 포함될 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)가 비휘발성 메모리 장치(1100)에 저장된 원본 맵 슬라이스(RawMapSlice)를 리드 하고 이를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성한 후 메모리 버퍼부(720)에 저장할 때 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 압축 맵 슬라이스(Comp.MapSlice)를 어디에 저장할지를 결정할 수 있다.
예시로서 새롭게 저장할 압축 맵 슬라이스(Comp.MapSlice)가 제3 압축 등급(CompressionClass-3)을 가지는 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 제3 압축 등급(CompressionClass-3)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 제4 맵핑 엔트리(Mapping Entry-4)에 저장하고, 그 결과를 압축 등급 기술 테이블(Compression Class Description Table)에 업데이트 할 수 있다.
다른 예시로서 새롭게 저장할 압축 맵 슬라이스(Comp.MapSlice)가 제1 압축 등급(CompressionClass-1)을 가지는 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 제1 압축 등급(CompressionClass-1)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 제3 맵핑 엔트리(Mapping Entry-3) 또는 제4 맵핑 엔트리(Mapping Entry-4)에 저장하고, 그 결과를 압축 등급 기술 테이블(Compression Class Description Table)에 업데이트 할 수 있다.
또 다른 예시로서 새롭게 저장할 압축 맵 슬라이스(Comp.MapSlice)가 제4 압축 등급(CompressionClass-4)을 가지는 경우 메모리 컨트롤러(1200)는 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 제1 내지 제4 맵핑 엔트리(Mapping Entry-1 ~ Mapping Entry-4)에 저장된 압축 맵 슬라이스(Comp.MapSlice) 일부를 삭제한 후 해당 메모리 공간에 제4 압축 등급(CompressionClass-4)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 저장하고, 그 결과를 압축 등급 기술 테이블(Compression Class Description Table)에 업데이트 할 수 있다.
상술한 예시를 통해 설명한 바와 같이 압축 맵 슬라이스(Comp.MapSlice)의 저장을 위해 할당되는 맵핑 엔트리(Mapping Entry) 내 메모리 공간은 압축 맵 슬라이스(Comp.MapSlice)의 압축 등급(CompressionClass)에 대응하는 크기를 가질 수 있다. 예시로서 제1 압축 등급(CompressionClass-1)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 위해 맵핑 엔트리(Mapping Entry) 내 256B의 크기를 가지는 메모리 공간이 할당되고, 제2 압축 등급(CompressionClass-2)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 위해 맵핑 엔트리(Mapping Entry) 내 512B의 크기를 가지는 메모리 공간이 할당되고, 제2 압축 등급(CompressionClass-3)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 위해 맵핑 엔트리(Mapping Entry) 내 1KB의 크기를 가지는 메모리 공간이 할당되고, 제4 압축 등급(CompressionClass-4)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 위해 맵핑 엔트리(Mapping Entry) 내 2KB의 크기를 가지는 메모리 공간이 할당될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(1200)는 도 2를 통해 설명한 예시 대비 논리-물리 어드레스 맵핑 정보 압축부(Logical-to-physical Address Mapping Information Compressor; 770)를 더 포함할 수 있다. 또한 논리-물리 어드레스 맵핑 정보 압축부(Logical-to-physical Address Mapping Information Compressor; 770)는 압축 실행부(Compression Section; 771), 압축 해제부(De-compression Section; 772) 및 압축 등급 기술 테이블 관리부(Compression Class Description Table Management Section; 773)를 포함할 수 있다.
압축 실행부(Compression Section; 771)는 비휘발성 메모리 장치(1100)로부터 리드된 원본 맵 슬라이스(RawMapSlice)를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성할 수 있다. 이때 원본 맵 슬라이스(RawMapSlice)의 데이터 구성에 따라 압축율이 상이할 수 있고, 그 결과 압축 맵 슬라이스(Comp.MapSlice)의 데이터 크기가 상이할 수 있다.
도 5 내지 도 7을 통해 설명한 바와 같이 상기의 압축율은 등급화 되어 다수의 압축 등급들(CompressionClass)의 형태로 압축 등급 기술 테이블(Compression Class Description Table)에 저장될 수 있다. 이때 압축 등급 기술 테이블 관리부(Compression Class Description Table Management Section; 773)가 압축 맵 슬라이스(Comp.MapSlice)의 데이터 크기에 따라 압축 등급(CompressionClass)을 생성하고 이를 압축 등급 기술 테이블(Compression Class Description Table Management Section)에 저장하는 동작을 수행할 수 있다. 다시 말해 압축 등급 기술 테이블 관리부(Compression Class Description Table Management Section; 773)는 압축 등급 기술 테이블(Compression Class Description Table)을 생성하여 저장하고, 또한 업데이트 하는 동작을 수행할 수 있다.
압축 해제부(De-compression Section; 772)는 메모리 버퍼부(720)에 저장된 압축 맵 슬라이스(Comp.MapSlice)에 대해 압축을 해제하는 동작을 수행할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 논리 어드레스를 수신할 수 있다. 이때 메모리 컨트롤러(1200)의 프로세서부(710)는 논리 어드레스에 대응하는 물리 어드레스를 확인하기 위하여 압축 해제부(De-compression Section; 772)를 통해 메모리 버퍼부(720)에 저장된 압축 맵 슬라이스(Comp.MapSlice)에 대해 압축을 해제할 수 있다.
메모리 컨트롤러(1200)의 프로세서부(710)는 메모리 버퍼부(720)에 저장된 압축 맵 슬라이스(Comp.MapSlice)를 압축 해제부(De-compression Section; 772)를 통해 압축 해제한 후 비휘발성 메모리 장치(1100)에 저장할 수 있다.
도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 9를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드 및 논리 어드레스를 수신할 수 있다(S901). 메모리 컨트롤러(1200)의 프로세서부(710)는 압축 등급 기술 테이블(Compression Class Description Table) 검색을 통해 캐시 히트(Cache Hit) 여부를 확인할 수 있다(S902). 이때 캐시 히트란 호스트(2000)로부터 입력된 논리 어드레스에 대응하는 물리 어드레스에 대한 논리-물리 어드레스 맵핑 정보가 메모리 버퍼부(720)에 저장되어 있는 경우를 의미할 수 있다.
만일 캐시 히트가 아닌 경우(단계 S903의 ‘아니오’에 해당), 프로세서부(710)는 비휘발성 메모리 장치(1100)에 저장된 논리 어드레스에 대응하는 하나 이상의 원본 맵 슬라이스(RawMapSlice)를 포함하는 논리-물리 어드레스 맵핑 정보를 리드할 수 있다(S904).
단계 S904 후 프로세서부(710)는 압축 실행부(771)를 이용하여 비휘발성 메모리 장치(1100)로부터 리드된 원본 맵 슬라이스(RawMapSlice)를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성할 수 있다(S905).
단계 S905 후 프로세서부(710)는 압축 등급 기술 테이블(Compression Class Description Table)을 검색하여 압축 맵 슬라이스(Comp.MapSlice)가 저장될 맵핑 엔트리(Mapping Entry)를 할당할 수 있다(S906). 단계 S906은 압축 등급 기술 테이블(Compression Class Description Table)을 검색하여 맵핑 엔트리들(Mapping Entry)의 여유 메모리 공간을 확인하는 단계를 더 포함할 수 있다. 여유 메모리 공간이란 압축 맵 슬라이스(Comp.MapSlice)를 추가적으로 저장할 수 있는 메모리 공간을 의미한다.
단계 S906 후 프로세서부(710)는 압축 맵 슬라이스(Comp.MapSlice)를 할당 받은 맵핑 엔트리(Mapping Entry)에 저장할 수 있다(S907). 또한 프로세서부(710)는 압축 맵 슬라이스(Comp.MapSlice)에 대한 클래스 코드(Class Code) 및 시작 논리 어드레스(Start LA), 그리고 압축 맵 슬라이스(Comp.MapSlice)가 저장된 맵핑 엔트리(Mapping Entry)에 대한 엔트리 비트 맵(EntryBitMap)을 압축 등급 기술 테이블(Compression Class Description Table)에 업데이트 할 수 있다(S908).
단계 S908 후 프로세서부(710)는 압축 해제부(772)를 이용하여 맵핑 엔트리(Mapping Entry)에 저장된 압축 맵 슬라이스(Comp.MapSlice)에 대해 압축 해제를 수행할 수 있다(S909). 또한 프로세서부(710)는 상기 압축 해제된 압축 맵 슬라이스(Comp.MapSlice)에 포함된 논리-물리 어드레스 맵핑 정보에 기초하여 논리 어드레스에 대응하는 물리 어드레스를 확인할 수 있다(S910).
단계 S910 후 프로세서부(710)는 상기 물리 어드레스에 기초하여 비휘발성 메모리 장치(1100)에 저장된 데이터를 리드할 수 있다(S911). 또한 프로세서부(710)는 리드 된 데이터를 메모리 버퍼부(720)에 일시 저장할 수 있다(단계 S912).
단계 S912 후 프로세서부(710)는 호스트 인터페이스(740)를 통해 리드된 데이터를 호스트(2000)로 출력할 수 있다(S913).
만일 캐시 히트인 경우(단계 S903의 ‘예’에 해당), 바로 단계 S909가 수행될 수 있다. 다시 말해 프로세서부(710)는 호스트(2000)로부터 수신한 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보를 맵핑 엔트리(Mapping Entry)에서 바로 확인할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 버퍼부를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 버퍼부(720)는 논리-물리 어드레스 맵핑 정보 저장부(logical-to-physical address mapping information storing section; 721), 물리-논리 어드레스 맵핑 정보 저장부(physical-to-logical address mapping information storing section; 722) 및 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 상기 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 포함하는 원본 맵 슬라이스(RawMapSlice)를 리드한 후 이를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성하여 메모리 버퍼부(720)의 논리-물리 어드레스 맵핑 정보 저장부(721)에 저장할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 논리-물리 어드레스 맵핑 정보 저장부(721)에 저장된 압축 맵 슬라이스(Comp.MapSlice)를 압축 해제 한 후 이를 통해 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
다른 예시로서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)의 프로세서부(710)는 리드 커맨드(read command)에 응답하여 논리-물리 어드레스 맵핑 정보 저장부(721)에 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보가 저장되어 있는지 여부를 확인할 수 있고, 만일 논리-물리 어드레스 맵핑 정보 저장부(721)에 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보가 저장되어 있는 경우 해당 압축 맵 슬라이스(Comp.MapSlice)를 압축 해제 한 후 이를 통해 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 또한 메모리 컨트롤러(1200)의 물리-논리 어드레스 맵핑 정보 저장부(722)는 논리 어드레스가 맵핑 되지 않은 물리 어드레스에 대한 정보, 즉 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 포함할 수 있다. 이때 프리 블록(free block) 또는 프리 페이지(free page)는 새로운 데이터가 기입될 수 있는 메모리 블록(110) 또는 페이지(Page)를 가리킬 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 기입 데이터를 메모리 버퍼부(720)에 버퍼링 할 수 있다.
이러한 경우 메모리 컨트롤러(1200)의 프로세서부(710)는 호스트(2000)로부터 수신한 기입 커맨드에 응답하여 물리-논리 어드레스 맵핑 정보 저장부(722)에 저장된 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 확인하여 논리 어드레스에 물리 어드레스를 맵핑할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 상기 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간에 메모리 버퍼부(720)에 버퍼링 된 기입 데이터를 프로그램 할 수 있다. 상술한 논리 어드레스와 물리 어드레스 간의 맵핑 정보, 즉 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)는 물리-논리 어드레스 맵핑 정보 저장부(722)에 일시 저장된 후 비휘발성 메모리 장치(1100)내 메모리 블록(110)에 플러쉬(flush) 될 수 있다.
프로세서부(710)는 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)에 도 6을 통해 설명한 압축 등급 기술 테이블(Compression Class Description Table)을 저장하고 관리할 수 있다. 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)에 저장된 압축 등급 기술 테이블(Compression Class Description Table)은 메모리 컨트롤러(1200)가 파워 온 된 때 초기화 될 수 있다.
프로세서부(710)가 비휘발성 메모리 장치(1100)에 저장된 원본 맵 슬라이스(RawMapSlice)를 리드 하고 이를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성한 후 논리-물리 어드레스 맵핑 정보 저장부(logical-to-physical address mapping information storing section; 721)에 저장할 때 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)에 저장된 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 압축 맵 슬라이스(Comp.MapSlice)를 어디에 저장할지를 결정할 수 있다.
예시로서 새롭게 저장할 압축 맵 슬라이스(Comp.MapSlice)가 제3 압축 등급(CompressionClass-3)을 가지는 경우 프로세서부(710)는 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)에 저장된 압축 등급 기술 테이블(Compression Class Description Table)에 기초하여 제3 압축 등급(CompressionClass-3)을 가지는 압축 맵 슬라이스(Comp.MapSlice)를 제4 맵핑 엔트리(Mapping Entry-4)에 저장하고, 그 결과에 기초하여 압축 등급 기술 테이블 저장부(Compression Class Description Table Storing Section; 723)에 저장된 압축 등급 기술 테이블(Compression Class Description Table)을 업데이트 할 수 있다.
도 11은 본 발명의 실시예에 따른 기입 동작을 설명하기 위한 흐름도이다.
도 11을 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 커맨드, 기입 데이터 및 논리 어드레스를 수신할 수 있다(S1101). 또한 프로세서부(710)는 기입 데이터를 메모리 버퍼부(720)에 일시 저장할 수 있다(S1102).
프로세서부(710)는 물리-논리 어드레스 맵핑 정보 저장부(722)를 검색하여 맵핑 가능한 물리 어드레스를 할당 받을 수 있다(S1103). 이때 맵핑 가능한 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간은 기입 데이터를 프로그램 할 수 있는 프리 블록 또는 프리 페이지 일 수 있다. 다시 말해 맵핑 가능한 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간은 소거 상태일 수 있다.
그리고 나서 프로세서부(710)는 논리 어드레스에 할당 받은 물리 어드레스를 맵핑할 수 있다(S1104).
단계 S1104 후 프로세서부(710)는 상기 물리 어드레스에 기초하여 비휘발성 메모리 장치에 메모리 버퍼부(720)에 일시 저장된 기입 데이터를 프로그램 할 수 있다(S1105). 또한 프로세서부(710)는 상기 논리 어드레스와 물리 어드레스 간의 맵핑 정보, 즉 물리-논리 어드레스 맵핑 정보를 메모리 버퍼부(720)의 물리-논리 어드레스 맵핑 정보 저장부(722)에 저장할 수 있다(S1106). 단계 S1105는 단계 S1106 대비 먼저 수행될 수도 있고 뒤에 수행될 수도 있다. 또한 단계 S1105과 단계 S1106는 병렬적으로 수행될 수 있다. 또한 단계 S1106 동안 프로세서부(710)는 상기 논리 어드레스와 물리 어드레스 간의 맵핑 정보, 즉 물리-논리 어드레스 맵핑 정보에 기초하여 메모리 버퍼부(720)에 저장된 기존의 물리-논리 어드레스 맵핑 정보를 업데이트 할 수 있다
프로세서부(710)는 일정한 조건이 만족된 때 메모리 버퍼부(720)의 물리-논리 어드레스 맵핑 정보 저장부(722)에 저장된 물리-논리 어드레스 맵핑 정보를 비휘발성 메모리 장치(1100)에 플러쉬 할 수 있다(S1107). 상기 조건은 예시로서 물리-논리 어드레스 맵핑 정보 저장부(722)에 할당할 물리 어드레스가 일정 수준 이하가 된 경우일 수 있다.
단계 S1107은 메모리 버퍼부(720)의 물리-논리 어드레스 맵핑 정보 저장부(722)에 저장된 물리-논리 어드레스 맵핑 정보에 기초하여 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보를 업데이트 하는 동작을 포함할 수 있다. 다시 말해 메모리 버퍼부(720)에서는 논리-물리 어드레스 맵핑 정보와 물리-논리 어드레스 맵핑 정보가 별도로 관리될 수 있고, 비휘발성 메모리 장치(1100) 내에서는 논리-물리 어드레스 맵핑 정보와 물리-논리 어드레스 맵핑 정보가 단일한 형태, 즉 논리-물리 어드레스 맵핑 정보의 형태로 통합되어 관리될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(1000)은 도 1을 통해 설명한 예시 대비 버퍼 메모리 장치(1300)를 더 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)는 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 상기 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보(logical-to-physical address mapping information)를 포함하는 원본 맵 슬라이스(RawMapSlice)를 리드한 후 이를 압축하여 압축 맵 슬라이스(Comp.MapSlice)를 생성하여 버퍼 메모리 장치(1300)에 로드할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 버퍼 메모리 장치(1300)에 로드된 압축 맵 슬라이스(Comp.MapSlice)를 압축 해제 한 후 이를 통해 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드하여 버퍼 메모리 장치(1300)에 일시 저장한 후 호스트(2000)로 출력할 수 있다.
다른 예시로서 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)는 리드 커맨드(read command)에 응답하여 버퍼 메모리 장치(1300)에 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보가 저장되어 있는지 여부를 확인할 수 있고, 만일 버퍼 메모리 장치(1300)에 논리 어드레스에 대응하는 논리-물리 어드레스 맵핑 정보가 저장되어 있는 경우 해당 압축 맵 슬라이스(Comp.MapSlice)를 압축 해제 한 후 이를 통해 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 또한 버퍼 메모리 장치(1300)는 논리 어드레스가 맵핑 되지 않은 물리 어드레스에 대한 정보, 즉 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 포함할 수 있다. 이때 프리 블록(free block) 또는 프리 페이지(free page)는 새로운 데이터가 기입될 수 있는 메모리 블록(110) 또는 페이지(Page)를 가리킬 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 기입 데이터를 버퍼 메모리 장치(1300)에 버퍼링 할 수 있다.
이러한 경우 메모리 컨트롤러(1200)는 호스트(2000)로부터 수신한 기입 커맨드에 응답하여 버퍼 메모리 장치(1300)에 저장된 비휘발성 메모리 장치(1100) 내 프리 블록(free block) 또는 프리 페이지(free page)에 대응하는 물리 어드레스에 대한 정보를 확인하여 논리 어드레스에 물리 어드레스를 맵핑할 수 있다. 그리고 나서 메모리 컨트롤러(1200)는 상기 물리 어드레스에 대응하는 비휘발성 메모리 장치(1100)내 저장 공간에 버퍼 메모리 장치(1300)에 버퍼링 된 기입 데이터를 프로그램 할 수 있다. 상술한 논리 어드레스와 물리 어드레스 간의 맵핑 정보, 즉 물리-논리 어드레스 맵핑 정보(physical-to-logical address mapping information)는 버퍼 메모리 장치(1300)에 일시 저장된 후 비휘발성 메모리 장치(1100) 내 메모리 블록(110)에 플러쉬(flush) 될 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
또한 메모리 컨트롤러(1200)의 메모리 버퍼부(720)와 버퍼 메모리 장치(1300)를 통칭하여 버퍼 메모리라고 명명할 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 14는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 15는 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 메모리 시스템의 또 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (21)

  1. 리드 커맨드 및 리드 논리 어드레스를 수신하는 단계;
    상기 리드 커맨드에 응답하여 비휘발성 메모리 장치에 저장된 상기 리드 논리 어드레스에 대응하는 리드 물리 어드레스 정보를 포함하는 원본 맵 슬라이스를 리드 하는 맵 리드 단계;
    상기 원본 맵 슬라이스를 압축하여 압축 맵 슬라이스를 생성하는 단계;
    상기 원본 맵 슬라이스 대비 상기 압축 맵 슬라이스의 크기의 비율에 대응하는 압축 등급을 압축 등급 기술 테이블에 저장하는 단계;
    상기 압축 맵 슬라이스를 버퍼 메모리에 저장하는 단계; 및
    상기 버퍼 메모리에 저장된 상기 압축 맵 슬라이스에 기초하여 상기 비휘발성 메모리 장치로부터 상기 리드 커맨드에 대응하는 데이터를 리드 하는 데이터 리드 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 버퍼 메모리는 다수의 맵핑 엔트리들을 포함하고,
    상기 압축 등급에 기초하여 상기 다수의 맵핑 엔트리들 중 어느 하나를 선택하여 상기 압축 맵 슬라이스를 저장하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제2항에 있어서,
    상기 압축 등급 기술 테이블은 상기 맵핑 엔트리들에 대응하는 다수의 클래스 엔트리들을 포함하고,
    상기 클래스 엔트리들 각각은 상기 대응하는 맵핑 엔트리에 저장된 압축 맵 슬라이스의 개수를 포함하는 엔트리 비트 맵과 상기 대응하는 맵핑 엔트리에 저장된 하나 이상의 압축 맵 슬라이스에 대한 압축 등급 및 시작 논리 어드레스를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제2항에 있어서,
    상기 압축 등급 기술 테이블을 검색하여 상기 맵핑 엔트리들의 여유 메모리 공간을 확인하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제2항에 있어서,
    상기 버퍼 메모리에 저장된 상기 압축 맵 슬라이스를 압축 해제하는 단계를 더 포함하고,
    상기 데이터 리드 단계는 상기 압축 해제된 맵 슬라이스에 기초하여 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 제3항에 있어서,
    상기 맵 리드 단계 전 상기 리드 커맨드에 응답하여 상기 압축 등급 기술 테이블을 검색하여 상기 리드 논리 어드레스에 대응하는 상기 리드 물리 어드레스에 대한 정보를 포함하는 압축 맵 슬라이스가 상기 버퍼 메모리에 저장된지 여부를 확인하는 단계를 더 포함하고,
    상기 맵 리드 단계는 상기 리드 논리 어드레스에 대응하는 상기 리드 물리 어드레스 정보를 포함하는 상기 압축 맵 슬라이스가 상기 버퍼 메모리에 저장되지 않은 때 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  7. 제3항에 있어서,
    상기 맵핑 엔트리들 각각은 하나 이상의 압축 맵 슬라이스를 저장하기 위한 동일한 크기의 메모리 공간을 포함하고,
    상기 맵핑 엔트리들 각각은 상기 압축 등급에 따라 저장할 수 있는 압축 맵 슬라이스들의 개수가 상이한 것을 특징으로 하는 메모리 시스템의 동작 방법.
  8. 제3항에 있어서,
    상기 압축 맵 슬라이스의 저장을 위해 할당되는 상기 맵핑 엔트리 내 메모리 공간은 상기 압축 등급에 대응하는 크기를 가지는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  9. 제7항에 있어서,
    상기 맵핑 엔트리들 각각은 에스램(SRAM)을 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제2항에 있어서,
    기입 커맨드, 기입 데이터 및 기입 논리 어드레스를 수신하는 단계;
    상기 버퍼 메모리에 저장된 물리-논리 어드레스 맵핑 정보에 기초하여 상기 기입 논리 어드레스에 기입 물리 어드레스를 맵핑하는 단계; 및
    상기 맵핑에 기초하여 상기 버퍼 메모리에 저장된 상기 물리-논리 어드레스 맵핑 정보를 업데이트 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 업데이트 된 물리-논리 어드레스 맵핑 정보에 기초하여 상기 비휘발성 메모리 장치에 저장된 상기 원본 맵 슬라이스들 중 하나 이상을 업데이트 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 기입 물리 어드레스에 기초하여 상기 기입 데이터를 상기 비휘발성 메모리 장치에 프로그램 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 기입 물리 어드레스에 대응하는 상기 비휘발성 메모리 장치 내 저장 공간은 소거 상태인 것을 특징으로 하는 메모리 시스템의 동작 방법.
  14. 데이터 및 논리-물리 어드레스 맵핑 정보를 포함하는 다수의 원본 맵 슬라이스들을 저장하도록 구성된 비휘발성 메모리 장치; 및
    메모리 버퍼부 및 논리-물리 어드레스 맵핑 정보 압축부를 포함하는 메모리 컨트롤러를 포함하고,
    상기 논리-물리 어드레스 맵핑 정보 압축부는 상기 비휘발성 메모리 장치로부터 리드된 상기 원본 맵 슬라이스들을 압축하여 압축 맵 슬라이스들을 생성하도록 구성되고,
    상기 메모리 버퍼부는 상기 압축 맵 슬라이들 및 상기 압축 맵 슬라이스들 각각의 압축율을 등급화 한 정보를 포함하는 압축 등급 기술 테이블을 저장하도록 구성된 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 버퍼부는 상기 압축 맵 슬라이스들을 저장하기 위한 서로 동일한 크기의 메모리 공간을 포함하는 다수의 맵핑 엔트리들을 포함하고,
    상기 압축 등급 기술 테이블은 상기 맵핑 엔트리들에 대응하는 다수의 클래스 엔트리들을 포함하고,
    상기 클래스 엔트리들 각각은 상기 대응하는 맵핑 엔트리에 저장된 압축 맵 슬라이스의 개수를 포함하는 엔트리 비트 맵과 상기 대응하는 맵핑 엔트리에 저장된 하나 이상의 압축 맵 슬라이스에 대한 압축 등급 및 시작 논리 어드레스를 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 제14항에 있어서,
    상기 메모리 컨트롤러는 프로세서부를 더 포함하고,
    상기 프로세서부는 호스트로부터 입력된 리드 커맨드 및 리드 논리 어드레스에 응답하여 상기 리드 논리 어드레스에 대응하는 리드 물리 어드레스 정보를 포함하는 압축 맵 슬라이스가 상기 메모리 버퍼부에 저장된지 여부를 확인하도록 구성된 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 논리-물리 어드레스 맵핑 정보 압축부는 상기 메모리 버퍼부에 저장된 상기 압축 맵 슬라이스들을 압축 해제하도록 구성되고,
    상기 프로세서부는 상기 압축 해제된 맵 슬라이스들에 기초하여 상기 리드 물리 어드레스를 확인하는 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 메모리 버퍼부는 물리-논리 어드레스 맵핑 정보를 저장하도록 구성되고,
    상기 프로세서부는 상기 호스트로부터 입력된 기입 커맨드 및 기입 논리 어드레스에 응답하여 상기 물리-논리 어드레스 맵핑 정보를 검색하여 상기 기입 논리 어드레스에 맵핑할 기입 물리 어드레스를 할당하고, 상기 기입 논리 어드레스 및 상기 할당된 기입 물리 어드레스 간의 맵핑 정보에 기초하여 상기 메모리 버퍼부에 저장된 상기 물리-논리 어드레스 맵핑 정보를 업데이트 하도록 구성된 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 프로세서부는 상기 메모리 버퍼부에 저장된 상기 업데이트 된 물리-논리 어드레스 맵핑 정보에 기초하여 상기 비휘발성 메모리 장치에 저장된 상기 논리-물리 어드레스 맵핑 정보를 업데이트 하는 것을 특징으로 하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 기입 물리 어드레스에 대응하는 상기 비휘발성 메모리 장치 내 저장 공간은 소거 상태인 것을 특징으로 하는 메모리 시스템.
  21. 제15항에 있어서,
    상기 압축 등급 기술 테이블은 상기 메모리 컨트롤러가 파워 온 된 때 초기화 되는 것을 특징으로 하는 메모리 시스템.
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