JP7358279B2 - メモリシステム - Google Patents

Description

本開示の一実施形態は不揮発性メモリを備えるメモリシステムに関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。

上記のメモリシステムにおいてデータを圧縮する場合に、圧縮対象の入力データ列を、過去に入力された入力済みデータ列に対する参照情報で置き換える辞書式圧縮が用いられている。このような辞書式圧縮が用いられるメモリシステムでは、圧縮されたデータ列を伸長する際にも過去に伸長した伸長済みデータ列に対する参照情報を用いて伸長する伸長技術が用いられている。

米国特許第９７９２０４４号明細書

本開示の実施形態に係るメモリシステムによって、圧縮・伸長回路における伸長性能を向上させる。

一実施形態に係るメモリシステムは、記憶装置及び前記記憶装置を制御し、圧縮されたデータを伸長するメモリコントローラを備える。前記メモリコントローラは、伸長済みデータ列を格納するヒストリーバッファと、前記ヒストリーバッファに対して読み出し要求をするヒストリーバッファ読み出し制御部と、前記ヒストリーバッファから読み出された前記伸長済みデータ列に基づいて第１整形データ列を生成し、前記読み出し要求に対して前記第１整形データ列を前記ヒストリーバッファに書き戻す前に、前記第１整形データ列を参照して第２整形データ列を生成し、前記第１整形データ列及び前記第２整形データ列を用いて伸長結果を生成する伸長実行部と、を有する。

一実施形態に係るメモリシステムの構成を説明するためのブロック図である。 一実施形態に係る伸長回路の構成を説明するためのブロック図である。 一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長動作を説明するための概念図である。 一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長動作を説明するための概念図である。 一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長動作を説明するための概念図である。 一実施形態に係る伸長回路の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長動作を説明するための概念図である。 一実施形態に係る伸長回路の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長実行部の構成を説明するためのブロック図である。 一実施形態に係る伸長回路の伸長動作を説明するための概念図である。

以下、実施形態にかかるメモリシステムについて、図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成要素の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想には、特許請求の範囲に記載されたものに対して、種々の変更を加えたものが含まれる。

以下の説明において、１バイト（Ｂｙｔｅ）の情報を「データ」といい、当該データが入力された順に並べられたものを「データ列」という。ただし、「データ」は１バイトの情報に限定されない。また、「圧縮する」とは、対象のデータ列の情報量（例えばビット数）を小さくすることを意味し、「符号化する」又は「エンコードする」ということもできる。「伸長する」とは、圧縮されたデータ列の情報量を圧縮前の状態に復元することを意味し、「復号化する」又は「デコードする」ということもできる。

また、データ列を圧縮する際に、圧縮対象のデータ列を、過去に同じパターンのデータ列が出現した位置を示す情報と、圧縮対象のデータ列と過去に出現したパターンとが一致するデータ列の長さに係る情報と、に置き換えたものをシンボルと呼ぶ。例えば、シンボルは、過去に伸長されたデータ列が格納されているヒストリーバッファにおけるアドレスを示す「位置情報」と、当該アドレスに格納されたデータ列の先頭からのデータ数を示す「長さ情報」と、を含む。

また、「伸長済みデータ列」は、伸長実行部３００の出力バッファ３４０から出力され、伸長回路４０の出力端子４２に出力されるデータ列、及びヒストリーバッファ１００に書き込まれる又はヒストリーバッファ１００から読み出されるデータ列を指す（図２参照）。また、「整形データ列」は、整形部によって整形された後であって、出力バッファに入力する前のデータ列を指す。なお、伸長済みデータ列のうち、ブロック内参照部３３０による処理が完了したデータ列、及び出力バッファ３４０から出力されたデータ列を伸長結果という場合がある。

また、伸長実行部３００が、ヒストリーバッファ１００から読み出されたデータ列を伸長して出力する期間を「１サイクル」という。ヒストリーバッファ読み出し制御部２００がヒストリーバッファ１００に読み出し要求を実行する処理、ヒストリーバッファ読み出し制御部２００からの読み出し要求に応じて、ヒストリーバッファ１００から読み出されたデータ列が伸長実行部３００に入力される処理、及び伸長実行部３００から出力された伸長結果をヒストリーバッファ１００に書き戻す処理の各々の処理は、上記の１サイクルの期間で行われる。第１サイクル及び第２サイクルという場合、第２サイクルは第１サイクルの直後のサイクルであることを意味する。

＜第１実施形態＞
第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。本実施形態において、メモリコントローラは、圧縮されたデータを伸長する機能を有する。

［メモリシステム１の全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と、不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能である。図１では、メモリシステム１とホスト３０とが接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の半導体記憶装置を用いることができる。不揮発性メモリ２０が半導体記憶装置であることは必須ではなく、半導体記憶装置以外の種々の記憶媒体に対して本実施形態を適用することができる。

メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよく、ＳＳＤ（Solid State Drive）等であってもよい。

メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部はハードウエアで実現されるが、ＣＰＵ（Central Processing Unit）がファームウエアを実行することによって実現されてもよい。

メモリコントローラ１０は、ホスト３０からの書き込み要求に従って不揮発性メモリ２０への書き込みを制御し、ホスト３０からの読み出し要求に従って不揮発性メモリ２０からの読み出しを制御する。メモリコントローラ１０は、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ランダマイザ１４、ＥＣＣ回路１５、圧縮・伸長回路（Compression/Decompression Circuit）１６、ホストＩ／Ｆ（ホストインタフェース）１７、及びメモリＩ／Ｆ（メモリインタフェース）１８を備える。これらの機能ブロックは内部バス１９で相互に接続されている。

圧縮・伸長回路１６は、不揮発性メモリ２０へ書き込むデータを圧縮する符号化器として動作する。また、圧縮・伸長回路１６は、不揮発性メモリ２０から読み出されたデータを伸長する復号器としても動作する。なお、圧縮・伸長回路１６のより詳細な構成及び動作は後述する。

ホストＩ／Ｆ１７は、ホスト３０との間のインタフェース規格に従った処理を実行し、ホスト３０から受信した要求、書き込み対象のデータなどを内部バス１９に出力する。また、ホストＩ／Ｆ１７は、不揮発性メモリ２０から読み出され、圧縮・伸長回路１６によって伸長されたデータ及びプロセッサ１１からの応答などをホスト３０へ送信する。

メモリＩ／Ｆ１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０への書き込み処理を行う。また、メモリＩ／Ｆ１８は、プロセッサ１１の指示に基づいて、不揮発性メモリ２０からの読み出し処理を行う。

プロセッサ１１は、メモリシステム１の各機能ブロックを統括的に制御する制御部である。プロセッサ１１は、ホスト３０からの要求をホストＩ／Ｆ１７経由で受け付けた場合に、その要求に応じた制御を行う。例えば、プロセッサ１１は、ホスト３０からの書き込み要求に応じて、不揮発性メモリ２０へのデータの書き込みをメモリＩ／Ｆ１８へ指示する。また、プロセッサ１１は、ホスト３０からの読み出し要求に応じて、不揮発性メモリ２０からのデータの読み出しをメモリＩ／Ｆ１８へ指示する。

プロセッサ１１は、ホスト３０から書き込み要求を受信した場合、ＲＡＭ１２に保持されるデータに対して、不揮発性メモリ２０上の格納領域（メモリ領域）を決定する。すなわち、プロセッサ１１は、データの書き込み先を管理する。ホスト３０から受信したデータの論理アドレスと当該データが格納された不揮発性メモリ２０上の格納領域を示す物理アドレスとの対応はアドレス変換テーブルとして格納される。

プロセッサ１１は、ホスト３０から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを、上述のアドレス変換テーブルを用いて物理アドレスに変換し、当該物理アドレスからの読み出しをメモリＩ／Ｆ１８へ指示する。

ＮＡＮＤメモリでは、一般に、ページと呼ばれるデータ単位で書き込み及び読み出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。同一のワード線に接続される複数のメモリセルをメモリセルグループという。メモリセルがＳＬＣ（Single Level Cell）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがＭＬＣやＴＬＣやＱＬＣなどの多ビットセルである場合は、１つのメモリセルグループが複数ページに対応する。また、各メモリセルはワード線に接続されるとともにビット線にも接続される。したがって、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。

ＲＡＭ１２は、例えばデータバッファとして使用され、メモリコントローラ１０がホスト３０から受信したデータを不揮発性メモリ２０へ記憶するまでに一時的に保持する。また、ＲＡＭ１２は、不揮発性メモリ２０から読み出したデータをホスト３０へ送信するまでに一時的に保持する。ＲＡＭ１２には、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。

ＲＡＭ１２は、アドレス変換テーブルや、起動時等に不揮発性メモリ２０の特定の領域から読み出されて展開されるマスタテーブル（スナップショット）などの各種管理テーブルや、各種管理テーブルの変更差分であるログ情報などを記憶するワーキングメモリとして使用されてもよい。

ＲＯＭ１３は、メモリコントローラ１０を動作させるための種々のプログラムやパラメータ等を記憶する。ＲＯＭ１３に格納されているプログラムやパラメータ等は、必要に応じてプロセッサ１１に読み出されて実行される。

ランダマイザ１４は、例えば線形帰還シフトレジスタ等を含んで構成され、入力されたシード値に対して一義的に求まる擬似乱数を生成する。ランダマイザ１４で生成された擬似乱数は、例えばプロセッサ１１において書き込みデータとの排他的論理和が取られる。これにより、不揮発性メモリ２０に書き込まれる書き込みデータがランダマイズされる。

ホスト３０から送信されるデータは、内部バス１９に転送されてＲＡＭ１２に一時的に保持された後、圧縮・伸長回路１６によって圧縮され、さらに、ＥＣＣ回路１５により誤り訂正符号化され、その後、メモリＩ／Ｆ１８を介して不揮発性メモリ２０に書き込まれる。一方、不揮発性メモリ２０から読み出されたデータは、ＥＣＣ回路１５により誤り訂正復号され、その後、圧縮・伸長回路１６により伸長されることで、オリジナルのデータに復元される。復元されたデータは、例えばＲＡＭ１２に一時的に保持された後、ホストＩ／Ｆ１７を介してホスト３０へ転送される。なお、圧縮・伸長回路１６及び／又はＥＣＣ回路１５により符号化されるデータには、上記のデータ以外にも、メモリコントローラ１０内部で用いる制御データ等が含まれてもよい。

以上のような構成を備えるメモリシステム１における書き込み処理では、プロセッサ１１は、不揮発性メモリ２０への書き込み時に、圧縮・伸長回路１６に対してデータの圧縮を指示する。その際、プロセッサ１１は、不揮発性メモリ２０における書き込みデータの格納場所（格納アドレス）を決定し、決定した格納場所をメモリＩ／Ｆ１８へ指示する。圧縮・伸長回路１６は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上のデータを圧縮する。そして、ＥＣＣ回路１５は、プロセッサ１１からの指示に基づいて、ＲＡＭ１２上の圧縮されたデータをさらにＥＣＣ符号化する。これにより生成された書き込みデータは、メモリＩ／Ｆ１８を介して不揮発性メモリ２０の指定された格納場所に書き込まれる。なお、ＥＣＣ回路１５の符号化方式としては、例えば、ＬＤＰＣ（Low-Density Parity-Check）符号やＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号やＲＳ（Reed-Solomon）符号を用いた符号化方式を採用することができる。

一方、読み出し処理では、プロセッサ１１は、不揮発性メモリ２０からの読み出し時に、不揮発性メモリ２０上のアドレスを指定してメモリＩ／Ｆ１８へ読み出しを指示する。プロセッサ１１は、ＥＣＣ回路１５へＥＣＣ復号の開始を指示するとともに、圧縮・伸長回路１６へ伸長の開始を指示する。メモリＩ／Ｆ１８は、プロセッサ１１の指示に従って、不揮発性メモリ２０の指定されたアドレスに対する読み出しを実行し、この読み出しにより得られた読み出しデータをＥＣＣ回路１５に入力する。ＥＣＣ回路１５は入力された読み出しデータをＥＣＣ復号化し、圧縮・伸長回路１６はＥＣＣ復号化されたデータを伸長する。この伸長に成功した場合、伸長されたオリジナルのデータをＲＡＭ１２に格納する。一方、ＥＣＣ復号化及び伸長に失敗した場合、プロセッサ１１は、例えば、ホスト３０へリードエラーを通知する。

［伸長回路４０の構成］
圧縮・伸長回路１６では、例えばＬＺ７７圧縮など、データ列の類似性を利用した辞書式圧縮を用いた圧縮技術が用いられる。圧縮・伸長回路１６に備えられた圧縮機能によって、圧縮対象のデータ列は、過去に入力された入力済みデータ列を参照する情報であるシンボルに圧縮される。そして、圧縮・伸長回路１６に備えられた伸長機能によって、圧縮されたデータ列は、過去に伸長された伸長済みデータ列及び上記シンボルに基づいて伸長される。なお、上記のように、シンボルはヒストリーバッファ１００におけるアドレスを示す「位置情報」と、当該アドレスに格納されたデータ列の先頭からのデータ数を示す「長さ情報」と、を含む。以下の説明では、圧縮・伸長回路１６のうち伸長機能を有する伸長回路４０について説明する。なお、圧縮・伸長回路１６の圧縮機能を備える圧縮回路としては一般的な回路を用いることができるため、ここでは説明を省略する。

図２は、一実施形態に係る伸長回路の構成を説明するためのブロック図である。図２に示すように、伸長回路４０は、ヒストリーバッファ１００、ヒストリーバッファ読み出し制御部２００、及び伸長実行部３００を備える。伸長回路４０は、入力端子４１及び出力端子４２を備える。伸長実行部３００は、入力バッファ３１０、整形部３２０、ブロック内参照部３３０、及び出力バッファ３４０を備える。

ヒストリーバッファ１００は、過去に伸長されたデータが書き込まれた（書き戻された）順に並べられた伸長済みデータ列を格納する。つまり、ヒストリーバッファ１００には、伸長対象のデータ列が処理されるサイクルよりも前のサイクルで伸長された伸長済みデータ列が格納されている。ヒストリーバッファ１００には、例えば数キロバイトから数十キロバイトの伸長済みデータが格納される。ヒストリーバッファ１００はリングバッファポリシーに基づくフリップフロップ構成のバッファである。ヒストリーバッファ１００は、バイト単位でアドレスを指定可能な構成を有し、複数の読み出し要求及び書き込み要求に対する処理を行うことができる。なお、ヒストリーバッファ１００はＳＲＡＭを含んでもよい。

ヒストリーバッファ読み出し制御部２００は、入力端子が伸長回路４０の入力端子４１に接続され、出力端子がヒストリーバッファ１００の入力端子に接続された構成を有している。ヒストリーバッファ１００は、入力端子がヒストリーバッファ読み出し制御部２００の出力端子に加えて出力バッファ３４０の出力端子に接続され、出力端子が入力バッファ３１０の入力端子に接続された構成を有する。入力バッファ３１０は、出力端子が整形部３２０の入力端子に接続された構成を有する。整形部３２０は、入力端子が入力バッファ３１０の出力端子に加えて入力端子４１に接続され、出力端子がブロック内参照部３３０の入力端子に接続された構成を有する。ブロック内参照部３３０は、入力端子が整形部３２０の出力端子に加えて入力端子４１に接続され、出力端子が出力バッファ３４０の入力端子に接続された構成を有する。出力バッファ３４０は、出力端子がヒストリーバッファ１００の入力端子に加えて出力端子４２に接続された構成を有する。

ヒストリーバッファ読み出し制御部２００には、入力端子４１を介してシンボル（Symbol）が入力される。上記のように、シンボルは、既に伸長された伸長済みデータ列が格納されているヒストリーバッファ１００におけるアドレスを示す位置情報（ref. dist.）及び当該アドレスに格納された伸長済みデータ列の先頭からのデータ数を示す長さ情報（length）を含む。入力端子４１に入力されたシンボルは、ヒストリーバッファ読み出し制御部２００、整形部３２０、及びブロック内参照部３３０に送信される。本実施形態では、ヒストリーバッファ読み出し制御部２００には少なくとも位置情報が送信され、整形部３２０には少なくとも長さ情報が送信され、ブロック内参照部３３０には位置情報及び長さ情報の両方が送信される。ただし、上記の構成に限定されず、ヒストリーバッファ読み出し制御部２００、整形部３２０、及びブロック内参照部３３０の各々に送信される情報は適宜調整することができる。

ヒストリーバッファ読み出し制御部２００は、入力端子４１からシンボルを受信すると、ヒストリーバッファ１００に対して読み出し要求信号（Read Request）を送信する。当該読み出し要求信号は、シンボルに基づいて生成される信号であり、位置情報を含む信号である。つまり、ヒストリーバッファ読み出し制御部２００は、ヒストリーバッファ１００から、シンボルに含まれる位置情報に対応するヒストリーバッファ１００のアドレスに格納された伸長済みデータ列を読み出す。

ヒストリーバッファ１００は、ヒストリーバッファ読み出し制御部２００からの要求によって読み出されたデータ（Read Data）を入力バッファ３１０に出力する。入力バッファ３１０は、ヒストリーバッファ１００から読み出され、伸長実行部３００に入力された伸長済みデータ列を一時的に格納する。本実施形態では、読み出しデータが、ヒストリーバッファ１００から入力バッファ３１０に直接送信される構成を例示したが、この構成に限定されない。例えば、読み出しデータはヒストリーバッファ読み出し制御部２００を介して入力バッファ３１０に送信されてもよい。なお、読み出しデータはヒストリーバッファ１００に格納されていたデータなので、読み出しデータによって構成されたデータ列は伸長済みデータ列ということができる。入力バッファ３１０は、例えばフリップフロップ構成のバッファである。なお、入力バッファ３１０はＳＲＡＭを含んでもよい。

整形部３２０は、シンボルに含まれる長さ情報に基づいて、入力バッファ３１０に格納された伸長済みデータ列の一部を切り出してブロック内参照部３３０に転送する。上記のように、入力バッファ３１０に格納されたデータ列は、位置情報に対応するアドレスのデータ列なので、入力バッファ３１０に格納されたデータ列は、シンボルによって指定されるデータ列と少なくとも先頭から数データが一致している。上記長さ情報は、この一致するデータの長さを示す情報である。整形部３２０によって切り出して転送されたデータ列を整形データ列ということができる。また、整形部３２０が入力バッファ３１０に格納された伸長済みデータ列を切り出して、他の回路又は機能部に転送することを、データ列を整形するということができる。上記の構成を換言すると、整形部３２０は、ヒストリーバッファ１００から読み出された伸長済みデータ列に基づいて整形データ列を生成する。

ブロック内参照部３３０は、上記の整形データ列がヒストリーバッファ１００に書き戻される前に、当該整形データ列（第１整形データ列）を参照して当該第１整形データ列よりも後の第２整形データ列を生成する。換言すると、ブロック内参照部３３０は、整形部３２０によって生成された第１整形データ列に基づく伸長済みデータ列が出力バッファ３４０から出力される前に、第１整形データ列を参照して第２整形データ列を生成する。そして、ブロック内参照部３３０は、第１整形データ列及び前記第２整形データ列を含む伸長結果を生成し、出力バッファ３４０に送信する。出力バッファ３４０は、伸長結果を一時的に格納する。なお、ブロック内参照部３３０は、受信したシンボルに含まれる位置情報及び長さ情報に基づいて、先に生成された第１整形データ列を参照すべきデータ列の有無を判断する。出力バッファ３４０は、例えばフリップフロップ構成のバッファである。なお、出力バッファ３４０はＳＲＡＭを含んでもよい。

ブロック内参照部３３０は、既に整形された第１整形データ列を参照して生成すべきデータ列がある（つまり、第１整形データ列と同一のデータ列が存在する）と判断した場合に、ヒストリーバッファ１００からデータを読み出すのではなく、上記のように第１整形データ列を参照して第２整形データ列を生成する。ブロック内参照部３３０によって生成されたデータ列は出力バッファ３４０に送信される。なお、ブロック内参照部３３０は、第１整形データ列を参照すべきデータ列がないと判断した場合、整形部３２０によって生成された整形データ列をそのまま出力バッファ３４０に送信する。

そして、出力バッファ３４０に格納された第１整形データ列及び第２整形データ列は、伸長結果として出力端子４２に出力（Decode Output）され、当該伸長結果（又は、伸長済みデータ列）はヒストリーバッファ１００に書き込まれる。つまり、出力バッファ３４０は、ヒストリーバッファ１００に書き込みデータ（Write Data）を送信する。上記の構成を換言すると、伸長実行部３００は、第１整形データ列及び第２整形データ列を用いて伸長結果を生成し、当該伸長結果をヒストリーバッファ１００に書き戻す。なお、書き戻すとは、伸長回路４０の入力端子４１に入力されたシンボルに基づいて出力された伸長結果をヒストリーバッファ１００に書き込むことを意味する。

上記のように、伸長実行部３００は、１サイクル内において、ヒストリーバッファ１００から読み出されて整形された第１整形データ列を参照して、第１整形データ列と同一のデータ列である第２整形データ列を生成する。換言すると、伸長実行部３００は、１サイクル内において、上記第１整形データ列を複製して第２整形データ列を生成する。

［ブロック内参照部３３０の構成］
図３は、一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。図３に示すように、ブロック内参照部３３０は、ブロック内参照実行部３３１及びブロック内参照位置算出部３３２を有する。

ブロック内参照実行部３３１は、入力ポート３３３、出力ポート３３４、及びマルチプレクサ３３５を有する。入力ポート３３３には整形部３２０から出力された整形データ列が入力される。出力ポート３３４には、ブロック内参照部３３０によって生成され、出力バッファ３４０に送信されるデータ列が出力される。本実施形態では、入力ポート３３３の数は出力ポート３３４の数と同じだが、入力ポート３３３の数が出力ポート３３４の数より少なくてもよく、多くてもよい。また、本実施形態では、入力ポート３３３及び出力ポート３３４の各々の数は出力バッファ３４０のデータ数と同じ場合について説明するが、入力ポート３３３及び出力ポート３３４の各々の数が出力バッファ３４０のデータ数より少なくてもよく、多くてもよい。

以下の説明において、入力ポート３３３の１列目、２列目、・・・、ｎ列目を入力ポート３３３－１、３３３－２、・・・、３３３－ｎという。ただし、入力ポート３３３の各々を特に区別する必要がない場合、単に入力ポート３３３という。出力ポート３３４の１列目、２列目、・・・、ｎ列目を出力ポート３３４－１、３３４－２、・・・、３３４－ｎという。ただし、出力ポート３３４の各々を特に区別する必要がない場合、単に出力ポート３３４という。マルチプレクサ３３５の２列目、３列目、・・・、ｎ列目をマルチプレクサ３３５－２、３３５－３、・・・、３３５－ｎという。ただし、マルチプレクサ３３５の各々を特に区別する必要がない場合、単にマルチプレクサ３３５という。

マルチプレクサ３３５は入力ポート３３３と出力ポート３３４との間に設けられている。マルチプレクサ３３５は、１列目の入力ポート３３３－１と１列目の出力ポート３３４－１とを結ぶライン上を除く、ｎ列目の入力ポート３３３－ｎとｎ列目の出力ポート３３４－ｎとを結ぶライン上に設けられている。また、各マルチプレクサ３３５は、マルチプレクサ３３５が設けられた列よりも前の列のマルチプレクサ３３５の出力ラインに接続されている。例えば、４列目のマルチプレクサ３３５－４の入力端子には、１列目の入力ポート３３３－１、４列目の入力ポート３３３－４、及び２列目～３列目のマルチプレクサ３３５－２～３３５－３の出力ラインが接続されている。換言すると、ｎ列目のマルチプレクサ３３５－ｎの入力端子には、１列目の入力ポート３３３－１、ｎ列目の入力ポート３３３－ｎ、及び２列目～（ｎ－１）列目のマルチプレクサ３３５－２～３３５－（ｎ－１）が接続されている。つまり、出力ポート３３４において先行して出力されたデータを出力ポート３３４の後続の出力データとして用いることができる。

ブロック内参照位置算出部３３２は、マルチプレクサ３３５－２～３３５－ｎに接続されており、これらのマルチプレクサを制御する。この制御によって、ｎ列目の出力ポート３３４－ｎに、１列目～（ｎ－１）列目の入力ポート３３３のデータを複製することができる。例えば、３列目のマルチプレクサ３３５－３の入力端子は１列目の入力ポート３３３－１及び３列目の入力ポート３３３－３、並びに２列目のマルチプレクサ３３５－２の出力ラインに接続されている。よって、３列目の出力ポート３３４－３には１列目の入力ポート３３３－１、３列目の入力ポート３３３－３、又は２列目の出力ポート３３４－２において先行して出力されたデータが出力される。

上記のように、ブロック内参照実行部３３１は、先行して整形された第１整形データ列を参照して第２整形データ列を生成する。ブロック内参照位置算出部３３２は、参照される第１整形データ列の位置及び長さを決定する。換言すると、ブロック内参照位置算出部３３２によって、複製される第１整形データ列が指定される。

［ブロック内参照部３３０の伸長動作］
図４は、一実施形態に係る伸長回路の伸長動作を説明するための概念図である。図４の伸長動作は、図３のブロック内参照部３３０を用いて行われる。図４では、整形データ列「ａｂｃｄ」を示すシンボルＡ～Ｃを含む伸長結果（Decode Data）を出力するケースが例示されている。データ列「ａｂｃｄ」は、ヒストリーバッファ１００に格納された入力済みデータ列及び整形データ列の両方に含まれている。図４に示すように、シンボルＡ～Ｃに基づいて整形された３つの整形データ列は１サイクルで整形される。つまり、同一サイクルに、同一の整形データ列「ａｂｃｄ」が複数存在している。

シンボルＡの（位置情報，長さ情報）は（Ｄａ，Ｌａ）である。位置情報Ｄａは、シンボルＡの位置を基準として、ヒストリーバッファに格納されているデータ列「ａｂｃｄ」の先頭のデータ「ａ」までの距離を示す情報である。長さ情報Ｌａは、データ「ａ」からデータ「ｄ」までのデータ数を示す情報である。シンボルＢの（位置情報，長さ情報）は（Ｄｂ，Ｌｂ）である。位置情報Ｄｂは、シンボルＢの位置を基準として、シンボルＡに基づいて生成されたデータ列「ａｂｃｄ」の先頭のデータ「ａ」までの距離を示す情報である。長さ情報Ｌｂは、シンボルＡに基づいて生成されたデータ列「ａｂｃｄ」のデータ「ａ」からデータ「ｄ」までのデータ数を示す情報である。シンボルＣの（位置情報，長さ情報）は（Ｄｃ，Ｌｃ）である。位置情報Ｄｃは、シンボルＣの位置を基準として、シンボルＢに基づいて生成されたデータ列「ａｂｃｄ」の先頭のデータ「ａ」までの距離を示す情報である。長さ情報Ｌｃは、シンボルＢに基づいて生成されたデータ列「ａｂｃｄ」のデータ「ａ」からデータ「ｄ」までのデータ数を示す情報である。

ヒストリーバッファに格納されているデータ列「ａｂｃｄ」を用いてシンボルＡを伸長する方法は従来の方法と同じなので、説明を省略する。シンボルＡに基づいて生成されたデータ列「ａｂｃｄ」を用いたシンボルＢの伸長は、図３に示すブロック内参照部３３０によって行われる。具体的には、図３のマルチプレクサ３３５のうち、シンボルＢのデータ位置に対応するｊ列目の出力ポート３３４－ｊに対して設けられたｊ列目のマルチプレクサ３３５－ｊを制御することで、位置情報Ｄｂ及び長さ情報Ｌｂに対応するｋ列目の出力ポート３３４－ｋに出力されるデータが複製されて、ｊ列目の出力ポート３３４－ｊに出力される。なお、ｊ及びｋは１以上ｎ以下の整数である。また、シンボルＢに基づいて生成されたデータ列「ａｂｃｄ」を用いたシンボルＣの伸長も上記と同様の方法で行われる。上記の方法によって、シンボルＡ～Ｃの各々に基づいて生成されたデータ列を含む伸長結果が生成される。

シンボルＡに基づいて整形されたデータ列を第１整形データ列、シンボルＢに基づいて整形されたデータ列を第２整形データ列、シンボルＣに基づいて整形されたデータ列を第３整形データ列として、上記の構成を以下のように換言することができる。ブロック内参照部３３０は、第１整形データ列をヒストリーバッファ１００に書き戻す前に、第１整形データ列を参照して第２整形データ列を生成する。さらに、ブロック内参照部３３０は、ヒストリーバッファ１００に第１整形データ列及び第２整形データ列を書き戻す前に、第２整形データ列を参照して第３整形データ列を生成する。上記のようにして、ブロック内参照部３３０は、第１整形データ列、第２整形データ列、及び第３整形データ列を用いて伸長結果を生成する。

従来の伸長方法では、シンボルに基づく整形データ列の整形（又はシンボルに基づく伸長）を行うためには、過去に伸長された伸長済みデータ列がヒストリーバッファに書き込まれている必要があった。つまり、伸長処理に利用することができる伸長済みデータ列は、伸長処理を行うサイクルよりも前のサイクルで伸長されている必要があった。したがって、同一サイクルの中に参照したいデータ列があるような場合であっても、同一サイクルの中のデータ列を参照して伸長を行うことはできなかった。また、同一サイクルの中に同一のデータ列が存在している場合であっても、そのデータ列を整形する度にヒストリーバッファからデータ列を読み出す必要があった。

一方、第１実施形態に係るメモリシステム１によると、同一サイクルにおいて、先行して整形されたデータ列を参照して後続のシンボルを整形することができる。したがって、同一サイクルの中に同一のデータ列が存在する場合、ヒストリーバッファ１００からデータ列を読み出すことなく、先行して整形されたデータ列を複製することで後続のシンボルを整形することができる。その結果、圧縮・伸長回路１６における伸長回路４０の伸長性能を向上させることができる。

＜第２実施形態＞
第２実施形態では、第１実施形態におけるブロック内参照部３３０と類似した構成のブロック内参照部３３０Ａについて説明する。図５は、一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。図５に示すブロック内参照部３３０Ａは、図３に示すブロック内参照部３３０に類似しているが、ブロック内参照実行部３３１Ａの構成が図３のブロック内参照実行部３３１と相違する。以下の説明において、図３の構成と同様の構成については説明を省略し、主に図３の構成と相違する点について説明する。

［ブロック内参照部３３０Ａの構成］
図５に示すように、各マルチプレクサ３３５Ａは、マルチプレクサ３３５Ａが設けられた列の入力ポート３３３Ａ、及びそれよりも前の列の入力ポート３３３Ａに接続されている。図３に示すマルチプレクサ（例えば、マルチプレクサ３３５－４）の入力端子が、他のマルチプレクサ（例えば、マルチプレクサ３３５－２及び３３５－３）の出力端子に接続されているのに対して、図５に示すマルチプレクサ（例えば、マルチプレクサ３３５Ａ－３）の入力端子は全て入力ポート（例えば、入力ポート３３３Ａ－１～３）に接続されている。例えば、３列目のマルチプレクサ３３５Ａ－３の入力端子には、１列目～３列目の入力ポート３３３Ａ－１～３３３Ａ－３が接続されている。換言すると、ｎ列目のマルチプレクサ３３５Ａ－ｎの入力端子には、１列目～ｎ列目の入力ポート３３３Ａ－１～３３３Ａ－ｎが接続されている。つまり、入力ポート３３３Ａに入力されるある列のデータを出力ポート３３４Ａに出力される複数の出力データとして用いることができる。

［ブロック内参照部３３０Ａの伸長動作］
図６は、一実施形態に係る伸長回路の伸長動作を説明するための概念図である。図６の伸長動作は、図５のブロック内参照部３３０Ａを用いて行われる。図６に示す構成は図４に示す構成に類似しているため、以下の説明において、図４の構成と同様の構成については説明を省略し、主に図４の構成と相違する点について説明する。

図６に示すように、シンボルＡに基づいて生成されたデータ列「ａｂｃｄ」を用いたシンボルＢの伸長は、図５に示すブロック内参照部３３０Ａによって行われる。具体的には、図５のマルチプレクサ３３５Ａのうち、シンボルＢのデータ位置に対応するｊ列目の出力ポート３３４Ａ－ｊに対して設けられたｊ列目のマルチプレクサ３３５Ａ－ｊ、及びシンボルＣのデータ位置に対応するｋ列目の出力ポート３３４Ａ－ｋの列に対して設けられたｋ列目のマルチプレクサ３３５Ａ－ｋを制御することで、位置情報Ｄｂ及び長さ情報Ｌｂに対応する入力ポート３３３Ａ、及び位置情報Ｄｃ及び長さ情報Ｌｃに対応する入力ポート３３３Ａのデータが複製されて、それぞれの出力ポート３３４Ａに出力される。なお、ｊ及びｋは１以上ｎ以下の整数である。上記の方法によって、シンボルＡ～Ｃの各々に基づいて生成されたデータ列を含む伸長結果が生成される。

シンボルＡに基づいて整形されたデータ列を第１整形データ列、シンボルＢに基づいて整形されたデータ列を第２整形データ列、シンボルＣに基づいて整形されたデータ列を第３整形データ列として、上記の構成を以下のように換言することができる。ブロック内参照部３３０Ａは、第１整形データ列をヒストリーバッファ１００に書き戻す前に、第１整形データ列を参照して第２整形データ列及び第３整形データ列を生成する。上記のようにして、ブロック内参照部３３０Ａは、第１整形データ列、第２整形データ列、及び第３整形データ列を用いて伸長結果を生成する。

以上のように、第２実施形態に係るメモリシステム１Ａによると、第１実施形態に係るメモリシステム１と同様の効果を得ることができる。

＜第３実施形態＞
第３実施形態では、第１実施形態におけるブロック内参照部３３０と類似した構成のブロック内参照部３３０Ｂについて説明する。図７は、一実施形態に係る伸長回路のブロック内参照部の構成を説明するためのブロック図である。図７に示すブロック内参照部３３０Ｂは、図３に示すブロック内参照部３３０に類似しているが、ブロック内参照実行部３３１Ｂの構成が図３のブロック内参照実行部３３１と相違する。以下の説明において、図３の構成と同様の構成については説明を省略し、主に図３の構成と相違する点について説明する。

［ブロック内参照部３３０Ｂの構成］
図７に示すように、ブロック内参照実行部３３１Ｂは、入力ポート３３３Ｂ及び出力ポート３３４Ｂに加えて余剰入力ポート３３６Ｂ及び余剰出力ポート３３７Ｂを有する。余剰入力ポート３３６Ｂは入力ポート３３３Ｂに隣接して設けられている。換言すると、余剰入力ポート３３６Ｂは、入力ポート３３３Ｂの延長部分である。つまり、入力ポート３３３Ｂ及び余剰入力ポート３３６Ｂは連続した一連の入力ポートを構成する。余剰出力ポート３３７Ｂは出力ポート３３４Ｂに隣接して設けられている。換言すると、余剰出力ポート３３７Ｂは、出力ポート３３４Ｂの延長部分である。つまり、出力ポート３３４Ｂ及び余剰出力ポート３３７Ｂは連続した一連の出力ポートを構成する。余剰入力ポート３３６Ｂと余剰出力ポート３３７Ｂとの間にもマルチプレクサ３３８Ｂ－ｐが設けられている。なお、ｐはｎよりも大きい整数である。マルチプレクサ３３８Ｂ－ｐは、入力ポート３３３Ｂと出力ポート３３４Ｂとの間のマルチプレクサ３３５Ｂと同様の構成を有する。つまり、ｐ列目のマルチプレクサ３３８Ｂ－ｐの入力端子には、１列目の入力ポート３３３Ｂ－１、２列目～ｎ列目のマルチプレクサ３３５Ｂ－２～３３５Ｂ－ｎ、及び（ｎ＋１）列目～（ｐ－１）列目のマルチプレクサ３３８Ｂ－（ｎ＋１）～３３８Ｂ－（ｐ－１）が接続されている。入力ポート３３３Ｂ及び出力ポート３３４Ｂの数は、出力バッファ３４０Ｂのデータ数と同じである。

［ブロック内参照部３３０Ｂの伸長動作］
伸長結果のデータ数が出力バッファ３４０Ｂのデータ数と同じ又は出力バッファ３４０Ｂのデータ数より少ない場合、入力ポート３３３Ｂと出力ポート３３４Ｂとの間だけでデータの送受信が行われる。一方、伸長結果のデータ数が出力バッファ３４０Ｂのデータ数より多い場合に、入力ポート３３３Ｂ及び余剰入力ポート３３６Ｂと出力ポート３３４Ｂ及び余剰出力ポート３３７Ｂとの間のデータの送受信が行われる。

例えば、１サイクルで伸長処理されるバイト数が１０バイトである場合、出力バッファ３４０Ｂは１０バイト（データ数が１０）で構成される。この構成の場合、入力ポート３３３Ｂ及び出力ポート３３４Ｂの各々のデータ数も１０である。上記の場合において、１サイクルの後半又は最後のデータに伸長が必要なデータが存在すると、伸長結果は１０バイトを超える場合がある。このような場合、入力ポート３３３Ｂ及び出力ポート３３４Ｂの各々の数が伸長結果のデータ数に対して不足するため、入力ポート３３３Ｂと出力ポート３３４Ｂとの間のデータの送受信だけでは全ての伸長結果を出力バッファ３４０Ｂに出力することができない。この不足分を補うために、余剰入力ポート３３６Ｂと余剰出力ポート３３７Ｂとの間のデータの送受信が行われる。

図８は、一実施形態に係る伸長回路の伸長動作を説明するための概念図である。図８の伸長動作は、図７のブロック内参照部３３０Ｂによって実現される。図８では、整形データ列「ｈｉｊ・・・ａｂｃｄｅｆｇｈｉｊ」を示すシンボルＤを含む伸長結果を出力するケースが例示されている。ヒストリーバッファ１００の最後尾にデータ列「ａｂｃｄｅｆｇ」が格納されている。上記整形データ列のうち、データ列「ｈｉｊ・・・ａｂ」は出力ポート３３４Ｂに格納され、データ列「ｃｄｅｆｇｈｉｊ」は余剰出力ポート３３７Ｂに格納される。つまり、シンボルＤが出力ポート３３４Ｂの後半に存在しているため、整形データ列のデータ数が出力ポート３３４Ｂのデータ数を超え、超えた部分が余剰出力ポート３３７Ｂに格納される。ここで、出力バッファ３４０Ｂのデータ数を超えない分のデータ列であり、出力ポート３３４Ｂに格納されるデータ列を「第１伸長データ」といい、出力バッファ３４０Ｂのデータ数を超えた分のデータ列を「第２伸長データ」という。本実施形態では、第１伸長データが入力バッファ３１０Ｂから出力バッファ３４０Ｂに送信された後に、１サイクル以上後に第２伸長データが入力バッファ３１０Ｂから出力バッファ３４０Ｂに送信される。そして、第１伸長データ及び第２伸長データが結合されることで、伸長結果が生成される。

整形データ列のうちデータ列「ａｂｃｄｅｆｇ」は、ヒストリーバッファに格納されているデータ列「ａｂｃｄｅｆｇ」を用いて整形される。整形データ列のうちデータ列「ｈｉｊ」は、図７に示すブロック内参照部３３０Ｂによって整形される。具体的には、図７のマルチプレクサ３３５Ｂのうち、データ列「ｈｉｊ」の位置に対応するｒ列目の余剰出力ポート３３７Ｂの列に対して設けられたｒ列目のマルチプレクサ３３５Ｂ－ｒを制御することで、位置情報Ｄｄ及び長さ情報Ｌｄに対応するｒ列目の出力ポート３３４Ｂ－ｒのデータが複製されて、ｓ列目の余剰出力ポート３３７Ｂ－ｓに出力される。なお、ｒは１以上ｎ以下の整数である。ｓは（ｎ＋１）以上ｐ以下の整数である。

以上のように、第３実施形態に係るメモリシステム１Ｂによると、伸長結果のデータ数が出力バッファ３４０Ｂのデータ数を超える場合であっても、ヒストリーバッファ１００Ｂに書き戻される前の整形データ列を参照して整形を行うことができる。その結果、圧縮・伸長回路１６Ｂにおける伸長回路４０Ｂの伸長性能を向上させることができる。

＜第４実施形態＞
第４実施形態では、第１実施形態における伸長実行部３００と類似した構成の伸長実行部３００Ｃについて説明する。図９は、一実施形態に係る伸長回路の構成を説明するためのブロック図である。図９に示す伸長実行部３００Ｃは、図２に示す伸長実行部３００に類似しているが、図２のブロック内参照部３３０の代わりに、整形データ列のバイパスラインが設けられている点において、伸長実行部３００と相違する。以下の説明において、図２の構成と同様の構成については説明を省略し、主に図２の構成と相違する点について説明する。

図９に示すように、伸長回路４０Ｃの伸長実行部３００Ｃは、入力バッファ３１０Ｃ、整形部３２０Ｃ、出力バッファ３４０Ｃ、マルチプレクサ３５０Ｃ、第１バイパスライン３６０Ｃ、及び第２バイパスライン３７０Ｃを備える。マルチプレクサ３５０Ｃ、第１バイパスライン３６０Ｃ、及び第２バイパスライン３７０Ｃを併せて「バイパス実行部」という場合がある。マルチプレクサ３５０Ｃの入力端子には、ヒストリーバッファ１００Ｃの出力端子、第１バイパスライン３６０Ｃ、及び第２バイパスライン３７０Ｃが接続されている。マルチプレクサ３５０Ｃの出力端子は入力バッファ３１０Ｃの入力端子に接続されている。第１バイパスライン３６０Ｃは整形部３２０Ｃと出力バッファ３４０Ｃとの間のライン（又は、出力バッファ３４０Ｃの入力端子）に接続されている。第２バイパスライン３７０Ｃは出力バッファ３４０Ｃと出力端子４２Ｃとの間のライン（又は、出力バッファ３４０Ｃの出力端子）、及びヒストリーバッファ１００Ｃの入力端子に接続されている。

マルチプレクサ３５０Ｃは、入力端子４１Ｃに入力されたシンボルに含まれる位置情報及び長さ情報に基づいて制御される。つまり、マルチプレクサ３５０Ｃは、当該位置情報及び長さ情報に基づいて、
（１）ヒストリーバッファ１００Ｃから読み出された伸長済みデータ列
（２）整形部３２０Ｃによって整形された直後の（出力バッファ３４０Ｃに入力される）整形データ列
（３）ヒストリーバッファ１００Ｃに書き込まれる（出力バッファ３４０Ｃから出力される）伸長済みデータ列
のいずれかのデータ列を選択して、入力バッファ３１０Ｃに送信する。

［伸長実行部３００Ｃの伸長動作］
図１０は、一実施形態に係る伸長回路の伸長動作を説明するための概念図である。図１０の（Ａ）は第４実施形態に係る伸長実行部３００Ｃの伸長動作を説明する図であり、図１０の（Ｂ）は比較例に係る伸長回路の伸長動作を説明する図である。図１０の（Ａ）及び（Ｂ）において、縦に並んだ数値は伸長対象（Decode Target）を特定する番号であり、横に並んだ数値はサイクルの順番を意味する。図１０の（Ａ）及び（Ｂ）では、３番目の伸長対象のシンボルが１番目の伸長対象において出力される伸長済みデータ列を参照し、４番目の伸長対象のシンボルが３番目の伸長対象において出力される伸長済みデータ列を参照するケースを示す。

図１０において、「ＲＥＱ」、「ＲＤ」、「ＥＸ」、又は「ＷＢ」と記載された枠（ステージ）は、各サイクル（Cycle）における処理内容を示す。つまり、各ステージの処理は１つのサイクルで実行され、横方向に隣接するステージの処理は異なるサイクルで実行される。図１０の（Ａ）及び（Ｂ）ともに１番目～４番目の４つの伸長対象の動作が示されている。図１０の（Ａ）では、第１サイクル～第７サイクルの７のサイクルの動作が示されている。図１０の（Ｂ）では、第１サイクル～第１０サイクルの１０のサイクルの動作が示されている。異なる伸長対象であっても同一のサイクルに属する処理内容は同じタイミングで実行される。例えば、１番目の伸長対象の「ＲＤ」及び２番目の伸長対象の「ＲＥＱ」は同じサイクル（ここでは第２サイクル）で実行される。

「ＲＥＱ」では、ヒストリーバッファへの読み出し要求をする処理が実行される。「ＲＤ」では、ヒストリーバッファから読み出したデータ列を入力バッファに格納する処理が実行される。「ＥＸ」では、入力バッファに格納されたデータ列の一部を切り出して整形データ列を生成する処理が実行される。「ＷＢ」では、伸長結果として生成された伸長済みデータ列をヒストリーバッファに書き戻す処理が実行される。

図１０の（Ｂ）に示すように、比較例に係る伸長回路では、整形データ列を生成する際に、参照する対象のデータ列がヒストリーバッファに書き込まれている必要がある。したがって、３番目の伸長対象の「ＲＥＱ」（第３サイクル）に応じて「ＲＤ」（第５サイクル）を実行する際に、読み出し対象である１番目の伸長対象の「ＷＢ」（第４サイクル）が完了するまで待機（Ｓｔａｌｌ）（第４サイクル）する必要がある。また、４番目の伸長対象の「ＲＥＱ」（第５サイクル）に応じて「ＲＤ」（第８サイクル）を実行する際に、読み出し対象である３番目の伸長対象の「ＷＢ」（第７サイクル）が完了するまで待機（Ｓｔａｌｌ）（第６～７サイクル）する必要がある。このＳｔａｌｌの影響によって、１番目～４番目の伸長対象に対する伸長処理が完了するまでに１０サイクルが必要である。

一方、図９に示すように、本実施形態に係る伸長実行部３００Ｃでは、第２バイパスライン３７０Ｃ及びマルチプレクサ３５０Ｃを介して「ＷＢ」のステージで生成された伸長済みデータ列を入力バッファ３１０Ｃに格納することができる。したがって、図１０（Ａ）に示すように、３番目の伸長対象の「ＲＤ」を１番目の伸長対象の「ＷＢ」と同じ第４サイクルで実行することができる。また、図９に示すように、第１バイパスライン３６０Ｃ及びマルチプレクサ３５０Ｃを介して「ＥＸ」のステージで生成された整形データ列を入力バッファ３１０Ｃに格納することができる。したがって、図１０（Ａ）に示すように、４番目の伸長対象の「ＲＤ」を３番目の伸長対象の「ＥＸ」と同じ第５サイクルで実行することができる。その結果、図１０（Ｂ）のようにＳｔａｌｌを発生させることなく処理を実行することができるため、７サイクルで１番目～４番目の伸長対象に対する伸長処理を完了することができる。

図１０（Ａ）において、３番目の伸長対象の「ＥＸ」のサイクルで生成される整形データ列を第１整形データ列、４番目の伸長対象の「ＥＸ」のサイクルで生成される整形データ列を第２整形データ列として、上記の構成を以下のように換言することができる。バイパス実行部（マルチプレクサ３５０Ｃ及び第１バイパスライン３６０Ｃ）は、３番目の伸長対象の「ＥＸ」のサイクルにおいて第１整形データ列が生成された後に、４番目の伸長対象の「ＥＸ」のサイクルにおいて第２整形データ列が生成される場合において、第２整形データ列のデータが第１整形データ列のデータと同一の場合、整形部３２０Ｃによって生成された後であって出力バッファ３４０Ｃによって出力される前の第１整形データ列を、整形部３２０Ｃとヒストリーバッファ１００Ｃとの間のマルチプレクサ３５０Ｃに送信する。なお、本実施形態では、第１バイパスライン３６０Ｃ及び第２バイパスライン３７０Ｃがマルチプレクサ３５０Ｃに接続された構成を例示したが、これらのバイパスラインは入力バッファ３１０Ｃに接続されてもよく、整形部３２０Ｃとヒストリーバッファ１００Ｃとの間に設けられた上記以外の回路に接続されてもよい。

また、バイパス実行部（マルチプレクサ３５０Ｃ及び第２バイパスライン３７０Ｃ）は、１番目の伸長対象の「ＷＢ」のサイクルにおいて伸長済みデータ列が生成された後に、３番目の伸長対象の「ＥＸ」のサイクルにおいて整形データ列が生成される場合において、当該整形データ列のデータが上記伸長済みデータ列のデータと同一の場合、出力バッファ３４０Ｃから出力され、ヒストリーバッファに書き込まれる前の伸長済みデータ列を整形部３２０Ｃの前のマルチプレクサ３５０Ｃに送信する。

以上のように、第４実施形態に係るメモリシステム１Ｃによると、整形部３２０Ｃによって生成された直後の整形データ列及び出力バッファ３４０Ｃによって出力され、ヒストリーバッファに書き戻される前の伸長済みデータ列を選択的に利用して、整形データ列を生成することができる。その結果、圧縮・伸長回路１６Ｃにおける伸長回路４０Ｃの伸長性能を向上させることができる。

＜第５実施形態＞
第５実施形態では、第４実施形態における伸長実行部３００Ｃと類似した構成の伸長実行部３００Ｄについて説明する。図１１は、一実施形態に係る伸長回路の構成を説明するためのブロック図である。図１１に示す伸長実行部３００Ｄは、図９に示す伸長実行部３００Ｃに類似しているが、図９の伸長実行部３００Ｃに対して図２のブロック内参照部３３０に相当する構成が追加されている点、及び出力バッファ３４０Ｄに余剰出力バッファ３４５Ｄが追加されている点において、伸長実行部３００Ｃと相違する。以下の説明において、図２及び図９の構成と同様の構成については説明を省略し、主に図２及び図９の構成と相違する点について説明する。

［伸長実行部３００Ｄの構成］
図１１に示すように、整形部３２０Ｄと第１バイパスライン３６０Ｄとの間にブロック内参照部３３０Ｄが設けられている。第１バイパスライン３６０Ｄはブロック内参照部３３０Ｄと出力バッファ３４０Ｄとの間のラインに接続されている。ブロック内参照部３３０Ｄの構成は、図２のブロック内参照部３３０の構成と同じである。また、出力バッファ３４０Ｄに隣接して余剰出力バッファ３４５Ｄが設けられている。余剰出力バッファ３４５Ｄは出力バッファ３４０Ｄの延長部分である。つまり、出力バッファ３４０Ｄ及び余剰出力バッファ３４５Ｄは連続した一連のバッファを構成する。余剰出力バッファ３４５Ｄの入力端子には整形部３２０Ｄの出力端子が接続されている。余剰出力バッファ３４５Ｄの出力端子は整形部３２０Ｄの入力端子に接続されている。つまり、整形部３２０Ｄで整形された一部の整形データ列は、余剰出力バッファ３４５Ｄを介して整形部３２０Ｄに戻される。具体的には、整形部３２０Ｄで整形された整形データ列（又は伸長結果）が出力バッファ３４０Ｄのデータ数を超える場合、出力バッファ３４０Ｄのデータ数を超えない分のデータ列（第１伸長データ）は出力バッファ３４０Ｄに格納され、出力バッファ３４０Ｄのデータ数を超えた分のデータ列（第２伸長データ）は余剰出力バッファ３４５Ｄを介して整形部３２０Ｄに戻される。以下、第２伸長データ列を余剰データ列という場合がある。なお、上記の第１整形データ列（参照されるデータ列）は第１伸長データに含まれる。また、上記の第２整形データ列（第１整形データ列を参照するデータ列）は第２伸長データに含まれる。

図１２は、一実施形態に係る伸長回路の伸長実行部の構成を説明するためのブロック図である。図１２に示すように、マルチプレクサ３５０Ｄから出力されたデータ列は入力バッファ３１０Ｄを介して整形部３２０Ｄに入力される。ここで、整形部３２０Ｄから出力されるデータ数が出力バッファ３４０Ｄのデータ数と同じ又は出力バッファ３４０Ｄのデータ数よりも少ない場合、整形部３２０Ｄから出力される整形データ列は全てブロック内参照部３３０Ｄに入力され、当該整形データ列に基づいて伸長結果が生成される。

一方、整形部３２０Ｄから出力されるデータ数が出力バッファ３４０Ｄのデータ数よりも多い場合、整形データ列のうちの後半のデータ列であって、出力バッファ３４０Ｄのデータ数を超える部分の余剰データ列は、余剰出力バッファ３４５Ｄに送信される。そして、余剰出力バッファ３４５Ｄに送信された余剰データ列は、上記の余剰データ列が余剰出力バッファ３４５Ｄに入力されたサイクルの次のサイクルで整形部３２０Ｄに戻される。整形部３２０Ｄに戻された余剰データ列は、ブロック内参照部３３０Ｄに入力され、当該余剰データ列に基づいて伸長結果が生成される。

［伸長実行部３００Ｄの伸長動作］
図１３は、一実施形態に係る伸長回路の伸長動作を説明するための概念図である。図１３の伸長動作は、図１１及び図１２の伸長実行部３００Ｄによって実現される。図１３の伸長動作は、図８の伸長動作と類似しているが、図８では、整形データ列「ａｂｃｄｅｆｇｈｉｊ」が１つのシンボルＤとして表現されていたのに対して、図１３では、整形データ列「ａｂｃｄｅｆｇｈｉｊ」がシンボルＥ及びシンボルＦの２つのシンボルによって表現されている点において、両者は相違する。具体的には、本実施形態では整形データ列「ａｂｃｄｅｆｇｈｉｊ」をヒストリーバッファ１００Ｄから読み出す処理が２回に分割して行われる。

図１３のデータ列「ｈｉｊ・・・ａｂｃｄｅｆｇ」は、第１サイクルで整形部３２０Ｄに入力される。上記データ列のうちシンボルＥに基づくデータ列「ａｂｃｄｅｆｇ」はヒストリーバッファ１００Ｄから読み出される。整形部３２０Ｄに入力されたデータ列「ｈｉｊ・・・ａｂｃｄｅｆｇ」のうち、出力バッファ３４０Ｄのデータ数と同じデータ数のデータ列「ｈｉｊ・・・ａｂ」がブロック内参照部３３０Ｄを介して出力バッファ３４０Ｄに送信される。一方、整形部３２０Ｄに入力されたデータ列「ｈｉｊ・・・ａｂｃｄｅｆｇ」のうち、後続のデータ列「ｃｄｅｆｇ」は、整形部３２０Ｄから余剰出力バッファ３４５Ｄに送信される。

余剰出力バッファ３４５Ｄに格納されたデータ列「ｃｄｅｆｇ」は、第１サイクルの次の第２サイクルで整形部３２０Ｄに戻される。当該第２サイクルでは、図１３のシンボルＦに基づくデータ列「ｈｉｊ」が整形部３２０Ｄに入力される。当該データ列「ｈｉｊ」は、第１サイクルでブロック内参照部３３０Ｄ又は出力バッファ３４０Ｄから出力されたデータ列「ｈｉｊ」が第１バイパスライン３６０Ｄ又は第２バイパスライン３７０Ｄを介してマルチプレクサ３５０Ｄに送信されたものである。上記のように、余剰出力バッファ３４５Ｄから戻されたデータ列「ｃｄｅｆｇ」及びマルチプレクサ３５０Ｄから入力バッファ３１０Ｄを介して整形部３２０Ｄに入力されたデータ列「ｈｉｊ」は、第２サイクルでブロック内参照部３３０Ｄを介して出力バッファ３４０Ｄに送信される。

上記の構成を換言すると、整形データ列のうちシンボルＥに対応するデータ列「ａｂｃｄｅｆｇ」は、ヒストリーバッファに格納されているデータ列「ａｂｃｄｅｆｇ」を用いて伸長される。整形データ列のうちシンボルＦに対応するデータ列「ｈｉｊ」の伸長は、データ列「ａｂｃｄｅｆｇ」の伸長の後に行われる。具体的には、データ列「ｈｉｊ」の伸長は、データ列「ａｂｃｄｅｆｇ」の伸長の少なくとも１サイクル後のサイクルで行われる。つまり、データ列「ｃｄｅｆｇｈｉｊ」（余剰データ列又は第２伸長データ列）のうちデータ列「ｈｉｊ」（第２整形データ列）に対する読み出し要求を、データ列「ｃｄｅｆｇｈｉｊ」のうちデータ列「ｈｉｊ」以外のデータ（データ列「ｃｄｅｆｇ」）に対する読み出し要求の終了後に行う。

例えば図１１に示すような回路では、入力バッファ３１０Ｄから出力されたデータが整形部３２０Ｄ、ブロック内参照部３３０Ｄ、第１バイパスライン３６０Ｄ、及びマルチプレクサ３５０Ｄを介して入力バッファ３１０Ｄに入力されるパスが各サイクルにおいて最も時間を要するパスである。このパスのデータの移動が完了しないと次のサイクルに進むことができないため、このようなパスの処理が完了する時間が処理時間の律速になる。このようなパスをクリティカルパスという。

図１１に示すような回路において、例えば図８に示すような処理を行おうとすると、最後のデータ列「ｈｉｊ」を生成するためには上記のクリティカルパスが発生してしまう。一方、図１３に示すような処理を行うと、上記のクリティカルパスが発生することを抑制することができる。その結果、圧縮・伸長回路１６Ｄにおける伸長回路４０Ｄの伸長性能を向上させることができる。

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１：メモリシステム、 １０：メモリコントローラ、 １１：プロセッサ、 １２：ＲＡＭ、 １３：ＲＯＭ、 １４：ランダマイザ、 １５：ＥＣＣ回路、 １６：圧縮・伸長回路、 １７：ホストＩ／Ｆ、 １８：メモリＩ／Ｆ、 １９：内部バス、 ２０：不揮発性メモリ、 ３０：ホスト、 ４０：伸長回路、 ４１：入力端子、 ４２：出力端子、 １００：ヒストリーバッファ、 ２００：制御部、 ３００：伸長実行部、 ３１０：入力バッファ、 ３２０：整形部、 ３３０：ブロック内参照部、 ３３１：ブロック内参照実行部、 ３３２：ブロック内参照位置算出部、 ３３３：入力ポート、 ３３４：出力ポート、 ３３５：マルチプレクサ、 ３３６Ｂ：余剰入力ポート、 ３３７Ｂ：余剰出力ポート、 ３３８Ｂ：マルチプレクサ、 ３４０：出力バッファ、 ３４５Ｄ：余剰出力バッファ、 ３５０Ｃ：マルチプレクサ、 ３６０Ｃ：第１バイパスライン、 ３７０Ｃ：第２バイパスライン

Claims (5)

1. 記憶装置と、前記記憶装置を制御し且つ圧縮されたデータを伸長するメモリコントローラと、を備えるメモリシステムであって、
   前記メモリコントローラは、
   伸長済みデータ列を格納するヒストリーバッファと、
   前記ヒストリーバッファに対して読み出し要求をするヒストリーバッファ読み出し制御部と、
   前記ヒストリーバッファから読み出された前記伸長済みデータ列に基づいて第１整形データ列を生成し、前記読み出し要求に対して前記第１整形データ列を前記ヒストリーバッファに書き戻す前に、前記第１整形データ列を参照して第２整形データ列を生成し、前記第１整形データ列及び前記第２整形データ列を用いて伸長結果を生成する伸長実行部と、
   を有し、
   前記読み出し要求は、前記ヒストリーバッファにおけるアドレスを示す位置情報を有し、
   前記伸長実行部は、整形部及びバイパス実行部を有し、
   前記整形部は、前記アドレスに格納された前記伸長済みデータ列の先頭からのデータ数を示す長さ情報に基づいて前記第１整形データ列を生成し、
   前記バイパス実行部は、前記第１整形データ列が生成された後に第２整形データ列が生成される場合において、前記整形部によって生成された後の前記第１整形データ列を前記整形部と前記ヒストリーバッファとの間の回路に送信するメモリシステム。
2. 前記伸長実行部は、ブロック内参照部を有し、
   前記ブロック内参照部は、前記第１整形データ列が前記ヒストリーバッファに書き戻される前に、前記第１整形データ列を参照して前記第２整形データ列を生成する、請求項１に記載のメモリシステム。
3. 前記ブロック内参照部は、前記第１整形データ列及び前記第２整形データ列を前記ヒストリーバッファに書き戻す前に、前記第２整形データ列を参照して第３整形データ列を生成し、前記第１整形データ列、前記第２整形データ列、及び前記第３整形データ列を用いて伸長結果を生成する請求項２に記載のメモリシステム。
4. 前記ブロック内参照部は、前記第１整形データ列及び前記第２整形データ列を前記ヒストリーバッファに書き戻す前に、前記第１整形データ列を参照して第３整形データ列を生成し、前記第１整形データ列、前記第２整形データ列、及び前記第３整形データ列を用いて伸長結果を生成する請求項２に記載のメモリシステム。
5. 前記メモリコントローラは、前記ヒストリーバッファから読み出され、前記伸長実行部に入力される前記伸長済みデータ列を一時的に格納する入力バッファと、
   前記伸長結果を一時的に格納する出力バッファ及び余剰出力バッファと、
   をさらに有し、
   前記伸長実行部は、
   生成される前記伸長結果のデータ数が前記出力バッファのデータ数を超える場合、
   第１サイクルにおいて、前記出力バッファのデータ数を超えない分の第１伸長データを前記入力バッファから前記出力バッファに送信し、前記出力バッファのデータ数を超えた分の第２伸長データを前記入力バッファから前記余剰出力バッファに送信し、
   前記第１サイクルの後の第２サイクルにおいて、前記第２伸長データを前記整形部に戻す、請求項１乃至４のいずれか一に記載のメモリシステム。

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