KR20200126491A - 컨트롤러 및 그 동작 방법 - Google Patents

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KR20200126491A
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Abstract

반도체 메모리 장치의 동작을 제어하는 컨트롤러는 요청 분석부, 맵 캐시 제어부 및 커맨드 생성부를 포함한다. 상기 요청 분석부는 호스트로부터의 제1 요청을 수신하여 제1 요청 정보를 생성한다. 상기 맵 캐시 제어부는 상기 제1 요청 정보에 기초하여, 복수의 맵핑 엔트리들 및 플래그 비트를 포함하는 제1 맵핑 세그먼트를 생성하고, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터인지 시퀀셜 데이터인지에 따라 상기 플래그 비트의 값을 설정한다. 상기 커맨드 생성부는 상기 맵핑 세그먼트를 프로그램 하기 위한 프로그램 커맨드를 생성한다.

Description

컨트롤러 및 그 동작 방법 {CONTROLLER AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치를 제어하기 위한 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 효율적으로 맵 캐시를 관리할 수 있는 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라 반도체 메모리 장치의 동작을 제어하는 컨트롤러는 요청 분석부, 맵 캐시 제어부 및 커맨드 생성부를 포함한다. 상기 요청 분석부는 호스트로부터의 제1 요청을 수신하여 제1 요청 정보를 생성한다. 상기 맵 캐시 제어부는 상기 제1 요청 정보에 기초하여, 복수의 맵핑 엔트리들 및 플래그 비트를 포함하는 제1 맵핑 세그먼트를 생성하고, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터인지 시퀀셜 데이터인지에 따라 상기 플래그 비트의 값을 설정한다. 상기 커맨드 생성부는 상기 맵핑 세그먼트를 프로그램 하기 위한 프로그램 커맨드를 생성한다.
일 실시 예에서, 상기 제1 요청은 데이터의 쓰기 요청 및 갱신 요청 중 어느 하나일 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 제1 맵핑 세그먼트를 저장하는 맵 캐시를 더 포함할 수 있다. 이 경우, 상기 요청 분석부는 상기 호스트로부터 수신되는 제2 요청을 수신하여 제2 요청 정보를 생성할 수 있다. 상기 제2 요청 정보에 기초하여, 상기 맵 캐시 제어부는 상기 맵 캐시에 상기 제2 요청에 대응하는 제2 맵핑 세그먼트가 저장되어 있는지 여부에 따라 상기 커맨드 생성부의 동작을 제어할 수 있다.
일 실시 예에서, 상기 제2 요청은 데이터의 읽기 요청일 수 있다.
일 실시 예에서, 상기 제2 맵핑 세그먼트가 상기 맵 캐시에 저장되어 있는 경우, 상기 맵 캐시 제어부는 상기 제2 맵핑 세그먼트에 기초하여 상기 제2 요청에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어할 수 있다.
일 실시 예에서, 상기 제2 맵핑 세그먼트가 상기 맵 캐시에 저장되어 있지 않은 경우, 상기 맵 캐시 제어부는 상기 제2 맵핑 세그먼트를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어할 수 있다.
일 실시 예에서, 상기 컨트롤러는 데이터 수신부를 더 포함할 수 있다. 상기 데이터 수신부는 상기 반도체 메모리 장치로부터 리드 데이터를 수신할 수 있다. 또한, 상기 데이터 수신부는 상기 리드 데이터로서 상기 제2 맵핑 세그먼트를 수신한 경우, 상기 제2 맵핑 세그먼트에 포함된 플래그 비트의 값을 상기 맵 캐시 제어부로 전달하고, 상기 제2 맵핑 세그먼트를 상기 맵 캐시로 전달할 수 있다.
일 실시 예에서, 상기 맵 캐시는 랜덤 맵 캐시 및 시퀀셜 맵 캐시를 포함할 수 있다. 상기 맵 캐시 제어부는, 상기 데이터 수신부로부터 수신한 플래그 비트의 값에 기초하여 상기 제2 맵핑 세그먼트를 상기 랜덤 맵 캐시 및 상기 시퀀셜 맵 캐시 중 어느 하나에 저장하도록 상기 맵 캐시를 제어할 수 있다.
일 실시 예에서, 상기 플래그 비트의 값이, 상기 제2 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 경우, 상기 맵 캐시는 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들을 상기 랜덤 맵 캐시에 저장할 수 있다.
일 실시 예에서, 상기 플래그 비트의 값이, 상기 제2 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터임을 나태는 경우, 상기 맵 캐시는 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 기초하여 시퀀셜 맵 데이터를 생성하고, 상기 시퀀셜 맵 데이터를 상기 시퀀셜 맵 캐시에 저장할 수 있다.
일 실시 예에서, 상기 시퀀셜 맵 데이터는 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 시작 위치를 나타내는 데이터 및 상기 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 길이를 나타내는 데이터를 포함할 수 있다.
일 실시 예에서, 상기 맵 캐시 제어부는 상기 맵 캐시에 저장된 상기 제2 맵핑 세그먼트에 기초하여, 상기 제2 요청에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어할 수 있다.
본 발명의 다른 실시 예에 따라 반도체 메모리 장치를 제어하기 위한 컨트롤러의 동작 방법은, 상기 반도체 메모리 장치에 프로그램 되는 데이터의 논리 주소-물리 주소의 맵핑 관계를 나타내는 복수의 맵핑 엔트리들 및 플래그 비트를 포함하는 맵핑 세그먼트를 생성하는 단계, 상기 맵핑 엔트리들의 논리 주소에 기초하여, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 상기 플래그 비트의 값을 설정하는 단계를 포함한다.
일 실시 예에서, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인 경우, 상기 플래그 비트의 값을 설정하는 단계에서는 상기 플래그 비트를 1로 설정할 수 있다.
일 실시 예에서, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인 경우, 상기 플래그 비트의 값을 설정하는 단계에서는 상기 플래그 비트를 0으로 설정할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은, 상기 플래그 비트의 값을 설정하는 단계 이후에, 상기 맵핑 세그먼트를 프로그램 하기 위한 프로그램 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하는 단계를 더 포함할 수 있다.
본 발명의 또다른 실시 예에 따라 반도체 메모리 장치를 제어하기 위한 컨트롤러의 동작 방법은, 맵핑 세그먼트를 리드할 것을 결정하는 단계, 상기 맵핑 세그먼트를 리드하기 위한 리드 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하는 단계, 상기 반도체 메모리 장치로부터 맵핑 세그먼트를 수신하는 단계 및 상기 맵핑 세그먼트의 플래그 비트의 값에 기초하여, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계를 포함한다.
일 실시 예에서, 상기 플래그 비트의 값이, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 값인 경우, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계는, 상기 맵핑 세그먼트에 포함된 복수의 맵핑 엔트리들을 상기 맵 캐시에 포함된 랜덤 맵 캐시에 저장하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 플래그 비트의 값이, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 값인 경우, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계는, 상기 맵핑 세그먼트에 포함된 복수의 맵핑 엔트리들에 기초하여 시퀀셜 맵 데이터를 생성하는 단계 및 상기 시퀀셜 맵 데이터를 상기 맵 캐시에 포함된 시퀀셜 맵 캐시에 저장하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 시퀀셜 맵 데이터는, 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 시작 위치를 나타내는 데이터 및 상기 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 길이를 나타내는 데이터를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 효율적으로 맵 캐시를 관리할 수 있는 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 8은 도 7의 맵 캐시(240)의 예시적인 실시 예를 나타내는 블록도이다.
도 9a, 도 9b 및 도 9c는 본 발명의 일 실시 예에 따라 반도체 메모리 장치에 저장되는 맵핑 세그먼트를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해 맵핑 세그먼트를 생성하여 반도체 메모리 장치에 프로그램 하는 과정을 나타내는 순서도이다.
도 11은 도 10의 과정에 의해 반도체 메모리 장치의 메모리 셀 어레이(110)에 프로그램 되는 맵핑 세그먼트를 나타내는 도면이다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따라, 반도체 메모리 장치로부터 리드한 맵핑 세그먼트를 컨트롤러의 맵 캐시에 저장하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해 맵핑 세그먼트를 리드하여 맵 캐시에 저장하는 방법을 나타내는 순서도이다.
도 14는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 15는 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청, 읽기 요청 또는 삭제 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 요청 분석부(210), 커맨드 생성부(220), 맵 캐시 제어부(230), 맵 캐시(240), 데이터 수신부(250) 및 데이터 출력부(260)를 포함할 수 있다.
이하에서는 컨트롤러(200)의 각 구성 요소에 대하여 설명하기로 한다.
요청 분석부(210)는 호스트로부터 요청들(RQs) 또는 쓰기 데이터(W_DATA)를 수신할 수 있다. 호스트로부터 수신되는 요청들(RQs)은 데이터 쓰기 요청, 갱신 요청, 읽기 요청 및 삭제 요청 등을 포함할 수 있다. 호스트로부터 수신되는 요청이 쓰기 요청인 경우, 컨트롤러(200)는 호스트로부터 쓰기 데이터(W_DATA)를 함께 수신할 수 있다. 호스트로부터 수신되는 요청이 갱신 요청인 경우에도, 컨트롤러(200)는 갱신 데이터를 갱신 요청과 함께 수신할 수 있다. 요청 분석부(210)는 수신한 요청들(RQs)을 분석하여 요청 정보(R_inf)를 맵 캐시 제어부(230)로 전달할 수 있다. 맵 캐시 제어부(230)로 전달되는 요청 정보(R_inf)는 맵 캐시에 저장된 맵 또한, 요청 분석부(210)는 수신한 요청들(RQs)에 대응하여 커맨드 생성부(220)의 동작을 제어하기 위한 제1 제어 신호(CTRL1)를 커맨드 생성부(220)로 전달할 수 있다. 호스트로부터 수신되는 요청이 쓰기 요청 또는 갱신 요청인 경우, 요청 분석부(210)는 수신한 쓰기 데이터(W_DATA)를 커맨드 생성부(220)로 함께 전달할 수 있다.
커맨드 생성부(220)는 요청 분석부(210)로부터 수신한 제1 제어 신호(CTRL1)에 기초하여 커맨드들(CMDs)을 생성할 수 있다. 생성되는 커맨드는 리드 커맨드, 프로그램 커맨드 및 소거 커맨드 중 어느 하나일 수 있다. 생성된 커맨드들(CMDs)은 반도체 메모리 장치(100)로 전달될 수 있다. 생성된 커맨드가 프로그램 커맨드인 경우, 커맨드 생성부(220)는 쓰기 데이터(W_DATA)를 프로그램 커맨드와 함께 반도체 메모리 장치(100)로 전달할 수 있다.
한편, 커맨드 생성부(220)는 맵 캐시 제어부(230)로부터 수신되는 제2 제어 신호(CTRL2)에 기초하여 커맨드들(CMDs)을 생성할 수 있다. 제2 제어 신호(CTRL2)에 기초하여 생성되는 커맨드들(CMDs)은 맵핑 세그먼트(MS)와 관련된 커맨드들일 수 있다. 예를 들어, 제2 제어 신호(CTRL2)에 기초하여 생성되는 커맨드들은 반도체 메모리 장치(100)에 저장되어 있는 맵핑 세그먼트(MS)를 리드하기 위한 리드 커맨드, 또는 반도체 메모리 장치(100)에 맵핑 세그먼트(MS)를 프로그램하기 위한 프로그램 커맨드일 수 있다. 제2 제어 신호(CTRL2)에 기초하여 생성되는 커맨드가 맵핑 세그먼트(MS)를 프로그램하기 위한 프로그램 커맨드인 경우, 맵 캐시 제어부는 프로그램 대상이 되는 맵핑 세그먼트(MS)를 제2 제어 신호(CTRL2)와 함께 커맨드 생성부(220)로 전달할 수 있다. 이 경우, 커맨드 생성부(220)는 수신한 맵핑 세그먼트(MS)를 쓰기 데이터(W_DATA)로서 반도체 메모리 장치(100)로 전달할 수 있다.
본 명세서에서, 맵핑 세그먼트(MS)는 복수의 맵핑 엔트리들을 포함하는 데이터 단위를 나타내는 용어일 수 있다. 한편, 맵핑 엔트리들 각각은 대응하는 데이터의 논리 주소와 물리 주소를 맵핑하는 데이터를 포함할 수 있다. 맵핑 세그먼트(MS)와 이에 포함된 맵핑 엔트리들에 관하여는 도 9a 내지 도 9c를 참조하여 후술하기로 한다.
맵 캐시 제어부(230)는 맵핑 세그먼트(MS)의 처리와 관련된 다양한 동작을 수행할 수 있다. 예시적으로, 맵 캐시 제어부(230)는 요청 분석부(210)로부터 수신한 요청 정보(R_inf)에 기초하여 맵 캐시(240)의 동작을 제어할 수 있다. 요청 분석부(210)가 수신한 요청이 데이터의 읽기 요청인 경우, 요청 분석부(210)는 해당 데이터의 논리 주소가 포함된 요청 정보(R_inf)를 맵 캐시 제어부(230)로 전달할 수 있다.
요청 정보(R_inf)에 포함된 논리 주소가 맵 캐시(240)에 저장되어 있는 경우(이와 같은 경우 "캐시-히트되었다"고 한다), 맵 캐시 제어부(230)는 이에 대응하는 맵핑 세그먼트 요청(MRS)을 맵 캐시(240)에 전달할 수 있다. 맵 캐시(240)는 수신한 맵핑 세그먼트 요청(MRS)에 대응하는 맵핑 세그먼트(MS)를 맵 캐시 제어부(230)로 전달할 수 있다. 맵 캐시 제어부(230)는 수신한 맵핑 세그먼트(MS)에서, 요청 정보(R_inf)에 포함된 논리 주소에 대응하는 물리 주소를 커맨드 생성부(220)로 전달할 수 있다. 커맨드 생성부(220)는 맵 캐시 제어부(230)로부터 수신한 물리 주소를 리드 커맨드와 함께 반도체 메모리 장치(100)로 전달할 수 있다. 이에 따라, 반도체 메모리 장치(100)는 리드 커맨드에 대응한 리드 동작을 통해 리드 데이터(R_DATA)를 컨트롤러(200)로 전달할 수 있다. 데이터 수신부(250)는 수신한 리드 데이터(R_DATA)를 데이터 출력부(260)로 전달하고, 데이터 출력부(260)는 수신한 리드 데이터(R_DATA)를 호스트로 전달한다.
요청 정보(R_inf)에 포함된 논리 주소가 맵 캐시(240)에 저장되어 있지 않은 경우(이와 같은 경우 "캐시-미스되었다"고 한다), 해당 논리 주소와 물리 주소의 맵핑 관계를 포함하는 맵핑 세그먼트(MS)를 반도체 메모리 장치(100)로부터 리드하여야 한다. 이를 위해, 맵 캐시 제어부(230)는 해당 맵핑 세그먼트를 리드하기 위한 제2 제어 신호(CTRL2)를 커맨드 생성부(220)로 전달할 수 있다. 커맨드 생성부(220)는 제2 제어 신호(CTRL2)에 기초하여, 맵핑 세그먼트(MS)를 리드하기 위한 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)로 전달된 리드 커맨드에 응답하여, 리드 데이터(R_DATA)가 데이터 수신부(250)로 전달될 수 있다. 수신된 리드 데이터(R_DATA)는 요청 정보(R_inf)에 포함하는 논리 주소에 대한 맵핑 정보를 포함하는 맵핑 세그먼트일 수 있다. 데이터 수신부(250)는 수신한 리드 데이터(R_DATA)에 대응하는 맵핑 세그먼트(MS)를 맵 캐시(240)로 전달할 수 있다. 맵 캐시(240)는 수신한 맵핑 세그먼트(MS)를 저장하고, 또한 이를 맵 캐시 제어부(230)로 전달할 수 있다. 맵 캐시 제어부(230)는 수신한 맵핑 세그먼트(MS)에서, 요청 정보(R_inf)에 포함된 논리 주소에 대응하는 물리 주소를 커맨드 생성부(220)로 전달할 수 있다. 커맨드 생성부(220)는 맵 캐시 제어부(230)로부터 수신한 물리 주소를 리드 커맨드와 함께 반도체 메모리 장치(100)로 전달할 수 있다. 이에 따라, 반도체 메모리 장치(100)는 리드 커맨드에 대응한 리드 동작을 통해 리드 데이터(R_DATA)를 컨트롤러(200)로 전달할 수 있다. 데이터 수신부(250)는 수신한 리드 데이터(R_DATA)를 데이터 출력부(260)로 전달하고, 데이터 출력부(260)는 수신한 리드 데이터(R_DATA)를 호스트로 전달한다.
상술한 바와 같이, 요청 정보(R_inf)에 포함된 논리 주소에 대응하는 맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되어 있는 경우(캐시-히트), 맵 캐시(240)로부터 맵핑 세그먼트(MS)를 로딩하여 데이터의 리드를 위한 물리 주소를 바로 추출할 수 있다. 추출된 물리 주소를 리드 커맨드와 함께 반도체 메모리 장치(100)로 전달함으로써, 반도체 메모리 장치(100)는 호스트로부터 요청된 데이터를 리드하게 된다.
그러나, 요청 정보(R_inf)에 포함된 논리 주소에 대응하는 맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되어 있지 않은 경우(캐시-미스), 호스트로부터 요청받은 데이터의 리드 이전에, 해당 데이터의 논리 주소-물리 주소의 맵핑 관계를 나타내는 맵핑 세그먼트를 먼저 리드하여야 한다. 이에 따라 반도체 메모리 장치는 요청받은 논리 주소를 포함하는 맵핑 세그먼트를 포함하는 데이터를 먼저 리드하여 컨트롤러(200)로 전달하고, 컨트롤러는 수신한 맵핑 세그먼트로부터 리드하여야 할 데이터의 물리 주소를 추출하여 리드 커맨드와 함께 반도체 메모리 장치로 전달한다. 이후에 비로소 호스트로부터 요청받은 데이터의 리드 동작이 수행된다.
위와 같이 캐시-히트되는 경우와 캐시-미스되는 경우를 비교하여 보면, 캐시-미스되는 경우 필요한 맵핑 세그먼트를 리드하는 과정이 추가로 필요하므로 전체 리드 속도가 저하된다. 따라서 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치의 동작 속도를 향상시키기 위해서는, 호스트로부터 데이터의 읽기 요청을 수신하는 경우 해당 데이터의 맵핑 세그먼트가 캐시-히트되는 경우가 많아져야 한다.
맵 캐시(240)는 정적 랜덤 억세스 메모리(Static Random Access Memory; RAM) 또는 동적 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM) 등으로 구성될 수 있으며, 반도체 메모리 장치(100)에 포함된 메모리 셀 어레이(110)와 비교하여 볼 때 상대적으로 작은 용량으로 구성된다. 맵 캐시(240)의 용량이 작기 때문에, 메모리 셀 어레이(110)에 저장된 모든 데이터에 대한 맵핑 세그먼트(MS)를 모두 저장할 수 없으며, 일부만을 저장하게 된다. 이와 같이 한정된 맵 캐시(240)의 용량 하에서 맵핑 세그먼트(MS)의 캐시-히트율을 높이기 위해서는 맵 캐시(240)를 효율적으로 이용할 필요가 있다.
본 발명의 일 실시 예에 따른 컨트롤러(200)의 맵 캐시(240)는 랜덤 데이터에 대한 맵핑 세그먼트와 시퀀셜 데이터에 대한 맵핑 세그먼트를 구분하여 저장하도록 구성된다. 이를 위하여, 반도체 메모리 장치(100)에 맵핑 세그먼트를 저장할 때에 플래그 비트를 통해 해당 맵핑 세그먼트에 저장된 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지 여부를 나타내도록 한다. 이후, 컨트롤러(200)가 맵 캐시(240)에 특정 맵핑 세그먼트를 로딩하는 경우, 반도체 메모리 장치(100)로부터 수신된 맵핑 세그먼트의 플래그 비트에 기초하여 해당 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지 구분한다. 이후, 구분 결과에 따라 맵핑 세그먼트를 구분하여 맵 캐시(240)에 저장하도록 한다.
시퀀셜 데이터의 경우, 각 맵핑 엔트리들을 모두 저장할 필요 없이, 시퀀셜 데이터의 시작 위치에 대응하는 시작 주소와 데이터 길이(length)를 저장함으로써 맵핑 세그먼트의 캐싱에 필요한 용량을 획기적으로 줄일 수 있다. 이에 따라, 본 발명의 일 실시 예에 의하면, 컨트롤러(200)에 포함된 맵 캐시(240)의 한정된 용량을 효율적으로 사용하여 최대한 많은 맵핑 데이터를 포함하도록 함으로써, 저장 장치(1000)의 동작 속도를 향상시킬 수 있다.
도 8은 도 7의 맵 캐시(240)의 예시적인 실시 예를 나타내는 블록도이다.
도 8을 참조하면, 컨트롤러(200)에 포함된 맵 캐시(240)는 랜덤 맵 캐시(241) 및 시퀀셜 맵 캐시(243)를 포함한다. 랜덤 맵 캐시(241)는 랜덤 데이터에 대응하는 맵핑 세그먼트(MS)를 저장하도록 구성된다. 시퀀셜 맵 캐시(243)는 시퀀셜 데이터에 대응하는 맵핑 세그먼트(MS)를 저장하도록 구성된다.
맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되는 경우는 두 가지이다.
맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되는 첫 번째 경우로서, 메모리 장치(100)에 데이터를 프로그램 하는 경우, 프로그램 데이터에 대한 맵핑 세그먼트(MS)가 컨트롤러(200) 내부적으로 생성되어 맵 캐시(240)에 저장된다. 예시적으로, 맵 캐시 제어부(230) 또는 커맨드 생성부(220) 중 어느 하나가 맵핑 세그먼트(MS)를 생성할 수 있다. 이 경우, 맵 캐시 제어부(230)는 생성된 맵핑 세그먼트(MS)에 대응하는 데이터, 즉 쓰기 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지 여부를 이미 파악할 수 있다. 쓰기 데이터가 랜덤 데이터인 경우 맵 캐시 제어부(230)는 제3 제어 신호(CTRL3)를 통해 맵 캐시(240)를 제어하여, 생성된 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241)에 저장하도록 한다. 쓰기 데이터가 시퀀셜 데이터인 경우 맵 캐시 제어부(230)는 제3 제어 신호(CTRL3)를 통해 맵 캐시(240)를 제어하여, 생성된 맵핑 세그먼트(MS)를 시퀀셜 맵 캐시(243)에 저장하도록 한다.
또한, 생성된 맵핑 세그먼트(MS)는 반도체 메모리 장치(100)에도 전달되어 프로그램 된다. 이 경우, 커맨드 생성부(220)는 생성된 맵핑 세그먼트(MS)에 대응하는 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지를 나타내는 플래그 비트를 맵핑 세그먼트(MS)에 삽입하여 반도체 메모리 장치(100)로 전달한다. 반도체 메모리 장치(100)는 플래그 비트가 삽입된 맵핑 세그먼트(MS)를 프로그램하게 된다.
맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되는 두 번째 경우로서, 호스트가 읽기 요청을 컨트롤러(200)로 전달하고, 읽기 요청에 대응하는 맵핑 세그먼트가 맵 캐시(240)에 저장되어 있지 않은 경우(캐시-미스), 반도체 메모리 장치(100)로 해당 맵핑 세그먼트(MS)를 리드하기 위한 리드 커맨드를 전달한다. 전달된 리드 커맨드에 대응하는 리드 데이터(R_DATA)가 데이터 수신부(250)로 수신되고, 데이터 수신부(250)는 리드 데이터(R_DATA)로서 수신된 맵핑 세그먼트(MS)의 플래그 비트(FB)의 값을 맵 캐시 제어부(230)로 전달하고, 맵핑 세그먼트(MS)를 맵 캐시로 전달한다. 플래그 비트(FB)는 수신된 맵핑 세그먼트(MS)에 대응하는 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지를 나타낸다. 따라서, 맵 캐시 제어부(230)는 플래그 비트(FB)를 확인하여 수신된 맵핑 세그먼트(MS)에 대응하는 데이터가 랜덤 데이터인 경우, 제3 제어 신호(CTRL3)를 통해 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241)에 저장하도록 맵 캐시(240)를 제어한다. 또한, 맵 캐시 제어부(230)는 플래그 비트(FB)를 확인하여 수신된 맵핑 세그먼트(MS)에 대응하는 데이터가 시퀀셜 데이터인 경우, 제3 제어 신호(CTRL3)를 통해 맵핑 세그먼트(MS)를 시퀀셜 맵 캐시(243)에 저장하도록 맵 캐시(240)를 제어한다.
이와 같이, 본 발명의 실시 예들에 따른 컨트롤러(200) 및 그 동작 방법에 의하면, 생성된 맵핑 세그먼트(MS)를 반도체 메모리 장치(100)에 저장할 때 해당 맵핑 세그먼트(MS)가 랜덤 데이터 및 시퀀셜 데이터 중 어느 것인지를 나타내는 플래그 비트(FB)를 함께 저장하도록 한다. 또한, 본 발명의 실시 예들에 따른 컨트롤러(200) 및 그 동작 방법에 의하면, 캐시-미스된 상황에서 반도체 메모리 장치(100)로부터 맵핑 세그먼트(MS)를 리드할 때, 플래그 비트(FB)가 나타내는 값에 기초하여 리드된 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241) 및 시퀀셜 맵 캐시(243) 중 어느 하나에 저장한다. 이에 따라, 본 발명의 실시 예에 의하면 컨트롤러(200)에 포함된 맵 캐시(240)의 용량을 효율적으로 활용하여, 저장 장치(1000)의 동작 성능을 향상시킬 수 있다.
도 9a, 도 9b 및 도 9c는 본 발명의 일 실시 예에 따라 반도체 메모리 장치에 저장되는 맵핑 세그먼트를 설명하기 위한 도면이다.
도 9a를 참조하면, 본 발명의 일 실시 예에 따라 생성되어 반도체 메모리 장치에 저장되는 맵핑 세그먼트는 복수의 맵핑 엔트리들(ME1~MEk) 및 플래그 비트(FB)를 포함한다. 복수의 맵핑 엔트리들(ME1~MEk) 각각은 데이터의 논리 주소-물리 주소의 맵핑 관계를 나타내는 데이터일 수 있다. 예시적으로, 복수의 맵핑 엔트리들(ME1~MEk) 각각은 페이지 단위의 데이터에 대한 논리 주소-물리 주소의 맵핑 관계를 나타내는 데이터일 수 있다. 예를 들어, 제1 맵핑 엔트리(ME1)는 특정한 하나의 페이지 데이터의 논리 주소-물리 주소를 나타내는 데이터일 수 있다.
이와 같은 맵핑 세그먼트(MS)는, 호스트의 요청(RQs)에 의해 데이터가 반도체 메모리 장치(100)에 새로이 프로그램 되거나 또는 업데이트된 데이터가 반도체 메모리 장치에 프로그램되는 경우에, 컨트롤러(200)에 의해 생성될 수 있다. 컨트롤러(200)는 해당 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지 여부에 따라 플래그 비트(FB)를 생성하여 맵핑 세그먼트(MS)에 포함시킬 수 있다. 플래그 비트(FB)가 포함된 맵핑 세그먼트(MS)는 반도체 메모리 장치(100)로 전달되어 프로그램 된다.
도 9b는 랜덤 데이터에 대응하는 맵핑 세그먼트의 생성을 설명하기 위한 도면이다. 도 9b에서, 각각의 맵핑 엔트리들(ME1~MEk) 중 시퀀셜 데이터에 대응하는 맵핑 엔트리들은 해칭 표시를 하였다. 즉, 제1 맵핑 엔트리(ME1)와 제2 맵핑 엔트리(ME2)는 서로 연속적인 관계가 없는 랜덤 데이터이다. 반면에, 제3 맵핑 엔트리(ME3) 내지 제5 맵핑 엔트리(ME5)에 대응하는 데이터는 연속적인 논리 주소 및 물리 주소를 가리키는 시퀀셜 데이터이다. 마찬가지로, 제8 내지 제j 맵핑 엔트리(ME8~MEj) 또한 시퀀셜 데이터에 대응하는 맵핑 엔트리들이다.
도 9b에 도시된 맵핑 세그먼트(MS)가 비록 일부 연속적인 데이터를 나타내는 시퀀셜 데이터에 관한 맵핑 엔트리들을 포함하나, 랜덤 데이터에 대응하는 맵핑 엔트리 또한 포함한다. 따라서, 본 발명의 일 실시 예에 따른 컨트롤러(200) 및 그 동작 방법에 의하면, 적어도 일부의 맵핑 엔트리가 랜덤 위치를 가리키기 때문에 플래그 비트의 값을 0으로 설정한다.
도 9c를 참조하면, 맵핑 세그먼트에 포함되는 모든 맵핑 엔트리들(ME1~MEk)이 연속적인 위치를 나타낸다. 도 9c에 도시된 맵핑 세그먼트의 모든 맵핑 엔트리들(ME1~MEk)이 하나의 시퀀셜 데이터에 대응되므로, 플래그 비트의 값을 1로 설정한다.
도 9b 및 도 9c를 참조하면, 맵핑 세그먼트(MS)에 대응하는 데이터가 랜덤 데이터인 경우 플래그 비트의 값을 0으로 설정하고, 맵핑 세그먼트(MS)에 대응하는 데이터가 시퀀셜 데이터인 경우 플래그 비트의 값을 1로 설정하는 예시가 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 실시 예에 따라 맵핑 세그먼트(MS)에 대응하는 데이터가 랜덤 데이터인 경우 플래그 비트의 값을 1로 설정하고, 맵핑 세그먼트(MS)에 대응하는 데이터가 시퀀셜 데이터인 경우 플래그 비트의 값을 0으로 설정할 수도 있음을 알 수 있을 것이다.
도 10은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해 맵핑 세그먼트를 생성하여 반도체 메모리 장치에 프로그램 하는 과정을 나타내는 순서도이다. 이하에서는 도 7 내지 도 10을 참조하여 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 설명하기로 한다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해, 호스트로부터 수신되는 데이터의 쓰기 요청에 따라 맵핑 세그먼트(MS)를 생성한다(S110). 단계(S110)에서, 요청 분석부(210)가 호스트로부터 쓰기 요청 및 쓰기 데이터를 수신할 수 있다. 이에 따라, 요청 분석부(210)는 쓰기 요청에 대응하는 요청 정보(R_inf)를 맵 캐시 제어부(230)로 전달한다. 맵 캐시 제어부(230)는 요청 정보(R_inf)에 기초하여 맵핑 세그먼트(MS)를 생성할 수 있다. 한편, 도 10의 단계(S110)에서는 호스트로부터 수신되는 쓰기 요청에 따라 맵핑 세그먼트를 생성하는 것으로 도시되어 있으나, 실시 예에 따라 호스트로부터 수신되는 갱신 요청에 따라 맵핑 세그먼트를 생성할 수도 있다. 이 경우, 생성된 맵핑 세그먼트는 갱신된 데이터에 대한 논리 주소-물리 주소 맵핑 관계를 포함할 수 있다. 한편, 다른 실시 예에서, 호스트로부터의 요청없이도 맵핑 세그먼트가 생성될 수 있다. 예를 들어, 저장 장치(1000) 내부적으로 반도체 메모리 장치(100)에 대한 가비지 컬렉션 동작을 수행하는 경우, 호스트로부터의 요청없이도 반도체 메모리 장치(100)에 대한 리드 동작 및 프로그램 동작이 수행된다. 이 경우, 가비지 컬렉션 동작에 의해 맵핑 세그먼트가 새롭게 생성될 필요가 있다. 따라서, 실시 예에 따라, 단계(S110)에서는 호스트로부터의 명시적인 요청없이 맵핑 세그먼트가 생성될 수 있다.
이후, 생성된 맵핑 세그먼트(MS)에 포함된 맵핑 엔트리들의 논리 블록 주소(logical block address; LBA) 데이터를 확인한다(S120). 단계(S120)는 맵 캐시 제어부(230)에 의해 수행될 수 있다. 즉, 맵 캐시 제어부(230)는 요청 분석부(210)로부터 수신된 요청 정보(R_inf)에 포함된 LBA 데이터를 확인할 수 있다.
이후, 생성된 맵핑 세그먼트(MS)의 논리 블록 주소에 대응하는 데이터가 시퀀셜 데이터인지 여부를 판단한다(S130). 단계(S130) 또한 맵 캐시 제어부(230)에 의해 수행될 수 있다. 즉, 맵 캐시 제어부(230)는 요청 정보(R_inf)에 포함된 LBA 데이터에 기초하여, 해당 맵핑 세그먼트(MS)에 포함된 맵핑 엔트리들이 연속적인 하나의 시퀀셜 데이터에 대응하는 논리 주소들을 포함하는지, 또는 랜덤 데이터에 대응하는 논리 주소들을 포함하는지를 판단할 수 있다.
맵핑 세그먼트(MS)의 논리 블록 주소에 대응하는 데이터가 시퀀셜 데이터인 경우(S130: 예), 맵핑 세그먼트의 플래그 비트(FB)를 1로 설정한다(S140). 도 9c에 도시된 바와 같이, 맵핑 세그먼트(MS)에 포함된 모든 맵핑 엔트리가 연속적인 논리 주소를 가리키는 경우, 해당 맵핑 세그먼트(MS)에 대응하는 데이터는 하나의 시퀀셜 데이터일 수 있다. 따라서 이 경우 플래그 비트(FB)를 1로 설정한다. 단계(S140)는 맵 캐시 제어부(230)에 의해 수행될 수 있다.
맵핑 세그먼트(MS)의 논리 블록 주소에 대응하는 데이터가 랜덤 데이터인 경우(S130: 아니오), 맵핑 세그먼트의 플래그 비트(FB)를 0으로 설정한다(S150). 도 9b에 도시된 바와 같이, 맵핑 세그먼트(MS)에 포함된 맵핑 엔트리들 중 적어도 일부의 맵핑 엔트리가 랜덤 위치를 가리키는 경우, 해당 맵핑 세그먼트(MS)에 대응하는 데이터를 랜덤 데이터인 것으로 결정할 수 있다. 따라서 이 경우 플래그 비트(FB)를 0으로 설정한다. 단계(S150)는 맵 캐시 제어부(230)에 의해 수행될 수 있다.
이후, 플래그 비트의 값이 설정된 맵핑 세그먼트(MS)를 프로그램하도록 반도체 메모리 장치(100)를 제어한다(S160). 단계(S160)에서, 맵 캐시 제어부(230)가 맵핑 세그먼트(MS)를 커맨드 생성부(220)로 전달할 수 있다. 커맨드 생성부(220)로 전달되는 맵핑 세그먼트(MS)는 단계(S140 또는 S150)에 의해 1 또는 0으로 설정된 플래그 비트를 포함한다. 커맨드 생성부(220)는 프로그램 커맨드와 함께, 수신한 맵핑 세그먼트(MS)를 쓰기 데이터(W_DATA)로서 반도체 메모리 장치(100)에 전달한다. 이에 따라 반도체 메모리 장치(100)는 수신한 맵핑 세그먼트를 프로그램 할 것이다.
이와 같이, 본 발명의 실시 예들에 따른 컨트롤러 및 그 동작 방법에 의하면, 데이터의 종류에 따라 랜덤 데이터 또는 시퀀셜 데이터임을 나타내는 플래그 비트를 포함하는 맵핑 세그먼트를 생성하여, 반도체 메모리 장치의 메모리 셀 어레이에 프로그램하도록 반도체 메모리 장치를 제어할 수 있다.
도 11은 도 10의 과정에 의해 반도체 메모리 장치의 메모리 셀 어레이(110)에 프로그램 되는 맵핑 세그먼트를 나타내는 도면이다.
도 11을 참조하면, 메모리 셀 어레이(110)가 사용자 영역(111) 및 예비 영역(115)으로 구분될 수 있다. 사용자 영역(111)은 호스트로부터 수신된 쓰기 데이터, 즉 사용자 데이터를 저장하는 영역일 수 있다. 예비 영역(115)은 상술한 사용자 데이터 이외에 저장 장치(1000)를 동작시키기 위해 필요한 데이터를 저장하는 영역일 수 있다. 본 발명의 실시 예에서, 사용자 영역(111)에 저장되는 모든 사용자 데이터들(113, ...; UDs) 각각의 논리 주소-물리 주소 맵핑 데이터가 포함된 맵핑 테이블이 예비 영역(115)에 저장될 수 있다. 상기 맵핑 테이블은 복수의 맵핑 세그먼트들(116, 117, ...)을 저장할 수 있다.
예비 영역(115)에 저장된 복수의 맵핑 세그먼트들(116, 117, ...) 각각은 도 9a 내지 도 9c에 도시된 맵핑 세그먼트의 구조를 가질 수 있다. 예를 들어, 맵핑 세그먼트(116)은 맵핑 데이터(116a, MDs) 및 플래그 비트(116b)를 포함할 수 있다. 맵핑 데이터(MDs)는 도 9a 내지 도 9c에 도시된 맵핑 엔트리들(ME1~MEk)을 포함할 수 있다. 한편, 도 11에서, 모든 맵핑 엔트리가 연속적인 위치를 가리키는 경우 해당 맵핑 데이터(MDs)는 해칭 표시되었으며, 적어도 일부의 맵핑 엔트리가 랜덤 위치를 가리키는 경우 해당 맵핑 데이터(MDs)에는 해칭 표시가 되지 않았다. 도 11에 도시된 바와 같이, 모든 맵핑 엔트리가 연속적인 위치를 가리키는 경우, 이에 대응하는 플래그 비트는 1의 값을 가진다. 또한, 적어도 일부의 맵핑 엔트리가 랜덤 위치를 가리키는 경우, 이에 대응하는 플래그 비트는 0의 값을 가진다. 도 11에 도시된 바와 같이, 도 10에 따른 컨트롤러의 동작 방법에 의해, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 저장되는 맵핑 세그먼트들 각각은 해당 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인지 또는 랜덤 데이터인지를 나타내는 플래그 비트를 포함한다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따라, 반도체 메모리 장치로부터 리드한 맵핑 세그먼트를 컨트롤러의 맵 캐시에 저장하는 방법을 설명하기 위한 도면이다.
전술한 바와 같이, 호스트의 리드 요청에 대응하는 맵핑 세그먼트(MS)가 맵 캐시(240)에 저장되어 있지 않은 경우(캐시-미스), 반도체 메모리 장치(100)가 해당 맵핑 세그먼트(MS)를 리드하여 컨트롤러(200)로 전달하고, 컨트롤러(200)는 수신한 맵핑 세그먼트를 맵 캐시(240)에 저장한다. 또한 컨트롤러(200)는 수신한 맵핑 세그먼트(MS)에 기초하여 리드 커맨드를 생성하고, 이를 반도체 메모리 장치(100)로 전달한다.
도 12a에 도시된 바와 같이, 반도체 메모리 장치(100)로부터 수신한 맵핑 세그먼트(MS)의 플래그 비트가 0인 경우, 이는 적어도 일부의 맵핑 엔트리가 랜덤 위치를 가리킨다는 것을 의미한다. 따라서 이 경우 컨트롤러(200)는 수신한 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241)에 저장한다. 맵핑 세그먼트(MS)가 랜덤 맵 캐시(241)에 저장되는 경우, 맵핑 세그먼트(MS)에 포함된 맵핑 엔트리들(ME1~MEk)이 그대로 랜덤 맵 캐시(241)에 저장된다.
도 12b에 도시된 바와 같이, 반도체 메모리 장치(100)로부터 수신한 맵핑 세그먼트(MS)의 플래그 비트가 1인 경우, 이는 모든 맵핑 엔트리가 연속적인 위치를 가리킨다는 것을 의미한다. 따라서 이 경우 컨트롤러(200)는 수신한 맵핑 세그먼트(MS)를 시퀀셜 맵 캐시(243)에 저장한다. 이 경우, 맵핑 세그먼트(MS)에 포함된 모든 맵핑 엔트리들(ME1~MEk)이 저장될 필요가 없다. 맵핑 엔트리들(ME1~MEk)이 시퀀셜 데이터의 연속적인 위치를 가리키므로, 해당 시퀀셜 데이터의 시작 위치와 데이터 길이만으로 전체 시퀀셜 데이터의 위치를 알 수 있다. 일 실시 예에서, 시퀀셜 데이터의 시작 위치는 해당 데이터의 물리 페이지 번호(physical page number; PPN)에 대응할 수 있다. 한편, 데이터 길이는 1024개의 페이지에 대응할 수 있다. 도 12b의 예시에서, k 값은 1024일 수 있다. 이에 따라, 컨트롤러(200)는 맵핑 세그먼트(MS)가 가리키는 시퀀셜 데이터의 시작 논리 주소-시작 물리 주소의 맵핑 관계와 데이터 길이만을 포함하는 시퀀셜 맵 데이터(SMD)를 시퀀셜 맵 캐시(243)에 저장한다. 일 실시 예에서, 하나의 시퀀셜 맵 데이터(SMD)는 1024개의 물리 페이지에 대한 정보를 포함할 수 있다. 예를 들어, 제1 맵핑 엔트리(ME1)가 가리키는 논리 주소-물리 주소의 맵핑 관계와 제1 내지 제k 맵핑 엔트리들(ME1~MEk)이 가리키는 데이터의 전체 길이를 포함하는 시퀀셜 맵 데이터(SMD)를 생성하여 이를 시퀀셜 맵 캐시(243)에 저장할 수 있다. 모든 맵핑 엔트리들이 랜덤 맵 캐시에 저장되는 경우를 나타내는 도 12a와 비교하여 볼 때, 시퀀셜 데이터에 대한 맵핑 세그먼트(MS)를 시퀀셜 맵 데이터(SMD)로 변환하여 시퀀셜 맵 캐시(243)에 저장하는 도 12b의 경우 맵 캐시의 용량을 매우 적게 사용하면서도 동일한 크기의 데이터에 대한 맵핑 데이터를 캐싱할 수 있다. 따라서 이 경우 맵 캐시(240)의 용량을 효율적으로 사용할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해 맵핑 세그먼트를 리드하여 맵 캐시에 저장하는 방법을 나타내는 순서도이다. 이하에서는 도 7, 도 8, 도 12a, 도 12b 및 도 13을 함께 참조하여, 본 발명에 따라 맵핑 세그먼트를 리드하여 맵 캐시에 저장하는 방법을 설명하기로 한다.
도 13을 참조하면, 먼저 맵핑 세그먼트를 리드할 것을 결정한다(S210). 전술한 바와 같이 단계(S210)는 맵핑 세그먼트가 캐시-미스되는 경우 수행될 수 있다. 즉, 요청 분석부(210)가 호스트로부터 데이터의 읽기 요청을 수신하여 요청 정보(R_inf)를 맵 캐시 제어부(230)로 전달하고, 맵 캐시(240)에 해당 읽기 요청에 대응하는 맵핑 세그먼트(MS)가 존재하지 않는 경우, 맵 캐시 제어부(230)는 반도체 메모리 장치(100)로부터 해당 맵핑 세그먼트(MS)를 리드할 것을 결정할 수 있다.
이후, 캐시-미스된 맵핑 세그먼트를 리드하기 위한 리드 커맨드를 반도체 메모리 장치로 전달한다(S220). 단계(S210)에서 맵핑 세그먼트(MS)를 리드할 것으로 결정한 맵 캐시 제어부는, 단계(S220)에서 제2 제어 신호(CTRL2)를 커맨드 생성부(220)로 전달한다. 커맨드 생성부(220)는 수신한 제2 제어 신호(CTRL2)에 기초하여 맵핑 세그먼트(MS)를 리드하기 위한 리드 커맨드를 생성하여 반도체 메모리 장치로 전달한다.
이후, 컨트롤러(200)는 반도체 메모리 장치(100)로부터 맵핑 세그먼트(MS)를 수신한다(S230). 이전의 단계(S220)에 의해 전달된 리드 커맨드에 응답하여, 반도체 메모리 장치(100)는 도 11의 예비 영역(115)에 저장된 맵핑 세그먼트들 중 수신한 리드 커맨드에 대응하는 맵핑 세그먼트를 리드하여 컨트롤러(200)로 전달할 것이다. 해당 맵핑 세그먼트는 리드 데이터(R_DATA)로서 데이터 수신부(250)에 의해 수신된다.
이후, 수신된 맵핑 세그먼트의 플래그 비트(FB)가 1로 설정되었는지 여부를 판단한다(S240). 단계(S230)에서 리드 데이터(R_DATA)로서 맵핑 세그먼트를 수신한 데이터 수신부(250)는 해당 맵핑 세그먼트(MS)의 플래그 비트(FB)에 저장된 값을 맵 캐시 제어부(230)로 전달할 수 있다. 단계(S240)에서 맵 캐시 제어부(230)가 플래그 비트(FB)를 수신하여 해당 값이 1로 설정되어 있는지 여부를 판단한다.
맵핑 세그먼트의 플래그 비트가 1로 설정되어 있는 경우(S240: 예), 컨트롤러(200)는 수신한 맵핑 세그먼트(MS)를 시퀀셜 맵 캐시에 저장한다(S250). 단계(S250)에서, 데이터 수신부(250)는 리드 데이터(R_DATA)로서 수신한 맵핑 세그먼트(MS)를 맵 캐시(240)로 전달한다. 맵 캐시 제어부(230)는 제3 제어 신호(CTRL3)를 통해 수신한 맵핑 세그먼트(MS)를 시퀀셜 맵 캐시(243)에 저장하도록 맵 캐시(240)를 제어한다. 맵 캐시 제어부(230)의 제어에 따라, 도 12b에 도시된 바와 같이, 맵 캐시(240)는 수신한 맵핑 세그먼트(MS)의 맵핑 엔트리들에 기초하여 시퀀셜 맵 데이터(SMD)를 생성하고, 생성된 시퀀셜 맵 데이터를 시퀀셜 맵 캐시(243)에 저장한다.
맵핑 세그먼트의 플래그 비트가 0으로 설정되어 있는 경우(S240: 아니오), 컨트롤러(200)는 수신한 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241)에 저장한다(S260). 단계(S260)에서, 데이터 수신부(250)는 리드 데이터(R_DATA)로서 수신한 맵핑 세그먼트(MS)를 맵 캐시(240)로 전달한다. 맵 캐시 제어부(230)는 제3 제어 신호(CTRL3)를 통해 수신한 맵핑 세그먼트(MS)를 랜덤 맵 캐시(241)에 저장하도록 맵 캐시(240)를 제어한다. 맵 캐시 제어부(230)의 제어에 따라, 도 12a에 도시된 바와 같이, 맵 캐시(240)는 수신한 맵핑 세그먼트(MS)의 맵핑 엔트리들(ME1~MEk)을 랜덤 맵 캐시(241)에 저장한다.
한편, 도 13에는 도시되지 않았으나, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법은, 단계(S250) 또는 단계(S260) 이후에, 수신한 맵핑 세그먼트에 기초한 리드 동작을 수행하도록 반도체 메모리 장치를 제어하는 단계가 더 포함될 수 있다. 이 경우, 맵 캐시 제어부(230)는 맵 캐시에 저장된 맵핑 세그먼트에 기초하여, 맵핑 세그먼트에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 커맨드 생성부(220)를 제어할 수 있다. 이 경우, 맵핑 세그먼트에 대응하는 데이터의 특징에 따라 맵 캐시는 맵핑 세그먼트를 랜덤 맵 캐시 또는 시퀀셜 맵 캐시에 저장하고 있을 것이다. 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터인 경우, 랜덤 맵 캐시가 해당 맵핑 세그먼트에 대응하는 복수의 맵핑 엔트리들을 저장하고 있을 것이다. 한편, 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인 경우, 시퀀셜 맵 캐시가 상기 맵핑 세그먼트에 대응되는 시퀀셜 맵 데이터를 저장하고 있을 것이다. 맵 캐시 제어부(230)는 랜덤 맵 캐시 및 시퀀셜 맵 캐시 중 어느 하나에 저장된 데이터에 기초하여, 맵핑 세그먼트에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 커맨드 생성부(220)를 제어할 수 있다.
이와 같이, 본 발명의 실시 예들에 따른 컨트롤러 및 그 동작 방법에 의하면, 반도체 메모리 장치(100)로부터 수신한 맵핑 세그먼트(MS)의 플래그 비트(FB) 값에 기초하여, 수신된 맵핑 세그먼트(MS)의 맵핑 엔트리들(ME1~MEk)을 랜덤 맵 캐시(241)에 저장하거나, 맵핑 엔트리들(ME1~MEk)에 기초하여 시퀀셜 맵 데이터(SMD)를 생성하여 시퀀셜 맵 캐시(243)에 저장할 수 있다. 이에 따라 컨트롤러(200)의 맵 캐시(240)의 저장 용량을 더욱 효율적으로 사용할 수 있으며, 결과적으로 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치(1000)의 동작 속도가 향상된다. 부수적으로, 맵 캐시(240)의 저장 용량을 효율적으로 사용하여 맵핑 세그먼트의 캐시-히트 확률을 높이므로, 메모리 셀 어레이(110)의 예비 영역(115)에 대한 리드 횟수를 줄일 수 있다. 이에 따라 메모리 셀 어레이(110)를 포함하는 반도체 메모리 장치의 수명 및 동작 신뢰성 또한 향상될 수 있다.
도 14는 도 4의 반도체 메모리 장치를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 14를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
도 14의 반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
도 7을 함께 참조하면, 도 7에 도시된 맵 캐시(240)는 도 14에 도시된 램(1210)으로서 구현될 수 있다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
도 7을 함께 참조하면, 도 7에 도시된 맵 캐시 제어부(230) 및 커맨드 생성부(220)는 도 14의 프로세싱 유닛(1220)으로서 구현될 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
도 7을 함께 참조하면, 도 7에 도시된 요청 분석부(210) 및 데이터 출력부(260)는 도 14에 도시된 호스트 인터페이스(1230)로서 구현될 수 있다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
도 7을 함께 참조하면, 도 7에 도시된 데이터 수신부(250)는 도 14에 도시된 메모리 인터페이스(1240)로서 구현될 수 있다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 도 14의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 15를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 14를 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 15에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 16은 도 15를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 16에서, 반도체 메모리 칩(2100)은 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 칩(2100)은 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 14를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 14 및 도 15를 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 메모리 컨트롤러 210: 요청 분석부
220: 커맨드 생성부 230: 맵 캐시 제어부
240: 맵 캐시 241: 랜덤 맵 캐시
243: 시퀀셜 맵 캐시 250: 데이터 수신부
260: 데이터 출력부

Claims (20)

  1. 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    호스트로부터의 제1 요청을 수신하여 제1 요청 정보를 생성하는 요청 분석부;
    상기 제1 요청 정보에 기초하여, 복수의 맵핑 엔트리들 및 플래그 비트를 포함하는 제1 맵핑 세그먼트를 생성하고, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터인지 시퀀셜 데이터인지에 따라 상기 플래그 비트의 값을 설정하는 맵 캐시 제어부; 및
    상기 맵핑 세그먼트를 프로그램 하기 위한 프로그램 커맨드를 생성하는 커맨드 생성부를 포함하는, 컨트롤러.
  2. 제1 항에 있어서, 상기 제1 요청은 데이터의 쓰기 요청 및 갱신 요청 중 어느 하나인 것을 특징으로 하는, 컨트롤러.
  3. 제1 항에 있어서, 상기 제1 맵핑 세그먼트를 저장하는 맵 캐시를 더 포함하고,
    상기 요청 분석부는 상기 호스트로부터 수신되는 제2 요청을 수신하여 제2 요청 정보를 생성하고,
    상기 제2 요청 정보에 기초하여, 상기 맵 캐시 제어부는 상기 맵 캐시에 상기 제2 요청에 대응하는 제2 맵핑 세그먼트가 저장되어 있는지 여부에 따라 상기 커맨드 생성부의 동작을 제어하는 것을 특징으로 하는, 컨트롤러.
  4. 제3 항에 있어서, 상기 제2 요청은 데이터의 읽기 요청인 것을 특징으로 하는, 컨트롤러.
  5. 제4 항에 있어서, 상기 제2 맵핑 세그먼트가 상기 맵 캐시에 저장되어 있는 경우, 상기 맵 캐시 제어부는 상기 제2 맵핑 세그먼트에 기초하여 상기 제2 요청에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어하는 것을 특징으로 하는, 컨트롤러.
  6. 제4 항에 있어서, 상기 제2 맵핑 세그먼트가 상기 맵 캐시에 저장되어 있지 않은 경우, 상기 맵 캐시 제어부는 상기 제2 맵핑 세그먼트를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어하는 것을 특징으로 하는, 컨트롤러.
  7. 제6 항에 있어서, 상기 반도체 메모리 장치로부터 리드 데이터를 수신하는 데이터 수신부를 더 포함하고, 상기 데이터 수신부는:
    상기 리드 데이터로서 상기 제2 맵핑 세그먼트를 수신한 경우, 상기 제2 맵핑 세그먼트에 포함된 플래그 비트의 값을 상기 맵 캐시 제어부로 전달하고;
    상기 제2 맵핑 세그먼트를 상기 맵 캐시로 전달하는 것을 특징으로 하는, 컨트롤러.
  8. 제7 항에 있어서, 상기 맵 캐시는 랜덤 맵 캐시 및 시퀀셜 맵 캐시를 포함하고,
    상기 맵 캐시 제어부는, 상기 데이터 수신부로부터 수신한 플래그 비트의 값에 기초하여 상기 제2 맵핑 세그먼트를 상기 랜덤 맵 캐시 및 상기 시퀀셜 맵 캐시 중 어느 하나에 저장하도록 상기 맵 캐시를 제어하는 것을 특징으로 하는, 컨트롤러.
  9. 제8 항에 있어서, 상기 플래그 비트의 값이, 상기 제2 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 경우,
    상기 맵 캐시는 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들을 상기 랜덤 맵 캐시에 저장하는 것을 특징으로 하는, 컨트롤러.
  10. 제8 항에 있어서, 상기 플래그 비트의 값이, 상기 제2 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터임을 나태는 경우,
    상기 맵 캐시는 상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 기초하여 시퀀셜 맵 데이터를 생성하고, 상기 시퀀셜 맵 데이터를 상기 시퀀셜 맵 캐시에 저장하는 것을 특징으로 하는, 컨트롤러.
  11. 제10 항에 있어서, 상기 시퀀셜 맵 데이터는:
    상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 시작 위치를 나타내는 데이터; 및
    상기 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 길이를 나타내는 데이터를 포함하는 것을 특징으로 하는, 컨트롤러.
  12. 제8 항에 있어서, 상기 맵 캐시 제어부는 상기 맵 캐시에 저장된 상기 제2 맵핑 세그먼트에 기초하여, 상기 제2 요청에 대응하는 데이터를 리드하기 위한 리드 커맨드를 생성하도록 상기 커맨드 생성부를 제어하는 것을 특징으로 하는, 컨트롤러.
  13. 반도체 메모리 장치를 제어하기 위한 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치에 프로그램 되는 데이터의 논리 주소-물리 주소의 맵핑 관계를 나타내는 복수의 맵핑 엔트리들 및 플래그 비트를 포함하는 맵핑 세그먼트를 생성하는 단계;
    상기 맵핑 엔트리들의 논리 주소에 기초하여, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 플래그 비트의 값을 설정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인 경우, 상기 플래그 비트의 값을 설정하는 단계에서는 상기 플래그 비트를 1로 설정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제13 항에 있어서, 상기 맵핑 세그먼트에 대응하는 데이터가 시퀀셜 데이터인 경우, 상기 플래그 비트의 값을 설정하는 단계에서는 상기 플래그 비트를 0으로 설정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제13 항에 있어서, 상기 플래그 비트의 값을 설정하는 단계 이후에,
    상기 맵핑 세그먼트를 프로그램 하기 위한 프로그램 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  17. 반도체 메모리 장치를 제어하기 위한 컨트롤러의 동작 방법으로서:
    맵핑 세그먼트를 리드할 것을 결정하는 단계;
    상기 맵핑 세그먼트를 리드하기 위한 리드 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하는 단계;
    상기 반도체 메모리 장치로부터 맵핑 세그먼트를 수신하는 단계; 및
    상기 맵핑 세그먼트의 플래그 비트의 값에 기초하여, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계를 포함하는, 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 플래그 비트의 값이, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 값인 경우, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계는,
    상기 맵핑 세그먼트에 포함된 복수의 맵핑 엔트리들을 상기 맵 캐시에 포함된 랜덤 맵 캐시에 저장하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  19. 제17 항에 있어서, 상기 플래그 비트의 값이, 상기 맵핑 세그먼트에 대응하는 데이터가 랜덤 데이터임을 나타내는 값인 경우, 상기 맵핑 세그먼트를 맵 캐시에 저장하는 단계는:
    상기 맵핑 세그먼트에 포함된 복수의 맵핑 엔트리들에 기초하여 시퀀셜 맵 데이터를 생성하는 단계; 및
    상기 시퀀셜 맵 데이터를 상기 맵 캐시에 포함된 시퀀셜 맵 캐시에 저장하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  20. 제19 항에 있어서, 상기 시퀀셜 맵 데이터는:
    상기 제2 맵핑 세그먼트에 포함된 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 시작 위치를 나타내는 데이터; 및
    상기 맵핑 엔트리들에 대응하는 상기 시퀀셜 데이터의 길이를 나타내는 데이터를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
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