KR20210094383A - 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치 - Google Patents

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치 Download PDF

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KR20210094383A
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Abstract

저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 제1 워드 라인과 연결된 제1 물리 페이지 및 제2 워드 라인과 연결된 제2 물리 페이지를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 리드 동작을 제어한다. 상기 제1 물리 페이지 및 상기 제2 물리 페이지에는 동일한 데이터가 각각 저장된다. 상기 반도체 메모리 장치는 상기 제1 물리 페이지 및 상기 제2 물리 페이지 중 어느 하나를 랜덤하게 선택하여 상기 데이터를 리드한다.

Description

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치 {SEMICONDUCTOR MEMORY DEVICE, CONTROLLER AND STORAGE DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 저장 장치에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 신뢰성이 향상된 반도체 메모리 장치 및 이를 제어하는 컨트롤러를 제공한다.
본 발명의 일 실시 예에 따른 저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 제1 워드 라인과 연결된 제1 물리 페이지 및 제2 워드 라인과 연결된 제2 물리 페이지를 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 리드 동작을 제어한다. 상기 제1 물리 페이지 및 상기 제2 물리 페이지에는 동일한 데이터가 각각 저장된다. 상기 반도체 메모리 장치는 상기 제1 물리 페이지 및 상기 제2 물리 페이지 중 어느 하나를 랜덤하게 선택하여 상기 데이터를 리드한다.
본 발명의 다른 실시 예에 따른 저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 물리 페이지들을 갖는 페이지 그룹을 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 리드 동작을 제어한다. 상기 페이지 그룹 내 복수의 물리 페이지들에는 동일한 데이터가 각각 저장된다. 상기 반도체 메모리 장치는 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 선택하여 상기 데이터를 리드한다.
본 발명의 또 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 물리 페이지들 각각에 동일한 페이지 데이터가 저장된 반도체 메모리 장치의 리드 동작이 제어된다. 상기 방법은 상기 복수의 물리 페이지들에 저장된 상기 페이지 데이터를 리드할 것을 결정하는 단계, 상기 결정에 응답하여, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 리드 어드레스를 랜덤하게 생성하는 단계, 생성된 리드 어드레스에 기초하여 리드 커맨드를 생성하는 단계 및 생성된 리드 어드레스 및 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따라, 동일한 페이지 데이터가 각각 저장된 복수의 물리 페이지들을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 페이지 데이터를 리드하기 위한 리드 커맨드를 수신하는 단계, 상기 리드 커맨드의 수신에 응답하여, 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 선택하는 단계 및 상기 선택된 물리 페이지에 대한 리드 동작을 수행하는 단계를 포함한다.
본 기술은 신뢰성이 향상된 반도체 메모리 장치 및 이를 제어하는 컨트롤러를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록에 저장된 데이터를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 9는 페이지 그룹의 예시를 나타내는 회로도이다.
도 10은 복수의 페이지 그룹을 포함하는 메모리 블록의 예시를 나타내는 회로도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 멀티 페이지 프로그램 동작의 예시적인 실시 예를 나타내는 순서도이다.
도 13은 멀티 페이지 프로그램 동작의 다른 실시 예를 나타내는 순서도이다.
도 14는 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다.
도 16은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 18a, 도 18b, 도 18c 및 도 18d는 본 발명의 일 실시 예에 따라 캠 리드 동작이 반복 수행되는 예시를 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 20은 본 발명의 다른 실시 예에 따른 컨트롤러를 나타내는 블록도이다.
도 21은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100')를 나타내는 블록도이다.
도 22는 도 21에 도시된 랜덤 어드레스 생성부(101)의 예시적인 실시 예를 나타내는 블록도이다.
도 23은 본 발명의 다른 실시 예에 따른 컨트롤러(200')의 동작 방법을 나타내는 순서도이다.
도 24는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100')의 동작 방법을 나타내는 순서도이다.
도 25는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 26은 도 25의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 27은 도 26을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청, 읽기 요청 또는 삭제 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 내용-주소화 메모리 영역(Content Addressable Memory Area; CAM Area), 즉 캠 영역을 포함할 수 있다. 캠 영역은 적어도 하나의 캠 블록을 포함할 수 있다. 일 실시 예에서, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 적어도 하나의 메모리 블록은 반도체 메모리 장치(100)에 대한 옵션 파라미터에 대한 데이터, 초기 설정 리드 전압 인덱스들에 대한 데이터, 및 리드 리트라이 테이블에 대한 데이터들을 저장하기 위한 캠 블록으로 정의될 수 있으며, 나머지 메모리 블록들은 노멀 메모리 블록으로 정의될 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 캠 영역에 대한 리드 커맨드를 반도체 메모리 장치(100)로 전달하는 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스 또한 반도체 메모리 장치(100)로 전달한다. 이 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스는, 동일한 페이지 데이터를 공통적으로 저장하고 있는 적어도 두 개의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대응하는 어드레스로서 결정된다.
이를 위해, 본 발명의 일 실시 예에 따른 컨트롤러(200)는 랜덤 어드레스 생성부(201)를 포함한다. 랜덤 어드레스 생성부(201)는 리드 동작의 대상이 되는 물리 페이지를 랜덤하게 선택하여 이에 대응하는 어드레스를 생성한다. 따라서, 캠 리드 동작이 반복 수행되는 경우, 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예에 따르면, 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록은 반도체 메모리 장치(100)에 대한 옵션 파라미터에 대한 데이터, 초기 설정 리드 전압 인덱스들에 대한 데이터, 및 리드 리트라이 테이블에 대한 데이터들을 저장하기 위한 캠(CAM; content addressed memory) 블록으로 정의될 수 있으며, 나머지 메모리 블록들(BLK1~BLKz-1)은 노멀 메모리 블록으로 정의될 수 있다.
캠 블록과 노멀 메모리 블록은 동일한 구조를 가질 수 있다. 구체적으로 캠 블록에는 데이터 입출력 동작과 관련하여 설정된 조건들이나 기타 정보들이 저장될 수 있다. 실시 예에서, 캠 블록에는 읽기/쓰기 실시 횟수(P/E Cycle), 불량 컬럼 어드레스, 불량 블록 어드레스 정보가 저장될 수 있다. 실시 예에서, 캠 블록에는 반도체 메모리 장치(100)가 동작하기 위해 필요한 옵션 정보, 예를 들면 프로그램 전압 정보와, 읽기 전압 정보, 소거 전압 정보 또는 셀의 게이트 산화막 두께 정보 등이 저장될 수 있다. 실시 예에서, 캠 블록에는 리페어 정보가 저장될 수 있다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
반도체 메모리 장치(100)의 동작과 관련된, 전술한 옵션 정보는 반도체 메모리 장치(100)의 상기 캠 블록에 저장될 수 있다. 전술한 옵션 정보에 있어서, 하나의 페이지 데이터가 제1 및 제2 물리 페이지에 동일하게 저장될 수 있다. 즉, 제1 물리 페이지와 제2 물리 페이지는 동일한 페이지 데이터를 저장할 수 있다. 다른 실시 예에서, 전술한 옵션 정보는 3개 이상의 물리 페이지에 동일하게 저장될 수 있다. 이렇듯, 캠 영역에 옵션 정보 등을 저장할 때 하나의 페이지 데이터가 적어도 둘 이상의 물리 페이지에 동일하게 저장되도록 한다. 인접한 물리 페이지가 서로 다른 데이터를 저장하는 경우, 데이터의 신뢰성이 하락할 수 있기 때문이다.
통상적인 경우, 컨트롤러(200)가 캠 영역에 저장된 옵션 정보를 필요로 하는 경우, 캠 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 이 경우, 컨트롤러(200)는 옵션 정보가 실제로 저장된 물리 페이지의 어드레스는 반도체 메모리 장치(100)에 전달하지 않는다. 통상적으로, 반도체 메모리 장치(100)는 캠 영역의 어드레스에 관한 정보를 가지고 있기 때문에, 캠 리드 커맨드를 수신하는 경우 이에 대응하는 캠 영역의 데이터를 리드하여 컨트롤러(200)로 전달한다. 캠 영역의 데이터를 리드하는 동작을 “캠 리드 동작”으로 지칭할 수 있다. 캠 영역에 포함된 적어도 둘 이상의 물리 페이지에 동일하게 저장된 데이터에 대한 리드 동작을 수행할 때, 미리 결정된 하나의 물리 페이지에 대한 리드 동작을 수행한다. 캠 리드 동작이 반복 수행되어도 상기 미리 결정된 하나의 물리 페이지에 대한 리드 동작을 수행한다. 동일한 데이터를 저장하고 있는 복수의 물리 페이지들 중 미리 결정된 하나의 물리 페이지에 대하여만 반복적으로 캠 리드 동작을 수행하므로, 해당 물리 페이지에 포함된 메모리 셀들의 문턱 전압 특성이 열화될 수 있다. 이는 캠 리드 동작의 신뢰성을 악화시키는 요인이 된다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 캠 영역에 대한 리드 커맨드를 반도체 메모리 장치(100)로 전달하는 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스 또한 반도체 메모리 장치(100)로 전달한다. 이 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스는, 동일한 페이지 데이터를 공통적으로 저장하고 있는 적어도 두 개의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대응하는 어드레스로서 결정된다.
반도체 메모리 장치(100)는 캠 영역에 대한 리드 커맨드 및 어드레스를 수신한다. 한편, 반도체 메모리 장치(100)는 수신한 어드레스에 대응하는 물리 페이지의 데이터를 리드하여 컨트롤러(200)로 전달한다. 컨트롤러(200)로부터 수신되는 어드레스가 캠 영역 내 복수의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대응하는 어드레스이므로, 캠 리드 동작이 반복 수행될 때마다 실제 리드 동작의 대상이 되는 물리 페이지 또한 랜덤하게 결정된다. 따라서, 캠 리드 동작이 반복 수행되는 경우, 캠 영역 내 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)는 컨트롤러(200)로부터 캠 영역에 대한 리드 커맨드만을 수신한다. 한편, 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하여, 캠 영역 내 복수의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대한 리드 동작을 수행한다. 이를 위하여, 반도체 메모리 장치(100)는 캠 영역에 대한 리드 커맨드를 수신하는 경우, 캠 영역 내 복수의 물리 페이지들 각각에 대응하는 어드레스들 중 어느 하나를 랜덤하게 선택한다. 또한, 반도체 메모리 장치(100)는 랜덤하게 선택된 어드레스에 대응하는 물리 페이지의 데이터를 리드하여 컨트롤러(200)로 전달한다. 이에 따라 캠 리드 동작이 반복 수행될 때마다 실제 리드 동작의 대상이 되는 물리 페이지 또한 랜덤하게 결정된다. 결과적으로, 캠 리드 동작이 반복 수행되는 경우, 캠 영역 내 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록에 저장된 데이터를 설명하기 위한 도면이다. 도 7을 참조하면, 메모리 블록(BLK)의 일부가 도시되어 있다. 도 8의 메모리 블록(BLK)은 캠 블록일 수 있다. 보다 구체적으로, 메모리 블록(BLK)의 제27 내지 제34 워드 라인(WL27~WL34)과 제11 내지 제15 비트 라인(BL11~BL15)에 의해 정의되는 메모리 셀들이 도시되어 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 메모리 블록들(BLK1~BLKz) 중 적어도 하나는 페이지 그룹(PG)을 포함한다. 상기 페이지 그룹(PG)은 적어도 두 개의 물리 페이지를 포함한다. 도 7의 예시에서, 페이지 그룹(PG)은 제30 워드 라인(WL30)에 대응하는 물리 페이지(제1 페이지) 및 제31 워드 라인(WL31)에 대응하는 물리 페이지(제2 페이지)를 포함한다. 상기 제1 페이지 및 제2 페이지에는 동일한 데이터가 저장된다. 다시 말하면, 하나의 페이지 그룹(PG)에 속하는 복수의 물리 페이지들은 동일한 데이터를 저장한다.
일 실시 예에서, 상기 페이지 그룹(PG)에 속하는 제1 및 제2 페이지에 동일한 데이터를 저장하기 위해, 프로그램 동작 시 제30 워드 라인(WL30) 및 제31 워드 라인(WL31)이 동시에 선택될 수 있다.
선택되지 않은 나머지 워드 라인들(WL27~WL29, WL32~WL34)에는 프로그램 패스 전압(Vpass1)이 인가된다. 한편, 선택된 워드 라인들(WL30, WL31)에는 프로그램 전압(Vpgm)이 동시에 인가된다. 이에 따라, 선택된 워드 라인들(WL30, WL31)에 각각 대응하는 제1 및 제2 물리 페이지에는 동일한 데이터가 저장된다.
이상에서는 제30 및 제31 워드 라인(WL30, WL31)에 동시에 프로그램 펄스를 인가하여, 제1 및 제2 물리 페이지에 동일한 데이터를 저장하는 방법을 설명하였다. 그러나, 다른 예시에서는 먼저 제30 워드 라인(WL30)에 대응하는 제1 물리 페이지를 먼저 프로그램하고, 그 이후에 제31 워드 라인(WL31)에 대응하는 제2 물리 페이지를 프로그램할 수 있다. 이와 같은 방식으로, 제1 및 제2 물리 페이지에 동일한 데이터를 프로그램할 수 있다.
페이지 그룹(PG)에 속한 제1 페이지 및 제2 페이지에 동일한 데이터를 프로그램함에 따라, 메모리 셀(MCa, MCb)의 문턱 전압은 동일한 프로그램 상태(P1)에 포함될 수 있다.
이후, 페이지 그룹(PG)에 저장된 데이터를 리드하기 위한 캠 리드 동작을 수행할 수 있다. 캠 리드 동작에 대해서는 도 8을 참조하여 설명하기로 한다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 도면이다. 도 8을 참조하면, 페이지 그룹(PG)에 포함된 데이터를 리드하는 동작의 일 예가 도시되어 있다.
통상적인 경우, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 페이지 그룹(PG)에 대한 리드 커맨드를 수신할 수 있다. 이 경우, 리드 동작의 수행 대상인 물리 페이지에 대한 구체적인 어드레스는 수신하지 않는다. 반도체 메모리 장치(100)는 미리 결정된 제31 워드 라인(WL31)에 연결된 물리 페이지에 대하여 리드 동작을 수행할 수 있다. 즉, 제31 워드 라인(WL31)에 연결된 물리 페이지는, 페이지 그룹(PG)에 저장된 데이터의 리드 동작 시 구체적인 리드 동작의 대상으로 미리 결정된 물리 페이지일 수 있다.
제어 로직(140)은 상기 페이지 그룹(PG)에 대한 리드 커맨드에 기초하여, 제31 워드 라인(WL31)에 리드 전압(VR1)을 인가하도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어할 수 있다. 한편, 제어 로직(140)은 다른 워드 라인들에는 리드 패스 전압(Vpass2)을 인가하도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어할 수 있다.
전술한 바와 같이, 통상적인 경우 캠 영역, 예를 들어 페이지 그룹(PG)에 저장된 데이터를 리드하고자 하는 경우, 컨트롤러(200)는 캠 리드 커맨드를 반도체 메모리 장치로 전달한다. 반도체 메모리 장치는 수신한 캠 리드 커맨드에 응답하여 미리 결정된 어드레스에 대응하는 물리 페이지, 예를 들어 제31 워드 라인(WL31)과 연결된 물리 페이지의 데이터를 리드한다. 캠 리드 동작이 반복 수행되는 경우, 페이지 그룹(PG) 내 두 개의 물리 페이지 중 제31 워드 라인(WL31)과 연결된 물리 페이지의 데이터가 반복 리드된다. 동일한 데이터를 저장하고 있는 복수의 물리 페이지들 중 미리 결정된 하나의 물리 페이지에 대하여만 반복적으로 캠 리드 동작을 수행하므로, 해당 물리 페이지에 포함된 메모리 셀들의 문턱 전압 특성이 열화될 수 있다. 이는 캠 리드 동작의 신뢰성을 악화시키는 요인이 된다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 캠 영역에 대한 리드 커맨드를 반도체 메모리 장치(100)로 전달하는 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스 또한 반도체 메모리 장치(100)로 전달한다. 이 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스는, 동일한 페이지 데이터를 공통적으로 저장하고 있는 적어도 두 개의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대응하는 어드레스로서 결정된다. 즉, 제30 워드 라인(WL30)과 연결된 물리 페이지 및 제31 워드 라인(WL31)과 연결된 물리 페이지 중 랜덤하게 선택된 어느 하나의 물리 페이지에 대하여 리드 동작을 수행한다. 따라서, 캠 리드 동작이 반복 수행되는 경우, 페이지 그룹(PG) 내 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
도 9는 페이지 그룹의 예시를 나타내는 회로도이다. 도 7 및 도 8을 참조하면, 페이지 그룹(PG)이 제30 및 제31 워드 라인(WL30, WL31)과 대응하는 두 개의 물리 페이지를 포함하는 것으로 도시되어 있다. 그러나 본 발명의 실시 예는 이에 한정되지 않으며, 하나의 페이지 그룹은 다양한 개수의 물리 페이지들을 포함할 수 있다. 도 11에 도시된 바와 같이, 본 발명의 예시적인 실시 예에 따른 페이지 그룹(PG')은 워드 라인들(WL29~WL32)에 대응하는 네 개의 물리 페이지를 포함할 수도 있다. 한편, 본 발명의 실시 예에 따라, 하나의 페이지 그룹은 다섯 개 이상의 물리 페이지를 포함할 수 있다.
이러한 경우에도, 통상적인 경우 반도체 메모리 장치는 수신한 캠 리드 커맨드에 응답하여 미리 결정된 어드레스에 대응하는 물리 페이지, 예를 들어 제32 워드 라인(WL32)과 연결된 제32 물리 페이지(page32)의 데이터를 리드한다. 캠 리드 동작이 반복 수행되는 경우, 페이지 그룹(PG) 내 네 개의 물리 페이지 중 제32 물리 페이지(page32)의 데이터가 반복 리드된다. 동일한 데이터를 저장하고 있는 복수의 물리 페이지들 중 미리 결정된 하나의 물리 페이지에 대하여만 반복적으로 캠 리드 동작을 수행하므로, 해당 물리 페이지에 포함된 메모리 셀들의 문턱 전압 특성이 열화될 수 있다. 이는 캠 리드 동작의 신뢰성을 악화시키는 요인이 된다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 캠 영역에 대한 리드 커맨드를 반도체 메모리 장치(100)로 전달하는 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스 또한 반도체 메모리 장치(100)로 전달한다. 이 경우, 리드 동작의 대상이 되는 물리 페이지의 어드레스는, 동일한 페이지 데이터를 공통적으로 저장하고 있는 적어도 두 개의 물리 페이지들 중 랜덤하게 선택된 물리 페이지에 대응하는 어드레스로서 결정된다. 즉, 제29 내지 제31 워드 라인(WL29~WL31)들과 연결된 물리 페이지들 중 랜덤하게 선택된 어느 하나의 물리 페이지에 대하여 리드 동작을 수행한다. 따라서, 캠 리드 동작이 반복 수행되는 경우, 페이지 그룹(PG) 내 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
도 10은 복수의 페이지 그룹을 포함하는 메모리 블록의 예시를 나타내는 회로도이다. 도 10을 참조하면, 메모리 블록(BLK)의 물리 페이지들은 8개의 페이지 그룹들(PG1~PG8)로 구분될 수 있다. 다만 도 10의 구성은 예시적인 것으로서, 다양한 개수의 페이지 그룹이 정의될 수 있다. 예를 들어, 메모리 블록(BLK)은 두 개의 페이지 그룹만을 포함할 수도 있다. 실시 예에 따라, 하나의 메모리 블록이 하나의 페이지 그룹을 구성할 수도 있다. 이 경우, 페이지 그룹에 대한 멀티 페이지 리드 동작 시에, 메모리 블록에 연결된 모든 워드 라인에 리드 전압(VR1)이 인가되어 리드 동작을 수행하게 된다.
한편, 도 10에는 메모리 블록(BLK) 전체가 페이지 그룹들(PG1~PG8)을 구성하는 것으로 도시되어 있다. 그러나 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 이에 한정되지 않는다. 예를 들어, 하나의 메모리 블록(BLK) 중 일부 영역만이 페이지 그룹을 형성할 수도 있다. 이 경우, 페이지 그룹을 형성하지 않는 나머지 영역은 일반 물리 페이지로서 구성된다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 멀티 페이지 프로그램이 수행될 물리 어드레스를 결정하는 단계(S100) 및 결정된 물리 어드레스에 기초하여, 복수의 워드 라인과 연결된 메모리 셀에 동일한 페이지 데이터를 프로그램하는 단계(S200)를 포함한다. 이하에서는 도 7을 함께 참조하여 설명하기로 한다.
단계(S100)에서, 멀티 페이지 프로그램이 수행될 물리 어드레스를 결정한다. 예를 들어, 도 7에 도시된 바와 같이, 워드 라인들(WL30, WL31)에 대응하는 물리 어드레스가 결정될 수 있다. 이후 단계(S200)에서, 선택된 워드 라인들(WL30, WL31)에 대응하는 물리 페이지에 대해 동일한 페이지 데이터를 프로그램한다. 즉, 단계(S200)에 의해 선택된 물리 어드레스에 대하여 멀티 페이지 프로그램을 수행한다. 단계(S200)의 자세한 실시 예에 대해서는 도 12 및 도 13을 참조하여 후술하기로 한다.
도 12는 멀티 페이지 프로그램 동작의 예시적인 실시 예를 나타내는 순서도이다. 즉, 도 11의 단계(S200)의 예시적인 실시 예가 도 12에 도시되어 있다.
먼저, 선택된 워드 라인과 연결된 메모리 셀에 페이지 데이터를 프로그램 한다. 예를 들어, 제30 워드 라인(WL30)에 대응하는 물리 페이지에 제1 데이터를 프로그램할 수 있다. 단계(S210)은 복수의 프로그램 루프 및 검증 루프를 포함할 수 있다. 단계(S210)에 포함되는 복수의 프로그램 루프는, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming; ISPP) 방식에 따라 수행될 수 있다.
이후에, 페이지 그룹(PG) 내 모든 물리 페이지의 프로그램이 완료되었는지 판단한다(S220). 아직 제31 워드 라인(WL31)에 대응하는 물리 페이지가 프로그램되지 않았으므로, 단계(S230)로 진행한다.
단계(S230)에서, 페이지 그룹(PG) 내에서 선택된 워드 라인을 변경한다. 제30 워드 라인에 대응하는 물리 페이지의 프로그램이 완료되었으므로, 제31 워드 라인(WL31)으로 선택된 워드 라인을 변경한다. 이후 단계(S210)로 진행하여, 제31 워드 라인(WL31)에 대응하는 물리 페이지에 상기 제1 데이터를 프로그램한다.
이에 따라, 제30 및 제31 워드 라인(WL30, WL31)에 대응하는 물리 페이지들에는 동일한 제1 데이터가 프로그램될 것이다. 단계(S220)의 판단 결과, 페이지 그룹(PG) 내 모든 물리 페이지의 프로그램이 완료되었으므로, 해당 페이지 그룹(PG)에 대한 멀티 페이지 프로그램이 완료된다.
도 13은 멀티 페이지 프로그램 동작의 다른 실시 예를 나타내는 순서도이다. 즉, 도 11의 단계(S200)의 예시적인 실시 예가 도 13에 도시되어 있다. 이하에서는 도 7을 함께 참조하여 설명하도록 한다.
단계(S240)에서, 페이지 그룹에 포함되는 복수의 워드 라인을 선택한다. 도 7에 도시된 바와 같이, 페이지 그룹(PG)에 포함되는 제30 및 제31 워드 라인(WL30, WL31)이 선택될 수 있다.
단계(S250)에서, 선택되지 않은 워드 라인에 프로그램 패스 전압을 인가한다. 도 7에 도시된 바와 같이, 선택되지 않은 워드 라인들(WL27~WL29, WL32~WL34)에 프로그램 패스 전압(Vpass1)이 인가된다. 도 7에 도시되지 않은, 다른 비선택 워드 라인들에도 프로그램 패스 전압(Vpass1)이 인가됨을 알 수 있을 것이다.
단계(S260)에서, 선택된 복수의 워드 라인에 프로그램 펄스를 인가한다. 도 7에 도시된 바와 같이, 제30 및 제31 워드 라인(WL30, WL31)에 프로그램 펄스(Vpgm)를 인가하여, 페이지 그룹(PG)에 속하는 프로그램 타겟 셀들의 문턱 전압을 상승시킨다. 이를 위해, 프로그램 타겟 셀들과 연결된 비트 라인들에는 프로그램 허용 전압이 인가될 것이다. 또한, 프로그램 되지 않을 메모리 셀들의 문턱 전압을 유지하기 위해, 비트 라인들(BL11~BL15) 중 일부에는 프로그램 금지 전압이 인가될 것이다.
이후, 단계(S270)에서, 선택된 워드 라인들(WL30, WL31)의 메모리 셀들에 대한 프로그램 검증 동작이 수행된다. 이를 위해, 단계(S270)에서는 먼저 제30 워드 라인(WL30)에 대한 검증 동작을 수행하고, 이후에 제31 워드 라인(WL31)에 대한 검증 동작을 수행할 수 있다.
이후 단계(S280)에서 페이지 그룹(PG)에 속하는 메모리 셀들 전체가 검증을 통과하는지 여부를 판단한다. 검증을 통과한 경우, 멀티 페이지 프로그램 동작이 종료된다. 검증을 통과하지 못한 경우, 단계(S290)로 진행하여 프로그램 펄스를 증가시킨다. 이후, 단계(S250)로 진행하여 후속 프로그램 루프를 수행하게 된다.
도 14는 본 발명의 일 실시 예에 따른 컨트롤러(200)를 나타내는 블록도이다. 도 14를 참조하면, 컨트롤러(200)는 리드 결정부(210), 랜덤 어드레스 생성부(201) 및 커맨드 생성부(240)를 포함한다. 한편, 랜덤 어드레스 생성부(201)는 랜덤값 생성기(220) 및 어드레스 생성부를 포함한다.
리드 결정부(210)는 반도체 메모리 장치(100)의 캠 영역에 저장된 데이터를 리드할 것을 결정할 수 있다. 캠 영역에 저장된 옵션 데이터 등을 컨트롤러(200)가 필요로 하는 경우, 리드 결정부(210)는 캠 영역에 저장된 데이터를 리드할 것을 결정하고, 리드 제어 신호(CTRRD1-) 및 랜덤 값 생성 제어 신호(CTRRVG)를 생성한다. 리드 제어 신호(CTRRD1-)는 커맨드 생성부(240)로 전달되고, 랜덤 값 생성 제어 신호(CTRRVG)는 랜덤값 생성기(220)로 전달될 수 있다.
랜덤 어드레스 생성부(201)는 랜덤 값 생성 제어 신호(CTRRVG)에 응답하여 랜덤 어드레스(ADDR1)를 생성한다. 구체적으로, 랜덤 어드레스 생성부(201)의 랜덤값 생성기(220)는 수신한 랜덤 값 생성 제어 신호(CTRRVG)에 응답하여 랜덤값(RV1)을 생성한다. 랜덤값(RV1)은 랜덤 시드 등에 의해 생성될 수 있으며, 페이지 그룹(PG)에 포함되는 물리 페이지들의 개수에 대응하여 생성될 수 있다.
예를 들어, 도 7 및 도 8에 도시된 바와 같이 페이지 그룹(PG)이 두 개의 물리 페이지를 포함하는 경우, 랜덤값(RV1)은 서로 다른 두 값 중 랜덤하게 선택되는 값일 수 있다. 다른 예로서, 도 9에 도시된 바와 같이, 페이지 그룹(PG')이 네 개의 물리 페이지를 포함하는 경우, 랜덤값(RV1)은 서로 다른 네 값 중 랜덤하게 선택되는 값일 수 있다.
생성된 랜덤값(RV1)은 어드레스 생성부(230)로 전달된다. 어드레스 생성부(230)는 랜덤값(RV1)에 기초하여 어드레스(ADDR1)를 생성한다. 어드레스(ADDR1)는 페이지 그룹(PG)에 포함되는 물리 페이지들 중 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
예를 들어, 도 7 및 도 8에 도시된 바와 같이 페이지 그룹(PG)이 두 개의 물리 페이지를 포함하는 경우, 어드레스(ADDR1)는 제30 및 제31 워드 라인(WL30, WL31)과 각각 연결된 두 개의 물리 페이지들 중, 랜덤값(RV1)에 의해 결정되는 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
다른 예로서, 도 9에 도시된 바와 같이, 페이지 그룹(PG')이 네 개의 물리 페이지를 포함하는 경우, 어드레스(ADDR1)는 제29 내지 제31 워드 라인(WL29~WL31)과 각각 연결된 네 개의 물리 페이지들 중, 랜덤값(RV1)에 의해 결정되는 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
생성된 어드레스(ADDR1)는 커맨드 생성부(240)로 전달된다.
커맨드 생성부(240)는 리드 제어 신호(CTRRD1)에 응답하여 리드 커맨드(CMDRD1)를 생성하여 반도체 메모리 장치로 전달한다. 또한, 커맨드 생성부(240)는 어드레스 생성부(230)로부터 수신된 어드레스(ADDR1)를 리드 커맨드(CMDRD1)와 함께 반도체 메모리 장치로 전달한다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다.
도 15를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)을 포함한다. 도 15의 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)는 도 2에 도시된 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)과 실질적으로 동일할 수 있다.
제어 로직(140)은 컨트롤러로부터 리드 커맨드(CMDRD1) 및 어드레스(ADDR1)를 수신한다. 수신된 어드레스(ADDR1)는 어드레스 디코더(120)로 전달될 수 있다. 어드레스 디코더(120)는 수신한 어드레스(ADDR1)에 응답하여 워드 라인들(WL)을 디코딩한다.
한편 제어 로직(140)은 리드 커맨드(CMDRD1)에 응답하여 읽기 및 쓰기 회로(130)를 제어하기 위한 제어 신호(CTRLPB)를 생성한다. 제어 신호(CTRLPB)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)에 저장된 데이터를 리드한다. 이 경우, 어드레스 디코더(120)에 의해 디코딩된 워드 라인과 연결된 물리 페이지의 데이터가 리드된다. 리드된 데이터는 컨트롤러(200)로 전달될 수 있다.
도 16은 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따라, 캠 영역의 데이터를 리드할 것을 결정하고(S310), 이에 따라 랜덤 값을 생성한다(S320). 단계(S310)는 리드 결정부(210)에 의해 수행되고, 단계(S320)는 랜덤값 생성기(220)에 의해 수행될 수 있다.
이후, 생성된 랜덤 값에 기초하여 리드 어드레스를 생성하고(S330), 생성된 리드 어드레스에 기초하여 캠 영역의 리드 커맨드를 생성한다(S340). 이후에 생성된 리드 커맨드 및 리드 어드레스를 반도체 메모리 장치(100)로 전달한다(S350). 단계(S330)는 어드레스 생성부(230)에 의해 수행되고, 단계(S340) 및 단계(S350)는 커맨드 생성부(240)의 의해 수행될 수 있다.
도 17은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다. 도 17을 참조하면, 본 발명의 일 실시 예에 따라, 컨트롤러로부터 리드 커맨드 및 리드 어드레스를 수신하고(S410), 수신된 리드 어드레스에 대응하는 페이지 데이터를 리드하며(S420), 리드한 페이지 데이터를 컨트롤러로 전달한다(S430). 도 17의 각 단계는 도 15를 통해 설명한 제어 로직(140), 읽기 및 쓰기 회로(130), 어드레스 디코더(120) 등에 의해 수행될 수 있다.
도 18a, 도 18b, 도 18c 및 도 18d는 본 발명의 일 실시 예에 따라 캠 리드 동작이 반복 수행되는 예시를 설명하기 위한 도면이다. 보다 구체적으로, 도 18a, 도 18b, 도 18c 및 도 18d는 도 9에 도시된 페이지 그룹(PG')에 대한 캠 리드 동작을 예시적으로 설명하기 위한 것이다.
도 18a를 참조하면, 도 14의 랜덤값 생성기(220) 및 어드레스 생성부(230)에 의하여 제30 페이지(page30)가 선택되며, 이에 대응하는 어드레스(ADDR1)가 생성된다. 보다 구체적으로, 리드 결정부(210)가 캠 영역에 저장된 데이터를 리드할 것을 결정하고, 이에 따라 랜덤 값 생성 제어 신호(CTRRVG)를 생성하여 랜덤값 생성기(220)로 전달한다. 리드 결정부(210)는 또한 리드 제어 신호(CTRRD1-)를 생성하여 커맨드 생성부(240)로 전달한다.
랜덤값 생성기(220)는 랜덤 값 생성 제어 신호(CTRRVG)에 기초하여 랜덤값(RV1)을 생성한다. 랜덤값(RV1)은 랜덤하게 생성되는 값이다. 즉, 랜덤값(RV1)은 랜덤값 생성기(220)에 의해 생성될 때마다 랜덤하게 결정되는 값일 수 있다. 랜덤값 생성기(220)가 반복하여 랜덤값(RV1)을 생성하는 경우, 생성되는 랜덤값(RV1)들은 서로 다른 값을 가질 수 있다.
어드레스 생성부(230)는 수신한 랜덤값(RV1)에 기초하여 어드레스(ADDR1)를 생성한다. 어드레스(ADDR1)는 페이지 그룹(PG)에 포함되는 물리 페이지들 중 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
커맨드 생성부(240)는 수신한 리드 제어 신호(CTRRD1-)에 기초하여 리드 커맨드(CMDRD1)를 생성하여 반도체 메모리 장치로 전달한다. 또한, 커맨드 생성부(240)는 어드레스 생성부(230)로부터 수신된 어드레스(ADDR1)를 리드 커맨드(CMDRD1)와 함께 반도체 메모리 장치로 전달한다.
도 18a에서는 랜덤값 생성기(220)에 의해 생성된 랜덤값(RV1)이 제30 워드 라인(WL30)에 대응하는 랜덤값인 경우가 도시되어 있다. 일 예로서, 랜덤값 생성기(220)는 0 내지 3의 값 중 어느 하나를 랜덤값(RV1)으로서 생성할 수 있다. 일 예로서, 0의 랜덤값(RV1)은 제29 워드 라인(WL29)에 대응할 수 있고, 1의 랜덤값(RV1)은 제30 워드 라인(WL30)에 대응할 수 있다. 또한, 2의 랜덤값(RV1)은 제31 워드 라인(WL31)에 대응할 수 있고, 3의 랜덤값(RV1)은 제32 워드 라인(WL32)에 대응할 수 있다.
도 18a의 예시에서는 1의 랜덤값(RV1)이 생성되어 어드레스 생성부(230)로 전달되고, 어드레스 생성부(230)는 제30 페이지(page30)에 대응하는 어드레스(ADDR1)를 생성하여 커맨드 생성부(240)로 전달한 예시가 도시되어 있다. 이에 따라, 반도체 메모리 장치(100)는 제30 페이지(pgae30)에 대한 리드 동작을 수행한다.
도 18b의 예시에서는, 도 18a에 따른 리드 동작 수행 이후 다시 한 번 페이지 그룹(PG')에 대한 캠 리드 동작이 도시되어 있다.
도 18b에서는 랜덤값 생성기(220)에 의해 생성된 랜덤값(RV1)이 제31 워드 라인(WL31)에 대응하는 랜덤값인 경우가 도시되어 있다. 앞서 설명한 예시를 함께 고려하면, 랜덤값 생성기(220)는 0 내지 3의 값 중 어느 하나를 랜덤값(RV1)으로서 생성할 수 있다. 일 예로서, 0의 랜덤값(RV1)은 제29 워드 라인(WL29)에 대응할 수 있고, 1의 랜덤값(RV1)은 제30 워드 라인(WL30)에 대응할 수 있다. 또한, 2의 랜덤값(RV1)은 제31 워드 라인(WL31)에 대응할 수 있고, 3의 랜덤값(RV1)은 제32 워드 라인(WL32)에 대응할 수 있다. 도 18b의 예시에서는 2의 랜덤값(RV1)이 생성되어 어드레스 생성부(230)로 전달되고, 어드레스 생성부(230)는 제31 페이지(page31)에 대응하는 어드레스(ADDR1)를 생성하여 커맨드 생성부(240)로 전달하게 된다. 이에 따라, 반도체 메모리 장치(100)는 제31 페이지(pgae31)에 대한 리드 동작을 수행한다.
도 18c의 예시에서는, 도 18b에 따른 리드 동작 수행 이후 다시 한 번 페이지 그룹(PG')에 대한 캠 리드 동작이 도시되어 있다.
도 18c에서는 랜덤값 생성기(220)에 의해 생성된 랜덤값(RV1)이 제32 워드 라인(WL32)에 대응하는 랜덤값인 경우가 도시되어 있다. 앞서 설명한 예시를 함께 고려하면, 랜덤값 생성기(220)는 0 내지 3의 값 중 어느 하나를 랜덤값(RV1)으로서 생성할 수 있다. 일 예로서, 0의 랜덤값(RV1)은 제29 워드 라인(WL29)에 대응할 수 있고, 1의 랜덤값(RV1)은 제30 워드 라인(WL30)에 대응할 수 있다. 또한, 2의 랜덤값(RV1)은 제31 워드 라인(WL31)에 대응할 수 있고, 3의 랜덤값(RV1)은 제32 워드 라인(WL32)에 대응할 수 있다. 도 18c의 예시에서는 3의 랜덤값(RV1)이 생성되어 어드레스 생성부(230)로 전달되고, 어드레스 생성부(230)는 제32 페이지(page32)에 대응하는 어드레스(ADDR1)를 생성하여 커맨드 생성부(240)로 전달하게 된다. 이에 따라, 반도체 메모리 장치(100)는 제32 페이지(pgae32)에 대한 리드 동작을 수행한다.
도 18d의 예시에서는, 도 18c에 따른 리드 동작 수행 이후 다시 한 번 페이지 그룹(PG')에 대한 캠 리드 동작이 도시되어 있다.
도 18d에서는 랜덤값 생성기(220)에 의해 생성된 랜덤값(RV1)이 제29 워드 라인(WL29)에 대응하는 랜덤값인 경우가 도시되어 있다. 앞서 설명한 예시를 함께 고려하면, 랜덤값 생성기(220)는 0 내지 3의 값 중 어느 하나를 랜덤값(RV1)으로서 생성할 수 있다. 일 예로서, 0의 랜덤값(RV1)은 제29 워드 라인(WL29)에 대응할 수 있고, 1의 랜덤값(RV1)은 제30 워드 라인(WL30)에 대응할 수 있다. 또한, 2의 랜덤값(RV1)은 제31 워드 라인(WL31)에 대응할 수 있고, 3의 랜덤값(RV1)은 제32 워드 라인(WL32)에 대응할 수 있다. 도 18d의 예시에서는 0의 랜덤값(RV1)이 생성되어 어드레스 생성부(230)로 전달되고, 어드레스 생성부(230)는 제29 페이지(page29)에 대응하는 어드레스(ADDR1)를 생성하여 커맨드 생성부(240)로 전달하게 된다. 이에 따라, 반도체 메모리 장치(100)는 제29 페이지(pgae29)에 대한 리드 동작을 수행한다.
이와 같은 방식으로 캠 리드 동작을 위한 리드 커맨드가 생성될 때마다 어드레스 또한 랜덤하게 생성된다. 도 18a, 18b, 18c, 18d를 참조하면, 제30 페이지(page30), 제31 페이지(page31), 제32 페이지(page32), 제29 페이지(page29)에 대한 리드 동작이 랜덤하게 수행됨을 알 수 있다. 각 단계마다 수행되는 캠 리드 동작의 대상은 제29 페이지(page29) 내지 제32 페이지(page32) 중에서 랜덤하게 선택된 페이지가 된다.
도 19는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 19를 참조하면, 저장 장치(1001)는 반도체 메모리 장치(100') 및 컨트롤러(200')를 포함한다. 또한 저장 장치(1001)는 호스트와 통신한다. 컨트롤러(200')는 반도체 메모리 장치(100')의 제반 동작을 제어한다. 또한 컨트롤러(200')는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100')의 동작을 제어한다.
도 1의 저장 장치(1000)와는 달리, 도 19에 도시된 저장 장치(1001)의 컨트롤러(200')는 랜덤 어드레스 생성부를 포함하지 않는다. 대신에, 도 19에 도시된 저장 장치(1001)의 반도체 메모리 장치(100')는 랜덤 어드레스 생성부(101)를 포함한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100')에 의하면, 캠 리드 동작을 위한 리드 커맨드를 컨트롤러(200')로부터 수신하는 경우, 실제 리드 동작의 대상이 되는 물리 페이지를 가리키는 어드레스(ADDR2)가 랜덤하게 생성된다. 이를 위해, 이를 위해, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100')의 랜덤 어드레스 생성부(101)는, 수신된 리드 커맨드에 응답하여, 리드 동작의 대상이 되는 물리 페이지를 랜덤하게 선택하여 이에 대응하는 어드레스를 생성한다.
이에 따라, 캠 리드 동작을 위한 리드 커맨드가 수신될 때마다, 해당 리드 커맨드에 대응하는 리드 동작의 대상이 되는 페이지가 랜덤하게 선택된다. 따라서, 캠 리드 동작이 반복 수행되는 경우, 복수의 물리 페이지들에 대한 리드 동작이 고르게 수행된다. 이는 반복되는 리드 동작에 따른 물리 페이지 내 메모리 셀들의 문턱 전압 특성 열화를 완화시킨다. 따라서, 캠 리드 동작의 신뢰성이 향상된다.
도 20은 본 발명의 다른 실시 예에 따른 컨트롤러를 나타내는 블록도이다.
도 20을 참조하면, 컨트롤러(200')는 리드 결정부(211) 및 커맨드 생성부(241)를 포함한다.
리드 결정부(211)는 반도체 메모리 장치(100')의 캠 영역에 저장된 데이터를 리드할 것을 결정할 수 있다. 캠 영역에 저장된 옵션 데이터 등을 컨트롤러(200')가 필요로 하는 경우, 리드 결정부(211)는 캠 영역에 저장된 데이터를 리드할 것을 결정하고, 리드 제어 신호(CTRRD')를 생성한다. 리드 제어 신호(CTRRD')는 커맨드 생성부(241)로 전달될 수 있다.
커맨드 생성부(241)는 리드 제어 신호(CTRRD')에 응답하여 리드 커맨드(CMDRD2)를 생성하여 반도체 메모리 장치로 전달한다. 리드 커맨드(CMDRD2)는 페이지 그룹(PG')에 저장된 데이터를 리드하기 위한 커맨드이다.
도 20과 도 14를 비교하면, 도 20에 따른 컨트롤러(200')는 랜덤값 생성기 및 어드레스 생성부를 포함하지 않는다. 즉, 도 20에 따른 컨트롤러(200')는 페이지 그룹(PG')에 저장된 데이터를 리드하기 위한 리드 커맨드(CMDRD2)만을 생성하여 반도체 메모리 장치로 전달하고, 어드레스는 생성하지 않는다.
도 21은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100')를 나타내는 블록도이다.
도 21을 참조하면, 반도체 메모리 장치(100')는 메모리 셀 어레이(111), 어드레스 디코더(121), 읽기 및 쓰기 회로(131) 및 제어 로직(141)을 포함한다. 도 21의 메모리 셀 어레이(111), 어드레스 디코더(121) 및 읽기 및 쓰기 회로(131)는 도 15에 도시된 메모리 셀 어레이(110), 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)와 실질적으로 동일할 수 있다.
제어 로직(141)은 컨트롤러로부터 리드 커맨드(CMDRD2)를 수신한다. 한편, 제어 로직(141)은 수신된 리드 커맨드(CMDRD2)에 대응하는 어드레스(ADDR2)를 생성한다. 보다 구체적으로, 제어 로직(141)에 포함된 랜덤 어드레스 생성부(101)가 수신된 리드 커맨드(CMDRD2)에 대응하는 어드레스(ADDR2)를 생성할 수 있다. 생성된 어드레스(ADDR2)는 어드레스 디코더(121)로 전달될 수 있다. 어드레스 디코더(121)는 수신한 어드레스(ADDR2)에 응답하여 워드 라인들(WL)을 디코딩한다.
한편 제어 로직(141)은 리드 커맨드(CMDRD2)에 응답하여 읽기 및 쓰기 회로(131)를 제어하기 위한 리드 제어 신호(CTRLPB)를 생성한다. 리드 제어 신호(CTRLPB)에 응답하여, 읽기 및 쓰기 회로(131)는 비트 라인(BL)을 통해 메모리 셀 어레이(111)에 저장된 데이터를 리드한다. 이 경우, 어드레스 디코더(121)에 의해 디코딩된 워드 라인과 연결된 물리 페이지의 데이터가 리드된다. 리드된 데이터는 컨트롤러(200')로 전달될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100')에 의하면, 캠 리드 동작을 위한 리드 커맨드(CMDRD2) 수신 시, 페이지 그룹(PG') 내 실제 리드 동작의 대상이 되는 페이지를 가리키는 어드레스(ADDR2)가 랜덤하게 생성된다. 이에 따라, 캠 리드 동작을 위한 리드 커맨드가 수신될 때마다, 해당 리드 커맨드에 대응하는 리드 동작의 대상이 되는 페이지가 랜덤하게 선택된다.
도 22는 도 21에 도시된 랜덤 어드레스 생성부(101)의 예시적인 실시 예를 나타내는 블록도이다.
도 22를 참조하면, 랜덤 어드레스 생성부(101)는 랜덤값 생성기(146) 및 어드레스 생성부(147)를 포함한다.
랜덤값 생성기(146)는 컨트롤러로부터 수신되는 리드 커맨드(CMDRD2)에 응답하여 랜덤값(RV2)을 생성한다.
랜덤값(RV2)은 랜덤 시드 등에 의해 생성될 수 있으며, 페이지 그룹(PG)에 포함되는 물리 페이지들의 개수에 대응하여 생성될 수 있다.
예를 들어, 도 7 및 도 8에 도시된 바와 같이 페이지 그룹(PG)이 두 개의 물리 페이지를 포함하는 경우, 랜덤값(RV2)은 서로 다른 두 값 중 랜덤하게 선택되는 값일 수 있다. 다른 예로서, 도 9에 도시된 바와 같이, 페이지 그룹(PG')이 네 개의 물리 페이지를 포함하는 경우, 랜덤값(RV2)은 서로 다른 네 값 중 랜덤하게 선택되는 값일 수 있다.
생성된 랜덤값(RV2)은 어드레스 생성부(147)로 전달된다. 어드레스 생성부(147)는 랜덤값(RV2)에 기초하여 어드레스(ADDR2)를 생성한다. 어드레스(ADDR2)는 페이지 그룹(PG)에 포함되는 물리 페이지들 중 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
예를 들어, 도 7 및 도 8에 도시된 바와 같이 페이지 그룹(PG)이 두 개의 물리 페이지를 포함하는 경우, 어드레스(ADDR2)는 제30 및 제31 워드 라인(WL30, WL31)과 각각 연결된 두 개의 물리 페이지들 중, 랜덤값(RV2)에 의해 결정되는 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
다른 예로서, 도 9에 도시된 바와 같이, 페이지 그룹(PG')이 네 개의 물리 페이지를 포함하는 경우, 어드레스(ADDR2)는 제29 내지 제31 워드 라인(WL29~WL31)과 각각 연결된 네 개의 물리 페이지들 중, 랜덤값(RV2)에 의해 결정되는 어느 하나의 물리 페이지에 대응하는 어드레스일 수 있다.
생성된 어드레스(ADDR2)는 어드레스 디코더(121)로 전달된다.
도 23은 본 발명의 다른 실시 예에 따른 컨트롤러(200')의 동작 방법을 나타내는 순서도이다. 도 23을 참조하면, 먼저 컨트롤러(200')는 캠 영역의 데이터를 리드할 것을 결정하고(S510), 상기 결정에 따라 캠 영역의 리드 동작을 위한 리드 커맨드(CMDRD2)를 생성한다(S530). 이후 생성된 리드 커맨드(CMDRD2)를 반도체 메모리 장치(100')로 전달한다(S550). 도 16에 도시된 컨트롤러(200)의 동작 방법과 비교하여 보면, 도 23에 따른 동작 방법의 경우 컨트롤러가 랜덤값을 통해 캠 리드 동작이 수행될 리드 어드레스를 생성하지 않고, 단지 리드 커맨드(CMDRD2)만을 생성하여 반도체 메모리 장치(100')로 전달한다.
도 24는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100')의 동작 방법을 나타내는 순서도이다. 도 24를 참조하면, 반도체 메모리 장치(100')의 제어 로직(141)에 포함된 랜덤 어드레스 생성부(101)는 컨트롤러(200')로부터 리드 커맨드(CMDRD2)를 수신하고(S610), 이에 응답하여 랜덤 값(RV2)을 생성한다(S620). 한편, 랜덤 어드레스 생성부(101)는 생성된 랜덤 값(RV2)에 기초하여 리드 어드레스(ADDR2)를 생성하고(S630), 생성된 리드 어드레스(ADDR2)를 어드레스 디코더(121)에 전달할 것이다. 읽기 및 쓰기 회로(131)는 생성된 리드 어드레스(ADDR2)에 대응하는 페이지 데이터를 리드하고(S640), 리드한 페이지 데이터를 컨트롤러(200')로 전달한다(S650).
도 19 내지 도 24에 도시된 실시 예에 의하면, 랜덤한 어드레스 선택이 컨트롤러(200')가 아닌 반도체 메모리 장치(100') 내부에서 수행된다.
도 25는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 25를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
도 25의 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세서(1120, processor), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세서(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세서(1120)는 컨트롤러(1100)의 제반 동작을 제어한다. 프로세서(1120)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세서(1120)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세서(1120)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1120)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 어드레스 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1120)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1120)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(100)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1120)는 리드 동작 시 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1120)는 디랜더마이징 시드를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서(1120)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
도 14에 도시된 리드 결정부(210), 랜덤값 생성기(220), 어드레스 생성부(230) 및 커맨드 생성부(240)는 도 25의 프로세서(1120)에 의해 실행되는 펌웨어로서 구성될 수 있다. 또한, 도 19에 도시된 리드 결정부(211) 및 커맨드 생성부(241) 또한 도 25의 프로세서(1120)에 의해 실행되는 펌웨어로서 구성될 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1150)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1150)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1150)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1100)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(100) 또는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 26은 도 25의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 26을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 26에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 25를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14 또는 도 20을 참조하여 설명된 컨트롤러(200, 200')와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 26에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 27은 도 26을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 27을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 27에서, 반도체 메모리 칩(2100)은 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 칩(2100)은 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 27에서, 도 26를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 25를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 25 및 도 26을 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100, 100': 반도체 메모리 장치 101: 랜덤 어드레스 생성부
110, 111: 메모리 셀 어레이 120, 121: 어드레스 디코더
130, 131: 읽기 및 쓰기 회로 140, 141: 제어 로직
146: 랜덤값 생성기 147: 어드레스 생성부
150: 전압 생성부 200, 200': 메모리 컨트롤러
201: 랜덤 어드레스 생성부 210, 211: 리드 결정부
220: 랜덤값 생성기 230: 어드레스 생성부
240, 241: 커맨드 생성부

Claims (18)

  1. 제1 워드 라인과 연결된 제1 물리 페이지 및 제2 워드 라인과 연결된 제2 물리 페이지를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 리드 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서, 상기 제1 물리 페이지 및 상기 제2 물리 페이지에는 동일한 데이터가 각각 저장되고,
    상기 반도체 메모리 장치는 상기 제1 물리 페이지 및 상기 제2 물리 페이지 중 어느 하나를 랜덤하게 선택하여 상기 데이터를 리드하도록 구성되는 것을 특징으로 하는, 저장 장치.
  2. 제1 항에 있어서,
    상기 컨트롤러는 상기 데이터를 리드하기 위한 리드 커맨드 및 상기 제1 및 제2 물리 페이지 중 어느 하나를 랜덤하게 가리키는 리드 어드레스를 생성하고, 상기 리드 커맨드 및 상기 리드 어드레스를 상기 반도체 메모리 장치로 전달하여, 상기 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 저장 장치.
  3. 제2 항에 있어서, 상기 컨트롤러는:
    상기 데이터를 리드하기 위한 리드 제어 신호를 생성하는 리드 제어부;
    상기 리드 제어 신호에 기초하여, 상기 제1 워드 라인 및 상기 제2 워드 라인 중 어느 하나에 대응하는 랜덤 값을 생성하는 랜덤값 생성기;
    상기 랜덤 값에 기초하여 상기 리드 어드레스를 생성하는 어드레스 생성부; 및
    상기 리드 제어 신호에 기초하여 상기 리드 커맨드를 생성하는 커맨드 생성부를 포함하는 것을 특징으로 하는, 저장 장치.
  4. 제1 항에 있어서,
    상기 컨트롤러는 상기 데이터를 리드하기 위한 리드 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하고,
    상기 반도체 메모리 장치는 상기 리드 커맨드에 응답하여 상기 제1 및 제2 물리 페이지 중 어느 하나를 랜덤하게 가리키는 리드 어드레스를 생성하며, 생성된 상기 리드 어드레스에 기초하여 상기 데이터를 리드하는 것을 특징으로 하는, 저장 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치는:
    상기 제1 물리 페이지 및 제2 물리 페이지를 포함하는 메모리 셀 어레이;
    상기 리드 커맨드를 수신하여 상기 리드 어드레스 및 리드 제어 신호를 생성하는 제어 로직;
    상기 리드 어드레스를 수신하여 상기 제1 워드 라인 및 상기 제2 워드 라인 중 어느 하나를 선택하는 어드레스 디코더;
    상기 리드 제어 신호에 응답하여, 상기 선택된 워드 라인과 연결된 물리 페이지에 대한 리드 동작을 수행하는 읽기 및 쓰기 회로를 포함하는 것을 특징으로 하는, 저장 장치.
  6. 제5 항에 있어서, 상기 제어 로직은 랜덤 어드레스 생성부를 포함하고, 상기 랜덤 어드레스 생성부는:
    상기 리드 커맨드에 기초하여, 상기 제1 워드 라인 및 상기 제2 워드 라인 중 어느 하나에 대응하는 랜덤 값을 생성하는 랜덤값 생성기; 및
    상기 랜덤 값에 기초하여 상기 리드 어드레스를 생성하는 어드레스 생성부를 포함하는 것을 특징으로 하는, 저장 장치.
  7. 제1 항에 있어서, 상기 제1 물리 페이지 및 제2 물리 페이지는 내용-주소화 메모리 영역(content addressable memory area)에 포함되는 것을 특징으로 하는, 저장 장치.
  8. 복수의 물리 페이지들을 갖는 페이지 그룹을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 리드 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서, 상기 페이지 그룹 내 복수의 물리 페이지들에는 동일한 데이터가 각각 저장되고,
    상기 반도체 메모리 장치는 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 선택하여 상기 데이터를 리드하도록 구성되는 것을 특징으로 하는, 저장 장치.
  9. 제8 항에 있어서,
    상기 컨트롤러는 상기 데이터를 리드하기 위한 리드 커맨드 및 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 가리키는 리드 어드레스를 생성하고, 상기 리드 커맨드 및 상기 리드 어드레스를 상기 반도체 메모리 장치로 전달하여, 상기 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 저장 장치.
  10. 제9 항에 있어서, 상기 컨트롤러는:
    상기 데이터를 리드하기 위한 리드 제어 신호를 생성하는 리드 제어부;
    상기 리드 제어 신호에 기초하여, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 랜덤 값을 생성하는 랜덤값 생성기;
    상기 랜덤 값에 기초하여 상기 리드 어드레스를 생성하는 어드레스 생성부; 및
    상기 리드 제어 신호에 기초하여 상기 리드 커맨드를 생성하는 커맨드 생성부를 포함하는 것을 특징으로 하는, 저장 장치.
  11. 제8 항에 있어서,
    상기 컨트롤러는 상기 데이터를 리드하기 위한 리드 커맨드를 생성하여 상기 반도체 메모리 장치로 전달하고,
    상기 반도체 메모리 장치는 상기 리드 커맨드에 응답하여 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 가리키는 리드 어드레스를 생성하며, 생성된 상기 리드 어드레스에 기초하여 상기 데이터를 리드하는 것을 특징으로 하는, 저장 장치.
  12. 제11 항에 있어서, 상기 반도체 메모리 장치는:
    상기 복수의 물리 페이지들을 포함하는 메모리 셀 어레이;
    상기 리드 커맨드를 수신하여 상기 리드 어드레스 및 리드 제어 신호를 생성하는 제어 로직;
    상기 리드 어드레스를 수신하여 상기 복수의 물리 페이지들에 대응하는 복수의 워드 라인들 중 어느 하나를 선택하는 어드레스 디코더;
    상기 리드 제어 신호에 응답하여, 상기 선택된 워드 라인과 연결된 물리 페이지에 대한 리드 동작을 수행하는 읽기 및 쓰기 회로를 포함하는 것을 특징으로 하는, 저장 장치.
  13. 제12 항에 있어서, 상기 제어 로직은 랜덤 어드레스 생성부를 포함하고, 상기 랜덤 어드레스 생성부는:
    상기 리드 커맨드에 기초하여, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 랜덤 값을 생성하는 랜덤값 생성기; 및
    상기 랜덤 값에 기초하여 상기 리드 어드레스를 생성하는 어드레스 생성부를 포함하는 것을 특징으로 하는, 저장 장치.
  14. 복수의 물리 페이지들 각각에 동일한 페이지 데이터가 저장된 반도체 메모리 장치의 리드 동작을 제어하기 위한 컨트롤러의 동작 방법으로서,
    상기 복수의 물리 페이지들에 저장된 상기 페이지 데이터를 리드할 것을 결정하는 단계;
    상기 결정에 응답하여, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 리드 어드레스를 랜덤하게 생성하는 단계;
    생성된 리드 어드레스에 기초하여 리드 커맨드를 생성하는 단계; 및
    생성된 리드 어드레스 및 리드 커맨드를 상기 반도체 메모리 장치로 전달하는 단계를 포함하는, 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 리드 어드레스를 랜덤하게 생성하는 단계는:
    상기 결정에 응답하여, 복수의 값들 중 어느 하나의 값을 갖는 랜덤 값을 생성하는 단계; 및
    상기 랜덤 값에 기초하여, 상기 리드 어드레스를 생성하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 동일한 페이지 데이터가 각각 저장된 복수의 물리 페이지들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 페이지 데이터를 리드하기 위한 리드 커맨드를 수신하는 단계;
    상기 리드 커맨드의 수신에 응답하여, 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 선택하는 단계; 및
    상기 선택된 물리 페이지에 대한 리드 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 리드 커맨드의 수신에 응답하여, 상기 복수의 물리 페이지들 중 어느 하나를 랜덤하게 선택하는 단계는:
    복수의 값들 중 어느 하나의 값을 갖는 랜덤 값을 생성하는 단계; 및
    상기 랜덤 값에 기초하여, 상기 복수의 물리 페이지들 중 어느 하나에 대응하는 리드 어드레스를 생성하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제17 항에 있어서, 상기 리드 동작의 결과 리드된 데이터를 컨트롤러로 전달하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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