KR102489551B1 - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 선택된 페이지에 포함된 전체 메모리 셀들 중 일부인 부분 메모리 셀들을 선택하고, 상기 부분 메모리 셀들에 대하여 최적 리드 전압을 결정하도록 구성된다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 메모리 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 동작 속도가 향상된 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 선택된 페이지에 포함된 전체 메모리 셀들 중 일부인 부분 메모리 셀들을 선택하고, 상기 부분 메모리 셀들에 대하여 최적 리드 전압을 결정하도록 구성된다.
일 실시 예에서, 상기 메모리 컨트롤러는 문턱 전압 구간별로 존재하는 부분 메모리 셀들의 개수를 카운트하여 상기 최적 리드 전압을 결정할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 포함된 전체 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 전체 메모리 셀들 중 일부인 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들을 선택하고, 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들 각각에 대하여 제1 중간 리드 전압 및 제2 중간 리드 전압을 결정하며, 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압에 기초하여 상기 최적 리드 전압을 결정할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들을 서로 배타적으로 결정할 수 있다.
일 실시 예에서, 상기 제1 부분 메모리 셀들 중 적어도 일부는 상기 제2 부분 메모리 셀들에 포함될 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압을 산술 평균하여 상기 최적 리드 전압을 결정할 수 있다.
본 발명의 다른 실시 예에 따라, 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 결정된 범위 내에서 복수의 센싱 전압을 이용하여, 상기 반도체 메모리 장치의 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 센싱하는 단계, 상기 선택된 페이지에 포함된 메모리 셀들 중에서 최적 리드 전압을 결정하기 위해 이용될 부분 메모리 셀들을 선택하는 단계, 상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 부분 메모리 셀들의 개수를 검출하는 단계 및 상기 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 최적 리드 전압으로 결정하는 단계를 포함한다.
일 실시 예에서, 상기 메모리 컨트롤러의 동작 방법은 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하는 단계를 더 포함할 수 있다.
본 발명의 또다른 실시 예에 따라, 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 결정된 범위 내에서 복수의 센싱 전압을 이용하여, 상기 반도체 메모리 장치의 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 센싱하는 단계, 상기 선택된 페이지에 포함된 메모리 셀들 중에서 최적 리드 전압을 결정하기 위해 이용될 제1 및 제2 부분 메모리 셀들을 선택하는 단계, 상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들의 개수를 검출하는 단계, 상기 제1 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제1 중간 리드 전압으로 결정하고, 상기 제2 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제2 중간 리드 전압으로 결정하는 단계 및 상기 제1 및 제2 중간 리드 전압에 기초하여 상기 최적 리드 전압을 결정하는 단계를 포함한다.
일 실시 예에서, 상기 메모리 컨트롤러의 동작 방법은 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 최적 리드 전압을 결정하는 단계에서는, 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압을 산술 평균하여 상기 최적 리드 전압을 결정할 수 있다.
일 실시 예에서, 상기 제1 및 제2 부분 메모리 셀들을 선택하는 단계에서는, 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들을 서로 배타적으로 결정될 수 있다.
일 실시 예에서, 상기 제1 및 제2 부분 메모리 셀들을 선택하는 단계에서는, 상기 제1 부분 메모리 셀들 중 적어도 일부가 상기 제2 부분 메모리 셀들에 포함되도록 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들이 선택될 수 있다.
본 발명의 실시 예에 의하면, 동작 속도가 향상된 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러(1100)를 나타내는 블록도이다. 도 3은 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 8a 및 도 8b는 메모리 셀들의 문턱 전압 분포가 열화되는 과정을 설명하기 위한 도면이다.
도 9는 프로그램 상태들 사이의 최적 리드 전압을 결정하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
도 11a 및 도 11b는 선택된 페이지의 부분 메모리 셀들을 선택하는 단계를 설명하기 위한 도면이다.
도 12a 내지 도 12c는 부분 메모리 셀들의 문턱 전압 분포 및 최적 리드 전압 검출을 설명하기 위한 도면이다.
도 13은 부분 메모리 셀들을 선택하는 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
도 15는 도 1의 메모리 시스템의 다른 실시 예(1000)를 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(1100)의 제어에 따라 동작한다. 보다 구체적으로, 반도체 메모리 장치(100)는 메모리 컨트롤러(1100)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 메모리 컨트롤러(1100)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
메모리 컨트롤러(1100)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 메모리 컨트롤러(1100)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 메모리 컨트롤러(1100)로 출력한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(300) 사이에 연결된다. 메모리 컨트롤러(1100)는 호스트(300)와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 메모리 컨트롤러(1100)는 호스트(300)의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
도 2는 도 1의 메모리 컨트롤러(1100)를 나타내는 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(1100)는 램(210), 제어부(220) 및 에러 정정 코드 회로(230)를 포함한다.
램(random access memory; RAM)(210)은 제어부(220)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(210)이 워크 메모리로 사용되는 경우에, 제어부(220)에 의해서 처리되는 데이터가 임시 저장될 수 있다. 램(210)이 버퍼 메모리로 사용되는 경우에는, 호스트(미도시)에서 반도체 메모리 장치(100)로 또는 반도체 메모리 장치(100)에서 호스트(미도시)로 전송될 데이터를 버퍼링 하는데 사용될 수 있다. 램(210)이 캐시 메모리로 사용되는 경우에는 저속의 반도체 메모리 장치(100)가 고속으로 동작하도록 할 수 있다.
제어부(220)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 제어부(220)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
제어부(220)는 플래시 변환 계층(flash translation layer, FTL)(미도시)을 통해 호스트가 제공한 논리 주소를 물리 주소로 변환할 수 있다. 구체적으로, 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 주소를 입력 받아, 물리 주소로 변환시킬 수 있다. 여기서 논리 주소는 논리 블록 어드레스일 수 있고, 물리 주소는 물리 페이지 넘버일 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
에러 정정 코드 회로(230)는 프로그램 할 데이터에 대한 에러 정정 코드(Error Correction Code; ECC)인 패리티를 생성한다. 또한 에러 정정 코드 회로(230)는 센싱된 페이지 데이터에 대해 패리티를 이용하여 오류를 정정할 수 있다.
다양한 실시 예에서, 에러 정정 코드 회로(230)는 프로그램 할 데이터를 복수개의 저장 단위(chunk)로 구분하여 각 단위 데이터에 대한 패리티를 생성할 수 있다. 또는 에러 정정 코드 회로(230)는 프로그램 할 데이터 전체에 대한 패리티를 생성할 수도 있다.
프로그램 동작 시, 에러 정정 코드 회로(230)가 패리티를 생성하여 패리티(parity) 비트가 부가된 쓰기 데이터를 생성하여 제어부(220)로 전달하면, 제어부(220)는 반도체 메모리 장치(100)로 프로그램 커맨드, 쓰기 데이터 및 물리 주소를 전달한다.
읽기 동작 시, 반도체 메모리 장치(100)는 리드 커맨드에 응답하여, 선택된 물리 주소의 페이지로부터 페이지 데이터를 읽고, 읽어진 페이지 데이터를 메모리 컨트롤러(1100)에 전송한다.
에러 정정 코드 회로(230)는 제어부(220)의 제어에 응답하여 페이지 데이터에 에러가 포함되는지 여부를 판별한다. 예를 들면, 에러 정정 코드 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. 에러 정정 코드 회로(230)는 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trelliscoded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
일반적으로, 패리티의 비트 수가 증가할수록 정정 가능한 에러 비트 수가 증가한다. 따라서, 더 많은 패리티 비트 수를 포함하는 페이지 데이터에 대해서는 더 많은 오류 비트를 정정할 수 있다. 페이지 데이터에 설정된 개수 이상의 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 설정된 개수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다.
디코드의 성공은 해당 리드 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 리드 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 메모리 컨트롤러(1100)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
도 3은 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5 및 도 6을 참조하여 더 상세히 설명된다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLKb)은 도 5의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 7은 도 3의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 7에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 8a 및 도 8b는 메모리 셀들의 문턱 전압 분포가 열화되는 과정을 설명하기 위한 도면이다.
먼저 도 8a를 참조하면, 트리플-레벨 셀(triple level cell; TLC)에 대한 프로그램 동작이 완료된 경우 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 예를 들어, 도 8a는 하나의 물리 페이지를 구성하는 메모리 셀들의 문턱 전압 분포를 나타낼 수 있다. 트리플-레벨 셀들을 프로그램함에 따라, 최초에 소거 상태(E)였던 메모리 셀들이 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나에 대응하는 문턱 전압을 갖게 된다. 도 8a에 도시된 바와 같이, 프로그램 동작이 수행된 직후에는 각 상태들(E, P1~P7)에 대응하는 문턱 전압 분포가 좁게 형성된다.
한편, 도 8b를 참조하면, 프로그램이 수행된 이후에 시간이 지남에 따라 리텐션(retention) 또는 디스터브(disturb) 등에 의해 각 상태들(E, P1~P7)에 대응하는 문턱 전압 분포가 열화될 수 있다. 보다 구체적으로, 각 상태들(E, P1~P7)에 대응하는 문턱 전압 분포가 점차 넓어짐에 따라, 이웃하는 상태들끼리 문턱 전압 분포의 오버랩(overlap)이 발생할 수 있다. 이 경우 이웃하는 상태들 사이를 구분하기 위한 최적 리드 전압을 결정하기 위해, 오버랩 된 문턱 전압 분포의 골짜기(valley) 위치를 검출할 수 있다. 오버랩 된 상태들 사이의 최적 리드 전압을 결정하는 방법에 대해서는 도 9를 참조하여 후술하기로 한다.
도 9는 프로그램 상태들 사이의 최적 리드 전압을 결정하는 방법을 설명하기 위한 도면이다. 도 9를 참조하면, 제i 프로그램 상태(Pi)와 제(i+1) 프로그램 상태(Pi+1) 사이의 최적 리드 전압을 결정하기 위해, 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 순차적으로 이용할 수 있다. 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 인가함에 따라, 각각의 문턱 전압 구간에 존재하는 메모리 셀들의 개수를 계산할 수 있다.
예를 들어, 문턱 전압이 구간(Vra~Vrb)에 속하는 메모리 셀들의 개수는 아래와 같은 방식으로 계산할 수 있다. 전압(Vra)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수는 도 9에서 전압(Vra)의 오른쪽에 분포하는 메모리 셀의 개수와 동일하고, 턴-온 되는 메모리 셀의 개수는 전압(Vra)의 왼쪽에 분포하는 메모리 셀의 개수와 동일하다. 또한, 전압(Vrb)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수는 도 9에서 전압(Vrb)의 오른쪽에 분포하는 메모리 셀의 개수와 동일하고, 턴-온 되는 메모리 셀의 개수는 전압(Vrb)의 왼쪽에 분포하는 메모리 셀의 개수와 동일하다.
이에 따라, 전압(Vra)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수에서, 전압(Vrb)을 인가하였을 때 턴-오프 되는 메모리 셀의 개수를 빼면 구간(Vra~Vrb)에 속하는 메모리 셀들의 개수를 계산할 수 있다. 또는, 전압(Vrb)을 인가하였을 때 턴-온 되는 메모리 셀의 개수에서, 전압(Vra)을 인가하였을 때 턴-온 되는 메모리 셀의 개수를 빼더라도 같은 결과를 얻을 수 있다.
위와 같은 방식으로, 구간들(Vra~Vrb, Vrb~Vrc, Vrc~Vrd)에 각각 속하는 메모리 셀들의 개수를 계산하여, 가장 적은 메모리 셀들을 포함하는 구간을 선택한다. 도 9에서, 구간(Vrb~Vrc)이 선택될 것이다. 선택된 구간 내에서 존재하는 적절한 전압이 최적 리드 전압(Vro)로 결정된다. 일 예에서, 상기 최적 리드 전압(Vro)은 구간(Vrb~Vrc)의 중앙값으로 결정될 수 있다. 이 경우, 최적 리드 전압(Vro)은 상기 전압들(Vrb, Vrc)의 평균값으로 결정될 수 있다.
다만, 도 9에 도시된 방법에 의하더라도, 프로그램 상태들 사이의 오버랩이 심한 경우에 최적 리드 전압을 검출하기 어려울 수 있다. 또한, 보다 정확한 골짜기(valey) 위치를 검출하기 위해서는 구간을 세밀하게 설정하여야 한다. 이 경우 리드 전압을 많이 인가하여야 하므로, 전체적인 리드 속도가 저하될 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 리드 대상으로 선택된 페이지의 메모리 셀들 중 일부 메모리 셀들을 선정하여, 선정된 메모리 셀들의 문턱 전압에 기초하여 최적 리드 전압을 산출한다. 이에 따라 보다 적은 연산으로 최적 리드 전압을 결정할 수 있으며, 메모리 시스템(1000)의 동작 속도가 향상된다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
단계(S110)에서, 결정된 범위 내에서 복수의 센싱 전압을 이용하여, 선택된 페이지에 포함된 전체 메모리 셀들의 문턱 전압을 센싱한다. 도 9를 통해 설명한 바와 같이, 리드 대상으로 선택된 페이지에 포함된 전체 메모리 셀들에 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 순차적으로 인가하여, 각각의 전압을 인가하였을 때 메모리 셀들의 턴-온 또는 턴-오프 결과를 센싱한다. 보다 구체적으로, 메모리 컨트롤러(1100)는, 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 인가하여 메모리 셀들의 턴-온 또는 턴-오프 결과를 센싱하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 반도체 메모리 장치(100)는 센싱된 결과를 메모리 컨트롤러(1100)로 전달할 것이다.
단계(S130)에서, 상기 전체 메모리 셀들 중 최적 리드 전압을 결정하기 위해 이용될 부분 메모리 셀들을 선택한다. 상기 부분 메모리 셀들은 리드 대상으로 선택된 페이지에 포함된 전체 메모리 셀들 중 일부 메모리 셀들을 포함한다. 상기 부분 메모리 셀들을 선택하는 단계(S130)에 대해서는 도 11a 및 도 11b를 참조하여 후술하기로 한다.
도 10에서는 단계(S110)가 수행된 이후에 단계(S130)가 수행되는 것으로 도시되어 있으나, 본 발명의 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법은 이에 한정되지 않는다. 예를 들어, 단계(S130)가 수행된 이후에 단계(S110)가 수행될 수도 있으며, 단계들(S110, S130)은 서로 동시에 수행될 수도 있다.
이후 단계(S150)에서, 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 부분 메모리 셀들의 개수를 검출한다. 단계(S130)에서 선택된 부분 메모리 셀들에 대하여, 도 9를 통해 설명한 바와 같이 구간들(Vra~Vrb, Vrb~Vrc, Vrc~Vrd) 각각에 속하는 메모리 셀들의 개수를 계산할 수 있다.
이후 단계(S170)에서, 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 최적 리드 전압으로 결정한다. 단계(S170)에서는 먼저 메모리 셀의 개수가 가장 적은 문턱 전압 구간을 결정한다. 도 9의 예에서, 구간(Vrb~Vrc)이 선택될 것이다. 이후에, 구간(Vrb~Vrc)에 속하는 최적 리드 전압을 결정한다. 예시적으로, 구간(Vrb~Vrc)의 중간값이 최적 리드 전압(Vro)으로 결정될 수 있다. 구간(Vrb~Vrc) 내에서 최적 리드 전압을 결정하는 방법은 다양하게 수행될 수 있을 것이다.
최적 리드 전압(Vro)이 결정되면, 결정된 최적 리드 전압에 기초하여 반도체 메모리 장치의 리드 동작이 수행될 것이다. 도 9에는 복수의 최적 리드 전압 중 하나의 리드 전압이 결정되는 방법이 도시되어 있으나, 다른 최적 리드 전압들도 위와 같은 방식으로 결정될 수 있다. 예를 들어, 멀티-레벨 셀에 대한 리드 전압의 경우, 도 9에 도시된 방식에 의해 3개의 리드 전압이 결정될 수 있다. 다른 예에서, 트리플-레벨 셀에 대한 리드 전압의 경우, 도 9에 도시된 방식에 의해 7개의 리드 전압이 결정될 수 있다.
본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 리드 대상으로 선택된 물리 페이지 내에 포함된 전체 메모리 셀들 중 일부인 부분 메모리 셀들에 대하여 최적 리드 전압을 결정한다. 물리 페이지의 전체 메모리 셀들에 랜덤한 데이터가 프로그램 된다면, 그 중 일부인 부분 메모리 셀들에 프로그램 된 데이터는 랜덤한 데이터일 것이다. 따라서, 선택된 페이지의 전체 메모리 셀들과 부분 메모리 셀들에 대하여, 리텐션 또는 디스터브에 따른 문턱 전압 분포의 통계적인 특성이 실질적으로 동일할 수 있다. 따라서, 선택된 페이지의 부분 메모리 셀들에 대하여 결정된 최적 리드 전압은 전체 메모리 셀들에 대해서도 최적 리드 전압으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 최적 리드 전압을 산출하는데 걸리는 시간을 줄이면서도 최적 리드 전압의 정확도는 높게 유지할 수 있다.
도 11a 및 도 11b는 선택된 페이지의 부분 메모리 셀들을 선택하는 단계를 설명하기 위한 도면이다.
도 11a 및 도 11b를 함께 참조하면, 메모리 블록(BLK)의 일부가 도시되어 있다. 보다 구체적으로, 메모리 블록(BLK)의 제27 내지 제34 워드 라인(WL27~WL34)과 제11 내지 제20 비트 라인(BL11~BL20)에 의해 정의되는 메모리 셀들이 도시되어 있다.
도 11a에서, 리드 대상으로 선택된 페이지는, 제29 워드 라인(WL29)과 연결된 메모리 셀들을 포함한다. 즉, 제29 워드 라인(WL29)과, 제1 내지 제m 비트 라인(BLm)에 의해 정의되는 m개의 메모리 셀들이 리드 대상으로 선택된 페이지에 포함된다.
도 11b에서, 리드 대상으로 선택된 페이지의 전체 메모리 셀들 중, 최적 리드 전압을 결정하기 위해 이용될 부분 메모리 셀들(PMC)이 도시되어 있다. 제29 워드 라인(WL29)과, 제1 내지 제m 비트 라인(BLm)에 의해 정의되는 m개의 메모리 셀들 중, 일부의 메모리 셀들이 부분 메모리 셀들(PMC)로 선택될 수 있다. 보다 구체적으로, 도 11b에서는 제11 내지 제13 비트 라인(BL11~BL13)과 연결된 3 개의 메모리 셀들, 그리고 제17 내지 제19 비트 라인(BL17~BL10)과 연결된 3 개의 메모리 셀들이 부분 메모리 셀들(PMC)로서 선택된 것으로 도시되어 있다. 다만 이는 예시적인 것으로서, 다른 다양한 방식에 의해 부분 메모리 셀들(PMC)이 선택될 수 있다. 이 경우, 선택된 물리 페이지에 포함된 전체 메모리 셀들의 통계적 특성과 유사하도록 부분 메모리 셀들(PMC)이 선택될 수 있다.
도 12a 내지 도 12c는 부분 메모리 셀들의 문턱 전압 분포 및 최적 리드 전압 검출을 설명하기 위한 도면이다.
먼저 도 12a를 참조하면, 도 11a에 도시된 선택된 페이지에 포함된 전체 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 도 8b를 참조하여 전술한 바와 같이, 열화된 문턱 전압 분포 상태에 대하여 최적 리드 전압을 결정하는 경우 동작 시간이 지체되어 메모리 시스템(1000)의 리드 속도가 저하될 수 있다.
도 12b를 참조하면, 도 11b에 도시된 부분 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 부분 메모리 셀들은 페이지 내 전체 메모리 셀들의 일부이기 때문에, 각 상태들(E, P1~P7)에 대응하는 메모리 셀들의 개수가 전체 메모리 셀들의 개수보다 적다. 이에 따라, 전체 메모리 셀들의 문턱 전압 분포(도 12b에서 점선으로 표시)에 비하여 부분 메모리 셀들의 문턱 전압 분포(도 12b에서 실선으로 표시)는 인접한 상태들 사이의 구분이 더욱 명확하여질 것이다.
도 12c를 참조하면, 부분 메모리 셀들의 문턱 전압 분포에 대해 검출된 최적 리드 전압들(Vr1~Vr7)이 도시되어 있다. 도 12a를 참조하면 전체 메모리 셀들의 문턱 전압 분포들 사이에 오버랩이 존재하는 반면, 도 12c를 참조하면 부분 메모리 셀들의 문턱 전압 분포들 사이에 오버랩이 존재하지 않는다(또는, 부분 메모리 셀들의 문턱 전압 분포들 사이에 오버랩이 완화될 것이다).
이에 따라, 전체 메모리 셀들에 대하여 최적 리드 전압들을 검출하는 과정에 비해, 부분 메모리 셀들에 대하여 최적 리드 전압을 검출하는 과정은 보다 짧은 시간 내에 이루어질 수 있다. 이에 따라, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 13은 부분 메모리 셀들을 선택하는 다른 실시 예를 설명하기 위한 도면이다. 도 13과 도 11b를 비교하여 보면, 도 11b에서는 연속하여 위치하는 3개의 메모리 셀들이 부분 메모리 셀들(PMC)로 선택되는 반면, 도 13에서는 오드 비트 라인(odd bit line)과 연결된 메모리 셀들이 부분 메모리 셀들로 선택된다. 다만 도 13은 예시적인 것으로서, 다른 다양한 방법에 의해 선택된 페이지 내의 부분 메모리 셀들이 결정될 수 있다. 예를 들어, 선택된 페이지에 포함된 메모리 셀들 중에서 랜덤하게 선택된 임의의 개수의 메모리 셀들이 상기 부분 메모리 셀들로 결정될 수도 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법을 나타내는 순서도이다.
단계(S210)에서, 결정된 범위 내에서 복수의 센싱 전압을 이용하여, 선택된 페이지에 포함된 전체 메모리 셀들의 문턱 전압을 센싱한다. 도 14의 단계(S210)는 도 10의 단계(S110)과 실질적으로 동일하게 수행될 수 있다. 도 9를 통해 설명한 바와 같이, 리드 대상으로 선택된 페이지에 포함된 전체 메모리 셀들에 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 순차적으로 인가하여, 각각의 전압을 인가하였을 때 메모리 셀들의 턴-온 또는 턴-오프 결과를 센싱한다. 보다 구체적으로, 메모리 컨트롤러(1100)는, 복수의 전압들(Vra, Vrb, Vrc, Vrd)을 인가하여 메모리 셀들의 턴-온 또는 턴-오프 결과를 센싱하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 반도체 메모리 장치(100)는 센싱된 결과를 메모리 컨트롤러(1100)로 전달할 것이다.
단계(S230)에서, 상기 전체 메모리 셀들 중 최적 리드 전압을 결정하기 위해 이용될 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들을 선택한다. 상기 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들은 리드 대상으로 선택된 페이지에 포함된 전체 메모리 셀들 중 일부 메모리 셀들을 포함할 수 있다.
상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들은 서로 배타적으로 결정될 수 있다. 예를 들어, 선택된 페이지의 메모리 셀들 중 오드 비트 라인에 연결된 메모리 셀들이 제1 부분 메모리 셀들로 결정되고, 이븐 비트 라인에 연결된 셀들이 제2 부분 메모리 셀들로 결정될 수 있다. 이 경우, 제1 부분 메모리 셀들에 속하는 메모리 셀들은 제2 부분 메모리 셀들에 포함되지 않는다.
다른 예에서, 상기 제1 부분 메모리 셀들 중 적어도 일부는 상기 제2 부분 메모리 셀들에 포함될 수 있다. 예를 들어, 선택된 페이지의 메모리 셀들 중, 제3i 비트 라인들(BL(3i); BL3, BL6, BL9, ??)과 연결된 메모리 셀들이 제1 부분 메모리 셀들로 결정되고, 제4j 비트 라인들(BL(4j); BL4, BL8, BL12, …)과 연결된 메모리 셀들이 제2 부분 메모리 셀들로 결정될 수 있다(상기 i 및 j는 자연수일 수 있다). 이 경우, 상기 제1 부분 메모리 셀들 중 적어도 일부는 상기 제2 부분 메모리 셀들에 포함된다.
이후에, 제1 부분 메모리 셀들에 대하여 단계들(S250, S270)이 수행되고, 제2 부분 메모리 셀들에 대하여 단계들(S255, S275)이 수행될 수 있다.
즉, 단계(S250)에서, 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 제1 부분 메모리 셀들의 개수를 검출한다. 단계(S230)에서 선택된 제1 부분 메모리 셀들에 대하여, 도 9를 통해 설명한 바와 같이 구간들(Vra~Vrb, Vrb~Vrc, Vrc~Vrd) 각각에 속하는 메모리 셀들의 개수를 계산할 수 있다.
단계(S250)과 병행하여 단계(S255)가 수행될 수 있다. 단계(S255)에서, 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 제2 부분 메모리 셀들의 개수를 검출한다.
단계(S270)에서, 제1 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제1 중간 리드 전압으로 결정한다. 단계(S270)에서 제1 중간 리드 전압을 결정하는 과정은 제1 부분 메모리 셀들에 대하여 최적 리드 전압을 결정하는 도 10의 단계(S170)와 실질적으로 동일한 방식으로 수행될 수 있다. 한편, 단계(S275)에서, 제2 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제2 중간 리드 전압으로 결정한다. 단계(S275)에서 제2 중간 리드 전압을 결정하는 과정은 제2 부분 메모리 셀들에 대하여 최적 리드 전압을 결정하는 도 10의 단계(S170)와 실질적으로 동일한 방식으로 수행될 수 있다.
단계(S290)에서, 제1 중간 리드 전압 및 제2 중간 리드 전압에 기초하여, 최종적으로 최적 리드 전압을 결정할 수 있다. 단계(S290)에서는 제1 중간 리드 전압 및 제2 중간 리드 전압을 이용하여 다양한 방식으로 최적 리드 전압을 결정할 수 있다. 예시적으로, 제1 중간 리드 전압 및 제2 중간 리드 전압의 산술 평균값을 최적 리드 전압으로 결정할 수 있다.
도 14에서는 두 그룹의 부분 메모리 셀들, 즉 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들을 선택하여 최적 리드 전압을 결정하는 실시 예가 도시되어 있다. 그러나 부분 메모리 셀들의 개수는 두 개로 한정되지 않는다. 예를 들어 세 그룹 이상의 부분 메모리 셀들을 선택하여, 3개 이상의 중간 리드 전압을 결정한 후, 이에 기초하여 최적 리드 전압을 결정할 수 있다.
본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 리드 대상으로 선택된 물리 페이지 내에 포함된 전체 메모리 셀들 중 일부인 부분 메모리 셀들에 대하여 최적 리드 전압을 결정한다. 물리 페이지의 전체 메모리 셀들에 랜덤한 데이터가 프로그램 된다면, 그 중 일부인 부분 메모리 셀들에 프로그램 된 데이터는 랜덤한 데이터일 것이다. 따라서, 선택된 페이지의 전체 메모리 셀들과 부분 메모리 셀들에 대하여, 리텐션 또는 디스터브에 따른 문턱 전압 분포의 통계적인 특성이 실질적으로 동일할 수 있다. 따라서, 선택된 페이지의 부분 메모리 셀들에 대하여 결정된 최적 리드 전압은 전체 메모리 셀들에 대해서도 최적 리드 전압으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 최적 리드 전압을 산출하는데 걸리는 시간을 줄이면서도 최적 리드 전압의 정확도는 높게 유지할 수 있다.
도 15는 도 1의 메모리 시스템(1000)의 다른 실시 예를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1 및 도 3을 참조하여 설명된 반도체 메모리 장치일 수 있고, 메모리 컨트롤러(1100)는 도 1 및 도 2를 참조하여 설명한 메모리 컨트롤러일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 도 1 및 도 2의 메모리 컨트롤러(1100)에 대응된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 도 2의 램(210)에 대응될 수 있다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 프로세싱 유닛(1120)은 도 2의 제어부(220)에 대응될 수 있다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다. 에러 정정 블록(1150)은 도 2에 도시된 에러 정정 코드 회로(230)에 대응할 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 16에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 3을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 16을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
210: RAM 220: 제어부
230: ECC 300: 호스트
1000: 메모리 시스템 1100: 메모리 컨트롤러

Claims (15)

  1. 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서,
    상기 반도체 메모리 장치의 선택된 페이지에 포함된 전체 메모리 셀들 중 일부인 부분 메모리 셀들을 선택하고, 상기 부분 메모리 셀들에 대하여 최적 리드 전압을 결정하도록 구성되는 것을 특징으로 하는, 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 문턱 전압 구간별로 존재하는 부분 메모리 셀들의 개수를 카운트하여 상기 최적 리드 전압을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 포함된 전체 메모리 셀들에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전체 메모리 셀들 중 일부인 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들을 선택하고, 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들 각각에 대하여 제1 중간 리드 전압 및 제2 중간 리드 전압을 결정하며, 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압에 기초하여 상기 최적 리드 전압을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들을 서로 배타적으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제1 부분 메모리 셀들 중 적어도 일부는 상기 제2 부분 메모리 셀들에 포함되는 것을 특징으로 하는, 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서, 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압을 산술 평균하여 상기 최적 리드 전압을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 반도체 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    결정된 범위 내에서 복수의 센싱 전압을 이용하여, 상기 반도체 메모리 장치의 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 센싱하는 단계;
    상기 선택된 페이지에 포함된 메모리 셀들 중에서 최적 리드 전압을 결정하기 위해 이용될 부분 메모리 셀들을 선택하는 단계;
    상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 부분 메모리 셀들의 개수를 검출하는 단계; 및
    상기 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 최적 리드 전압으로 결정하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하는 단계를 더 포함하는, 메모리 컨트롤러의 동작 방법.
  10. 반도체 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    결정된 범위 내에서 복수의 센싱 전압을 이용하여, 상기 반도체 메모리 장치의 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 센싱하는 단계;
    상기 선택된 페이지에 포함된 메모리 셀들 중에서 최적 리드 전압을 결정하기 위해 이용될 제1 및 제2 부분 메모리 셀들을 선택하는 단계;
    상기 문턱 전압 센싱 결과에 기초하여, 복수의 전압 구간에 대응하는 문턱 전압을 갖는 제1 부분 메모리 셀들 및 제2 부분 메모리 셀들의 개수를 검출하는 단계;
    상기 제1 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제1 중간 리드 전압으로 결정하고, 상기 제2 부분 메모리 셀들의 개수가 가장 적은 문턱 전압 구간에 대응하는 전압을 제2 중간 리드 전압으로 결정하는 단계; 및
    상기 제1 및 제2 중간 리드 전압에 기초하여 상기 최적 리드 전압을 결정하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 결정된 최적 리드 전압에 기초하여 상기 선택된 페이지에 대한 리드 동작을 수행하도록 상기 반도체 메모리 장치의 동작을 제어하는 단계를 더 포함하는, 메모리 컨트롤러의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 최적 리드 전압을 결정하는 단계에서는, 상기 제1 중간 리드 전압 및 상기 제2 중간 리드 전압을 산술 평균하여 상기 최적 리드 전압을 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제1 및 제2 부분 메모리 셀들을 선택하는 단계에서는, 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들을 서로 배타적으로 결정되는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 제1 및 제2 부분 메모리 셀들을 선택하는 단계에서는, 상기 제1 부분 메모리 셀들 중 적어도 일부가 상기 제2 부분 메모리 셀들에 포함되도록 상기 제1 부분 메모리 셀들 및 상기 제2 부분 메모리 셀들이 선택되는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    컨트롤러를 포함하는 메모리 시스템으로서, 상기 컨트롤러는:
    복수의 메모리 셀들을 포함하는 페이지를 메모리 장치 내에서 선택하고;
    상기 복수의 메모리 셀들의 문턱 전압을 센싱하고;
    상기 복수의 메모리 셀들 중에서 메모리 셀들을 선택하고;
    상기 선택된 메모리 셀들 중 상기 문턱 전압에 대응하는 복수의 전압 간격에 대한 메모리 셀들의 개수를 결정하고;
    상기 복수의 전압 간격들 중에서, 선택 메모리 셀들의 개수가 최소인 상기 전압 간격에 기초하여 최적 리드 전압을 결정하는 것을 특징으로 하는, 메모리 시스템.
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