CN110299175B - 存储器控制器及其操作方法 - Google Patents

Abstract

本发明可以提供一种存储器控制器及操作该存储器控制器的方法。该存储器控制器可以包括控制组件，该控制组件被配置为响应于来自主机的请求控制包括多个存储器单元的半导体存储器装置的操作。该控制组件可以被配置为在半导体存储器装置的所选择页面中的所有存储器单元之中选择存储器单元的子集，并且基于所选择的存储器单元的子集来确定最佳读取电压。

Description

存储器控制器及其操作方法

相关申请的交叉引用

本申请要求于2018年3月23日提交的申请号为10-2018-0033961的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本公开的各种实施例总体涉及一种电子装置，更特别地，涉及一种存储器控制器以及操作该存储器控制器的方法。

背景技术

存储器装置可以具有二维(2D)结构或三维(3D)结构，在二维结构中将串水平地布置在半导体衬底上，在三维结构中将串垂直地堆叠在半导体衬底上。随着2D存储器装置达到其物理缩放限制(即，集成度的限制)，半导体制造商正在生产3D存储器装置。两种结构类型的存储器装置通常均在存储器控制器的控制下操作，该存储器控制器响应于从主机接收的请求来控制存储器装置的操作。

发明内容

本公开的各种实施例旨在提供一种具有提高的操作速度的存储器控制器，以及操作该存储器控制器的方法。

本公开的实施例可以提供一种存储器控制器。该存储器控制器可以包括控制组件，该控制组件被配置为响应于来自主机的请求来控制包括多个存储器单元的半导体存储器装置的操作。控制组件可以被配置为在半导体存储器装置的所选择页面中的所有存储器单元之中选择存储器单元的子集，并且基于所选择的存储器单元的子集来确定最佳读取电压。

本公开的实施例可以提供一种操作存储器控制器以控制半导体存储器装置的读取操作的方法。该方法可以包括使用在确定范围内的多个感测电压来感测包括在半导体存储器装置的所选择页面中的存储器单元的阈值电压，从所选择页面中的存储器单元之中待用于确定最佳读取电压的存储器单元，基于阈值电压的感测结果来检测具有与多个阈值电压间隔中的每个相对应的阈值电压的所选择存储器单元的数量，并且确定与所选择存储器单元的数量为最小的阈值电压间隔相对应的电压作为最佳读取电压。

本公开的实施例可以提供一种操作存储器控制器以控制半导体存储器装置的读取操作的方法。该方法可以包括使用在确定范围内的多个感测电压来感测包括在半导体存储器装置的所选择页面中的存储器单元的阈值电压，从包括在所选择页面中的存储器单元之中选择待用于确定最佳读取电压的存储器单元的第一子集和第二子集，基于阈值电压的感测结果检测与多个阈值电压间隔中的每个相对应的第一子集中的存储器单元的数量和第二子集中的存储器单元的数量，确定与第一子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压作为第一中间读取电压，并确定与第二子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压作为第二中间读取电压，并且基于第一中间读取电压和第二中间读取电压来确定最佳读取电压。

本公开的实施例可以提供一种包括存储器装置和控制器的存储器系统。存储器装置可以包括多个存储器单元。控制器可以被配置为选择存储器装置的页面，该页面包括多个存储器单元，感测多个存储器单元的阈值电压，从多个存储器单元之中选择存储器单元，针对与阈值电压相对应的多个电压间隔中的每个，确定所选择存储器单元之中的存储器单元的数量，并且基于多个电压间隔之中的所选择存储器单元的数量为最小的电压间隔来确定最佳读取电压。

附图说明

图1是示出存储器系统的框图。

图2是示出图1的存储器控制器的框图。

图3是示出图1的半导体存储器装置的框图。

图4是示出图3的存储器单元阵列的示图。

图5是示出图3的存储块的电路图。

图6是示出图4的存储块的电路图。

图7是示出包括在图3的存储器单元阵列中的存储块的电路图。

图8A和图8B是示出存储器单元的阈值电压分布的示图。

图9是示出确定编程状态之间的最佳读取电压的方法的示图。

图10是示出根据本公开的实施例操作存储器控制器的方法的流程图。

图11A和图11B是示出根据本公开的实施例从所选择页面中选择用于确定最佳读取电压的存储器单元的示例的示图。

图12A至图12C是示出根据本公开的实施例的所选择存储器单元的阈值电压分布和最佳读取电压的检测的示图。

图13是示出根据本公开的实施例的选择存储器单元的示图。

图14是示出根据本公开的实施例的操作存储器控制器的方法的流程图。

图15是示出根据本公开的实施例的图1的存储器系统的示例的框图。

图16是示出根据本公开的实施例的图15的存储器系统的示例性应用的框图。

图17是示出根据本公开的实施例的包括图16的存储器系统的计算机系统的框图。

具体实施方式

参照实施例结合附图描述本公开的优点和特征以及实现这些优点和特征的方法。本公开的特征和元件可以与本文所示出和描述的不同地布置或配置。这样，本发明不限于以下实施例。相反，提供这些实施例使得本公开彻底和完整，并向本领域技术人员充分传达本公开的范围。另外，贯穿说明书，对“实施例”等的参考不一定仅针对一个实施例，并且对任何此类短语的不同参考不一定针对相同的实施例。

还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还通过一个或多个中间组件间接联接另一组件。在说明书中，当元件被称为“包含”或“包括”组件时，不排除存在或添加另一组件，除非上下文另有清楚说明。

关于附图，贯穿不同的附图使用相同的附图标记来指示相同或相似的组件。可以省略公知配置和功能的细节以避免不必要地模糊本公开的主旨。

图1是示出存储器系统1000的框图。

参照图1，存储器系统1000包括半导体存储器装置100和存储器控制器1100。

在存储器控制器1100的控制下操作半导体存储器装置100。详细地，半导体存储器装置100响应于从存储器控制器1100接收的写入请求，将数据写入至存储器单元阵列。当从存储器控制器1100接收写入命令、地址和数据作为写入请求时，半导体存储器装置100将数据写入至由地址指示的存储器单元。

半导体存储器装置100响应于从存储器控制器1100接收的读取请求执行读取操作。当从存储器控制器1100接收到读取命令和地址时，半导体存储器装置100从由地址指示的存储器单元读取数据，并将所读取的数据输出到存储器控制器1100。

半导体存储器装置100可以利用NAND闪速存储器、垂直NAND闪速存储器(以下称为“VNAND”)、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、或自旋转移力矩随机存取存储器(STT-RAM)来实施。半导体存储器装置100可以被实施为三维(3D)阵列结构。本公开也不仅可以应用于利用导电浮栅来实施电荷存储层的闪速存储器装置，而且还可以应用于利用绝缘层来实施电荷存储层的电荷俘获闪存(CTF)存储器装置。

存储器控制器1100联接在半导体存储器装置100与主机300之间。存储器控制器1100可以将主机300与半导体存储器装置100接口连接。存储器控制器1100可以从主机300接收写入请求或读取请求，并将所接收的请求传送到半导体存储器装置100。

图2是示出图1的存储器控制器1100的框图。参照图2，存储器控制器1100包括随机存取存储器(RAM)210、控制组件220和错误校正码(ECC)电路230。

RAM 210可以在控制组件220的控制下操作并且可以用作工作存储器、缓冲存储器、高速缓冲存储器等。当RAM 210用作工作存储器时，由控制组件220处理的数据可以临时存储在RAM 210中。当RAM210用作缓冲存储器时，它可以用来缓冲待从主机(例如，图1中的300)传送到半导体存储器装置100的数据或从半导体存储器装置100传送到主机的数据。当RAM 210用作高速缓冲存储器时，半导体存储器装置100可以高速操作。

控制组件220可以控制半导体存储器装置100的读取操作、编程操作、擦除操作和后台操作。控制组件220可以运行用于控制半导体存储器装置100的固件。

控制组件220可以通过闪存转换层(FTL)(未示出)来将由主机提供的逻辑地址转换为物理地址。详细地，闪存转换层(FTL)可以接收逻辑地址并使用映射表来将逻辑地址转换为物理地址。逻辑地址可以是逻辑块地址，且物理地址可以是物理页面编号。根据映射单位，通过FTL执行的地址映射方法的示例可以包括各种方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。

ECC电路230生成奇偶校验，该奇偶校验是用于待编程数据的错误校正码(ECC)。另外，ECC电路230可以使用奇偶校验来校正数据(例如，感测的页面数据)中的错误。

在各种实施例中，ECC电路230可以将待编程数据划分为多个存储单元(或数据块)，并且可以为每个数据块或存储单元生成奇偶校验。可选地，ECC电路230可以为待编程的全部数据生成奇偶校验。

在编程操作期间，当ECC电路230生成奇偶校验位，生成添加了奇偶校验位的写入数据，并将写入数据传送到控制组件220时，控制组件220可以将编程命令、写入数据和物理地址传送到半导体存储器装置100。

在读取操作期间，半导体存储器装置100可以响应于读取命令从由物理地址选择的页面读取页面数据，并且可以将所读取的页面数据传送到存储器控制器1100。

ECC电路230在控制组件220的控制下确定页面数据中是否包括错误。例如，ECC电路230可以使用奇偶校验来校正页面数据的错误。ECC电路230可以使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose,Chaudhuri,Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、或者诸如网格编码调制(TCM)、块编码调制(BCM)的编码调制或汉明码来校正错误。

通常，随着奇偶校验位的数量增加，可校正错误位的数量也增加。因此，包含较大数量的奇偶校验位数量的页面数据中的更多错误位可被校正。当页面数据中包含的错误位的数量大于错误位预设数量时，解码可能失败。当页面数据中包含的错误位的数量小于或等于预设数量时，解码可能成功。

解码成功指示相应的读取命令已通过。解码失败指示相应的读取命令已失败。当解码成功时，存储器控制器1100可以将经错误校正的页面数据输出到主机。

图3是示出图1的半导体存储器装置100的框图。

参照图3，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140、以及电压发生器150。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL联接到地址解码器120。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取和写入电路130。每个存储块BLK1至BLKz可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元，例如，具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被实施为具有二维(2D)结构的存储器单元阵列。在实施例中，存储器单元阵列110可以被实施为具有三维(3D)结构的存储器单元阵列。包括在存储器单元阵列中的每个存储器单元可以存储至少一位数据。在实施例中，存储器单元阵列110中的每个存储器单元可以是单层单元(SLC)，SLC存储一位数据。在实施例中，存储器单元阵列110中的每个存储器单元可以是多层单元(MLC)，MLC存储两位数据。在实施例中，存储器单元阵列110中的每个存储器单元可以是三层单元(TLC)，TLC存储三位数据。在实施例中，存储器单元阵列110中的每个存储器单元可以是四层单元(QLC)，QLC存储四位数据。在各种实施例中，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储五位或更多位数据。

地址解码器120、读取和写入电路130、控制逻辑140以及电压发生器150作为用于驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL联接到存储器单元阵列110。可以在控制逻辑140的控制下操作地址解码器120。地址解码器120可以通过半导体存储器装置100中设置的输入/输出缓冲器(未示出)接收地址。

地址解码器120可以解码所接收的地址之中的块地址。地址解码器120基于被解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将由电压发生器150生成的读取电压Vread施加到所选择存储块的所选择字线，并且可以将通过电压Vpass施加到剩余的未选择字线。在编程验证操作期间，地址解码器120可以将由电压发生器150生成的验证电压施加到所选择存储块的所选择字线，并且可以将通过电压Vpass施加到剩余的未选择字线。

地址解码器120可以解码所接收的地址之中的列地址。地址解码器120可以将被解码的列地址传送到读取和写入电路130。

半导体存储器装置100的读取和编程操作的每一个均基于页面执行。在读取和编程操作的请求下接收的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址来选择一个存储块和一条字线。列地址可以由地址解码器120解码，然后可以被提供给读取和写入电路130。

地址解码器120可以包括块解码器、行解码器、列解码器、以及地址缓冲器。

读取和写入电路130包括多个页面缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为读取电路操作，并且在存储器单元阵列110的写入操作期间作为写入电路操作。多个页面缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读取或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可以连续地向联接到存储器单元的位线供应感测电流，同时页面缓冲器PB1至PBm的每个通过感测节点，根据相应存储器单元的编程状态来感测流动电流量的变化并且将其锁存为感测数据。读取和写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号而操作。

在读取操作期间，读取和写入电路130可以感测存储在存储器单元中的数据并临时存储读取的数据，然后可以将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施例中，读取和写入电路130可以包括列选择电路等以及页面缓冲器(或页面电阻器)。

控制逻辑140联接到地址解码器120、读取和写入电路130以及电压发生器150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器装置100的全部操作。控制逻辑140可以输出用于控制多个页面缓冲器PB1至PBm的感测节点处的预充电电位电平的控制信号。控制逻辑140可以控制读取和写入电路130以执行存储器单元阵列110的读取操作。

电压发生器150可以响应于从控制逻辑140接收的控制信号而生成读取操作所需的读取电压Vread和通过电压Vpass。电压发生器150可以包括多个泵电容器，用于接收内部供应电压以生成具有各种电压电平的多个电压，并且可以在控制逻辑140的控制下通过选择性地启用多个泵电容器来生成多个电压。

地址解码器120、读取和写入电路130、以及电压发生器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的外围电路。外围电路可以在控制逻辑140的控制下，对存储器单元阵列110执行读取操作、写入操作和擦除操作。

图4是示出图3的存储器单元阵列110的示图。

参照图4，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维(3D)结构。每个存储块包括堆叠在衬底上的多个存储器单元。此种存储器单元沿正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下文将参照图5和图6详细描述每个存储块的结构。

图5是示出存储块，例如图3的存储块BLK1至BLKz中的存储块BLKa的电路图。

参照图5，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串沿行方向(即，正(+)X方向)布置。尽管在图5中，示出了两个单元串沿列方向(即，正(+)Y方向)布置，但可以沿列方向布置三个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT、以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以为每个单元串设置用于提供沟道层的柱(pillar)。在实施例中，可以为每个单元串设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

每个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。

在实施例中，布置在相同行中的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。

在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp顺序地布置在负(-)Z方向上并且串联连接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn顺序地布置在+Z方向上并串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每个单元串的管道晶体管PT的栅极联接到管线PL。

每个单元串的漏极选择晶体管DST连接在相应的位线与存储器单元MCp+1至MCn之间。行方向上的单元串联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。

沿列方向布置的单元串联接到沿列方向延伸的位线。第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。

沿行方向布置的单元串中的、联接到相同字线的存储器单元构成单个页面。例如，在第一行中的单元串CS11至CS1m之中的、联接到第一字线WL1的存储器单元构成单个页面。在第二行中的单元串CS21至CS2m之中的、联接到第一字线WL1的存储器单元构成另外单个面页。可以通过选择漏极选择线DSL1和DSL2中的任一个来选择沿单个行方向布置的单元串。通过选择字线WL1至WLn中的任一个，可以从所选择的单元串中选择单个页面。

在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的、偶数编号的单元串可以分别联接到偶数位线，且布置在行方向上的单元串CS11至CS1m的CS21至CS2m之中的、奇数编号单元串可以分别联接到奇数位线。

在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可以用作虚设存储器单元。例如，设置虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着设置更多的虚设存储器单元，存储块BLKa的操作可靠性得到改善，但存储块BLKa的大小增加。随着设置更少的存储器单元，存储块BLKa的大小减小，但存储块BLKa的操作可靠性可能会劣化。

为了有效地控制虚设存储器单元，虚设存储器单元的每一个可以具有所需的阈值电压。在执行存储块BLKa的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在已执行编程操作之后的情况下执行擦除操作时，虚设存储器单元的阈值电压控制施加到与各个虚设存储器单元联接的虚设字线的电压，因此虚设存储器单元可以具有所需的阈值电压。

图6是示出存储块，例如图4的存储块BLK1至BLKz中的存储块BLKb的电路图。

参照图6，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿正Z(+Z)方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST，它们堆叠在存储块BLKb下方的衬底(未示出)上。

每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn串联地连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST连接在相应的位线与存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管联接至第二漏极选择线DSL2。

因此，除了从每个单元串中去除管道晶体管PT之外，图6的存储块BLKb具有与图5的存储块BLKa的电路相似的等效电路。

在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号单元串可以分别联接到偶数位线，且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号单元串可以分别联接到奇数位线。

在实施例中，第一至第n存储器单元MC1至MCn中的一个或多个可以用作虚设存储器单元。例如，设置虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着设置更多的虚设存储器单元，存储块BLKb的操作可靠性得到改善，但存储块BLKb的大小增加。随着设置更少的存储器单元，存储块BLKb的大小减小，但存储块BLKb的操作可靠性可能会劣化。

为了有效地控制虚设存储器单元，虚设存储器单元的每一个可以具有所需的阈值电压。在执行存储块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在已执行编程操作之后的情况下执行擦除操作时，虚设存储器单元的阈值电压控制施加到与各个虚设存储器单元联接的虚设字线的电压，因此虚设存储器单元可以具有所需的阈值电压。

图7是示出存储块，例如包括在图3的存储器单元阵列110中的存储块BLK1至BLKz中的存储块BLKc的电路图。

参照图7，存储块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。

每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。

每个单元串的漏极选择晶体管DST联接在相应的位线与存储器单元MC1至MCn之间。

联接到相同字线的存储器单元可以构成单个页面。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。可以通过选择字线WL1至WLn中的任一个来从所选择的单元串中选择一个页面。

在其他实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。在单元串CS1至CSm之中，偶数编号的单元串可以分别联接到偶数位线，且奇数编号的单元串可以分别联接到奇数位线。

如图4至图6中示出的，半导体存储器装置100的存储器单元阵列110可以被实施为具有3D结构的存储器单元阵列。此外，如图7中示出的，半导体存储器装置100的存储器单元阵列110可以被实施为具有2D结构的存储器单元阵列。

图8A和图8B是示出存储器单元的阈值电压分布的示图。

参照图8A，示出了当完成对三层单元(TLC)执行的编程操作时，存储器单元的阈值电压分布。例如，图8A示出了配置一个物理页面的存储器单元的阈值电压分布。当编程三层单元时，初始处于擦除状态E的存储器单元具有对应于擦除状态E或第一至第七编程状态P1至P7中的任一个的阈值电压。在执行编程操作之后，对应于各个状态E和P1至P7的阈值电压分布立即变窄。

参照图8B，在执行编程操作之后随着时间推移，对应于各个状态E和P1至P7的阈值电压分布可能由于滞留(retention)、干扰等而恶化。详细地，随着对应于各个状态E和P1至P7的阈值电压分布逐渐变宽，可能发生对应于相邻状态的阈值电压分布之间的重叠。在这种情况下，为了确定用来将相邻状态彼此区分开的最佳读取电压，可以检测重叠阈值电压分布之间的谷的位置。下文将参照图9描述确定重叠状态之间的最佳读取电压的方法。

图9是示出确定编程状态之间的最佳读取电压的方法的示图。参照图9，为了确定第i编程状态Pi和第(i+1)编程状态Pi+1之间的最佳读取电压Vro，可以顺序使用多个电压Vra、Vrb、Vrc和Vrd。当施加多个电压Vra、Vrb、Vrc和Vrd时，可以计算每个阈值电压间隔中存在的存储器单元的数量。

例如，可以使用以下方法来计算阈值电压在从Vra至Vrb的间隔中的存储器单元的数量。当施加电压Vra时，关断的存储器单元的数量可以是分布到电压Vra右侧的存储器单元的数量，而导通的存储器单元的数量可以是分布到电压Vra左侧的存储器单元的数量。当施加电压Vrb时，关断的存储器单元的数量可以是分布到电压Vrb的右侧的存储器单元的数量，而导通的存储器单元的数量可以是分布到电压Vrb左侧的存储器单元的数量。

因此，从当施加电压Vra时关断的存储器单元的数量中减去当施加电压Vrb时关断的存储器单元的数量时，可以计算在从Vra至Vrb的间隔中的存储器单元的数量。可选地，即使从当施加电压Vrb时导通的存储器单元的数量中减去当施加电压Vra时导通的存储器单元的数量时，也可以获得相同的结果。

通过上述方案，计算从Vra至Vrb、从Vrb至Vrc以及从Vrc至Vrd的间隔中的每个中的存储器单元的数量，从而来选择包括最小数量的存储器单元的间隔。在图9中，可以选择从Vrb至Vrc的间隔。存在于所选择间隔中的适当电压被确定为最佳读取电压Vro。在实施例中，可以将最佳读取电压Vro确定为从Vrb至Vrc的间隔中的值的中间值。在这种情况下，可以将最佳读取电压Vro确定为电压Vrb和Vrc的平均值。

然而，即使使用图9中示出的方法，当编程状态之间的重叠很明显时，可能难以检测最佳读取电压。此外，为了更准确地检测谷的位置，应该精密地设定每个间隔。在这种情况下，由于应当施加更多的读取电压，所以整个读取速度可能会劣化。

在各种实施例中，可以从被选择为读取操作目标的页面中包括的存储器单元之中来选择一些存储器单元，然后可以基于所选择存储器单元的阈值电压来计算最佳读取电压。因此，可以使用较少的计算来确定最佳读取电压，并且可以提高存储器系统1000的操作速度。

图10是示出根据本公开的实施例的操作存储器控制器，例如图1的存储器控制器1100的方法的流程图。

在步骤S110，使用确定范围内的多个感测电压来感测所选择页面中的所有存储器单元的阈值电压。如上文参照图9所描述的，多个电压Vra、Vrb、Vrc和Vrd被顺序施加到被选择为读取操作目标的页面中的所有存储器单元。当电压被顺序施加到存储器单元时，感测导通的存储器单元以及关断的存储器单元。详细地，存储器控制器1100可以控制半导体存储器装置100，使得通过施加多个电压Vra、Vrb、Vrc和Vrd来感测存储器单元的导通或关断结果。半导体存储器装置100可以将感测结果传输到存储器控制器1100。

在步骤S130，从所有存储器单元之中选择待用于确定最佳读取电压的存储器单元的部分量或子集。所选择的存储器单元可以包括被选择为读取操作目标的页面中的一些或所有存储器单元。稍后将参照图11A和图11B描述选择存储器单元的步骤S130。

尽管在图10中，示出了在已执行步骤S110之后执行步骤S130，但操作存储器控制器1100的方法不限于此。例如，可以在已执行步骤S130之后执行步骤S110，或者可以同时执行步骤S110和S130。

此后，在步骤S150，基于阈值电压的感测结果，来检测具有与多个阈值电压间隔中的每一个相对应的阈值电压的所选择存储器单元的数量。对于在步骤S130选择的所选择存储器单元，可以计算从Vra至Vrb、从Vrb至Vrc以及从Vrc至Vrd的间隔的每个中的存储器单元的数量，如参照图9所描述的。

此后，在步骤S170，将与所选择存储器单元的数量为最小的阈值电压间隔相对应的电压确定为最佳读取电压。在步骤S170，首先选择存储器单元的数量为最小的阈值电压间隔。在图9的示例中，可以选择从Vrb至Vrc的间隔。此后，确定从Vrb至Vrc的间隔中的最佳读取电压。在示例中，可以将从Vrb至Vrc的间隔中的电压的中间值确定为最佳读取电压Vro。可以以各种方式来执行确定从Vrb至Vrc的间隔内的最佳读取电压的方法。

当确定最佳读取电压Vro时，可以基于所确定的最佳读取电压来执行半导体存储器装置的读取操作。尽管在图9中示出了在多个最佳读取电压之中确定单个读取电压的方法，但可以使用上述方法确定多于一个的最佳读取电压。例如，在用于多层单元的读取电压的情况下，可以使用图9中示出的方法来确定三个读取电压。在其他示例中，在用于三层单元的读取电压的情况下，可以使用图9中示出的方法来确定七个读取电压。

在各种实施例中，针对所选择存储器单元来确定最佳读取电压，其中所选择存储器单元与被选择为读取操作目标的物理页面中的所有存储器单元中的一些存储器单元相对应。当随机数据被编程到物理页面的所有存储器单元时，被编程到所选择存储器单元的数据可以是随机数据，其中所选择存储器单元指示所有存储器单元中的一些存储器单元。因此，对于所选择页面中的所有存储器单元和所选择存储器单元，由于滞留或干扰而引起的阈值电压分布的统计特性可以是基本一致。因此，针对所选择页面中的所选择存储器单元而确定的最佳读取电压也可以用作针对所有存储器单元的最佳读取电压。因此，可以缩短计算最佳读取电压所需的时间，同时可以提高最佳读取电压的准确性。

图11A和图11B是示出从所选择页面中选择一些存储器单元的示例的示图。图11A和图11B对应于图10的步骤S130。

参照图11A和图11B，示出了存储块BLK的一部分。详细地，示出了由存储块BLK的第27至第34字线WL27至WL34和第11至第20位线BL11至BL20限定的存储器单元。

在图11A中，被选择为读取操作目标的页面包括联接到第29字线WL29的存储器单元。也就是说，由第29字线WL29和第1至第m位线BL1至BLm限定的m个存储器单元包括在被选择为读取操作目标的页面中。

在图11B中，在被选择为读取操作目标的页面中的所有存储器单元之中，示出了待用于确定最佳读取电压的存储器单元的部分量或子集PMC。在由第29字线WL29和第1至第m位线BL1至BLm限定的m个存储器单元之中，可以选择一些存储器单元作为存储器单元PMC。详细地，示出了联接到第11至第13位线BL11至BL13的三个存储器单元和联接到第17至第19位线BL17至BL19的三个存储器单元被选择作为存储器单元PMC。由于该图示仅是示例性的，因此可以使用各种不同的方法来选择存储器单元PMC。在这种情况下，可以选择存储器单元PMC，使得存储器单元PMC的统计特性类似于包括在所选择物理页面中的所有存储器单元的统计特性。

图12A至图12C是示出存储器单元PMC的阈值电压分布和最佳读取电压的检测的示图。

参照图12A，示出了包括在所选择页面，例如图11A中所示的所选择页面中的所有存储器单元的阈值电压分布。如上文参照图8B所描述的，当针对恶化的阈值电压分布来确定最佳读取电压时，操作时间可能被延迟，从而存储器系统1000的读取速度可能劣化。

参照图12B，示出了所选择存储器单元，例如图11B中所示的存储器单元PMC的阈值电压分布。由于所选择存储器单元是页面中的所有存储器单元中的一些存储器单元，因此与状态E和P1至P7中的每一个相对应的存储器单元的数量小于存储器单元的总数量。因此，与所有存储器单元的阈值电压分布(在图12B中由虚线指示)相比，所选择存储器单元的阈值电压分布(在图12B中由实线指示)在相邻状态之间可以更清楚地彼此区分。

参照图12C，示出了针对所选择存储器单元的阈值电压分布而检测的最佳读取电压Vr1至Vr7。在图12A中，在所有存储器单元的相邻阈值电压分布之间存在重叠。相反，在图12C中，在所选择存储器单元的相邻阈值电压分布之间不存在重叠(或者可以减轻所选择存储器单元的阈值电压分布之间的重叠)。

因此，与针对所有存储器单元来检测最佳读取电压的进程相比，针对所选择存储器单元来检测最佳读取电压的进程可以在更短的时间段内被执行。因此，可以提高存储器系统1000的操作速度。

图13是示出选择用于确定最佳读取电压的存储器单元的示图。比较图13和图11B，图11B示出了选择三个连续的存储器单元作为存储器单元PMC的示例，而图13示出了选择联接到奇数位线(例如，BL11、BL13、BL15、BL17和BL19)的存储器单元作为存储器单元PMC的示例。图13仅仅是示例性的；可以使用各种不同的方法来选择所选择页面中的存储器单元PMC。例如，可以将从所选择页面中的存储器单元之中随机选择的、任意数量的存储器单元选择为存储器单元PMC。

图14是示出根据本公开的实施例的操作存储器控制器，例如存储器控制器1100的方法的流程图。

在步骤S210，使用在确定范围内的多个感测电压来感测包括在所选择页面中的所有存储器单元的阈值电压。可以以与图10的步骤S110基本相同的方式执行步骤S210。如上文参照图9所描述的，多个电压Vra、Vrb、Vrc和Vrd被顺序施加到被选择为读取操作目标的页面中的所有存储器单元，并且当将各个电压施加到存储器单元时感测存储器单元的导通或关断结果。详细地，存储器控制器1100可以控制半导体存储器装置100，使得通过将多个电压Vra、Vrb、Vrc和Vrd施加到存储器单元来感测存储器单元的导通或关断结果。半导体存储器装置100可以将感测结果传输到存储器控制器1100。

在步骤S230，从所有存储器单元之中选择待用于确定最佳读取电压的存储器单元的第一子集和存储器单元的第二子集。存储器单元的第一子集和存储器单元的第二子集可以包括被选择为读取操作目标的页面中的所有存储器单元中的一些存储器单元。

存储器单元的第一子集和存储器单元的第二子集可以是互相排斥的子集。例如，在所选择页面中的存储器单元之中，可以选择联接到奇数位线的存储器单元作为存储器单元的第一子集，且可以选择联接到偶数位线的存储器单元作为存储器单元的第二子集。在这种情况下，第一子集中的存储器单元不包括在第二子集中。

可选地，第一子集中的存储器单元的一些存储器单元可以被包括在第二子集中。例如，在所选择页面中的存储器单元之中，联接到第3i位线BL(3i)(即，BL3、BL6、BL9、……)的存储器单元可以在存储器单元的第一子集中，且联接到第4j位线BL(4j)(即，BL4、BL8、BL12、……)的存储器单元可以在存储器单元的第二子集中(其中i和j为自然数)。在这种情况下，第一子集中的存储器单元的一些存储器单元(例如，BL12、BL24、……)可以被包括在第二子集中。

此后，可以对存储器单元的第一子集执行步骤S250和S270，并可以对存储器单元的第二子集执行步骤S255和S275。

在步骤S250，基于阈值电压的感测结果，检测第一子集中的、具有与多个阈值电压间隔中的每一个相对应的阈值电压的存储器单元的数量。对于在步骤S230中选择的第一子集中的存储器单元，可以计算从Vra至Vrb、从Vrb至Vrc以及从Vrc至Vrd的间隔中的每个的存储器单元的数量，如参照图9所描述的。

与步骤S250并行地，可以执行步骤S255。在步骤S255，基于阈值电压的感测结果，检测第二子集中的、具有与多个阈值电压间隔中的每一个相对应的阈值电压的的存储器单元的数量。

在步骤S270，将与第一子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压确定为第一中间读取电压。可以以与图10的步骤S170的方式基本相同的方式来执行步骤S270的用于进行确定的过程，该过程包括确定针对第一部分存储器单元的最佳读取电压。在步骤S275，将与第二子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压确定为第二中间读取电压。可以以与图10的步骤S170的方式基本相同的方式来执行S275的用于进行确定的过程，该过程包括确定针对第二存储器单元的最佳读取电压。

在步骤S290，可以基于第一中间读取电压和第二中间读取电压来最终确定最佳读取电压。可以以各种方式来基于第一中间读取电压和第二中间读取电压而确定最佳读取电压。在示例中，第一中间读取电压和第二中间读取电压的算术平均值可以被确定为最佳读取电压。

在图14中，示出了一个实施例，其中选择两个子集的存储器单元，即第一子集的存储器单元和第二子集的存储器单元，然后确定最佳读取电压。然而，子集的数量不限于两个。例如，可以选择三个或更多个子集的存储器单元，然后可以确定三个或更多个中间读取电压，之后可以基于中间读取电压来确定最佳读取电压。

如上所述，针对所选择存储器单元来确定最佳读取电压，其中所选择存储器单元与被选择为读取操作目标的物理页面中包括的所有存储器单元中的一些存储器单元相对应。当随机数据被编程到物理页面的所有存储器单元时，被编程到所选择存储器单元的数据可以是随机数据，其中所选择存储器单元指示所有存储器单元中的一些存储器单元。因此，对于所选择页面中的所有存储器单元和所选择存储器单元，由于滞留或干扰而引起的阈值电压分布的统计特性可以是基本一致的。因此，针对所选择页面中的所选择存储器单元而确定的最佳读取电压也可以用作针对所有存储器单元的最佳读取电压。因此，可以缩短计算最佳读取电压所需的时间，同时可以提高最佳读取电压的准确性。

图15是示出图1的存储器系统1000的示例的框图。

参照图15，存储器系统1000包括半导体存储器装置100和存储器控制器1100。半导体存储器装置100可以是参照图1和图3描述的半导体存储器装置，且存储器控制器1100可以是参照图1和图2描述的存储器控制器。

存储器控制器1100联接到主机(Host)和半导体存储器装置100。存储器控制器1100可以对应于图1和图2的存储器控制器1100。存储器控制器1100可以响应于来自主机的请求访问半导体存储器装置100。例如，存储器控制器1100可以控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。存储器控制器1100可以提供主机与半导体存储器装置100之间的接口连接。存储器控制器1100可以运行用于控制半导体存储器装置100的固件。

存储器控制器1100可以包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。RAM1110可以对应于图2的RAM 210。RAM 1110可以用作处理器1120的工作存储器、半导体存储器装置100与主机之间的高速缓冲存储器、以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理器1120可以控制存储器控制器1100的全部操作。处理器1120可以对应于图2的控制组件220。另外，在写入操作期间，存储器控制器1100可以临时存储从主机提供的编程数据。

主机接口1130包括用于执行主机与存储器控制器1100之间的数据交换的协议。在实施例中，存储器控制器1100被配置为通过诸如下列的各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议、以及私有协议。

存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口包括NAND接口或NOR接口。

错误校正块1150使用错误校正码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。处理器1120可以基于由错误校正块1150检测的错误结果来调整读取电压，并可以控制半导体存储器装置100执行重新读取。在实施例中，可以将错误校正块1150设置为存储器控制器1100的元件。错误校正块1150可以对应于图2的错误校正码(ECC)电路230。

存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中。在实施例中，存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(例如MMC，RS-MMC或微型MMC)、SD卡(例如SD，迷你SD，微型SD或SDHC)、或者通用闪存(UFS)。

存储器控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机的操作速度可以显著提高。

在其他实施例中，可以将存储器系统1000设置为诸如下列的电子装置的各种元件之一：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中传送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一，等等。

在实施例中，半导体存储器装置100或存储器系统1000可以嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可以被封装为堆叠封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)，等等。

图16是示出图15的存储器系统1000的应用的示例的框图。

参照图16，存储器系统2000包括半导体存储器装置2100和存储器控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。半导体存储器芯片被划分为多个组。

参照图16，其示出了k组半导体存储器芯片中的每一组通过第一至第k通道CH1至CHk中各自的一个通道与存储器控制器2200通信。每个半导体存储器芯片可以具有与参照图3描述的半导体存储器装置100相同的配置和操作。

一组中的每个芯片通过一个公共通道与存储器控制器2200通信。存储器控制器2200可以具有与参照图15描述的存储器控制器1100相同的配置，并可以通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。

图17是示出包括图16的存储器系统的计算系统3000的框图。

参照图17，计算系统3000可以包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500、以及存储器系统2000。

存储器系统2000通过系统总线3500电联接到CPU 3100、RAM3200、用户接口3300和电源3400。将通过用户接口3300提供的或由CPU 3100处理的数据存储在存储器系统2000中。

尽管示出了半导体存储器装置2100通过存储器控制器2200被联接到系统总线3500，但是半导体存储器装置2100也可以被直接联接到系统总线3500。可以通过CPU 3100和RAM 3200来执行存储器控制器2200的功能。

在图17中，尽管参照图16示出了存储器系统2000，但存储器系统2000可以用参照图15描述的存储器系统1000代替。在实施例中，计算系统3000可以被配置为包括参照图15和图16描述的存储器系统1000和2000二者。

根据本公开的实施例，提供了具有提高的操作速度的存储器控制器以及操作存储器控制器的方法。

本说明书和附图中公开的实施例旨在使本领域技术人员能够更清楚地理解本公开，而不是限制本公开的范围。考虑本公开，相关领域的技术人员将容易理解，各种修改是可行的。因此，本发明涵盖落入权利要求的范围内的所有此类修改。

Claims (15)

1.一种存储器控制器，包括：

控制组件，响应于来自主机的请求来控制半导体存储器装置的操作，所述半导体存储器装置包括多个存储器单元，

其中所述控制组件在所述半导体存储器装置的所选择页面中的所有存储器单元之中选择存储器单元的子集，并且基于所选择的存储器单元的子集来确定最佳读取电压。

2.根据权利要求1所述的存储器控制器，其中通过对存在于多个阈值电压间隔中的每个中的所选择存储器单元的数量进行计数来确定所述最佳读取电压。

3.根据权利要求2所述的存储器控制器，其中控制所述半导体存储器装置的操作，使得基于所确定的最佳读取电压来对所选择页面中的所有存储器单元执行读取操作。

4.根据权利要求1所述的存储器控制器，其中确定所述最佳读取电压，使得：

选择第一子集中的第一存储器单元和第二子集中的第二存储器单元，

针对所述第一存储器单元和所述第二存储器单元分别确定第一中间读取电压和第二中间读取电压，并且

基于所述第一中间读取电压和所述第二中间读取电压来确定所述最佳读取电压。

5.根据权利要求4所述的存储器控制器，其中所述第一子集中的所述第一存储器单元和所述第二子集中的所述第二存储器单元被选择为互相排斥的。

6.根据权利要求4所述的存储器控制器，其中所述第一子集中的存储器单元的一些存储器单元被包括在所述第二子集中。

7.根据权利要求4所述的存储器控制器，其中通过计算所述第一中间读取电压和所述第二中间读取电压的算术平均值来确定所述最佳读取电压。

8.一种操作存储器控制器以控制半导体存储器装置的读取操作的方法，所述方法包括：

使用在确定范围内的多个感测电压来感测包括在所述半导体存储器装置的所选择页面中的存储器单元的阈值电压；

从所述所选择页面中的存储器单元之中选择待用于确定最佳读取电压的存储器单元；

基于所述阈值电压的感测结果来检测具有与多个阈值电压间隔中的每个相对应的阈值电压的所选择存储器单元的数量；并且

确定与所述所选择存储器单元的数量为最小的阈值电压间隔相对应的电压作为最佳读取电压。

9.根据权利要求8所述的方法，进一步包括：

控制所述半导体存储器装置的操作，使得基于所确定的最佳读取电压来对所述所选择页面执行读取操作。

10.一种操作存储器控制器以控制半导体存储器装置的读取操作的方法，所述方法包括：

使用在确定范围内的多个感测电压来感测包括在所述半导体存储器装置的所选择页面中的存储器单元的阈值电压；

从包括在所述所选择页面中的所述存储器单元之中选择待用于确定最佳读取电压的存储器单元的第一子集和第二子集；

基于所述阈值电压的感测结果来检测与多个阈值电压间隔中的每个相对应的所述第一子集中的存储器单元的数量和所述第二子集中的存储器单元的数量；

确定与所述第一子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压作为第一中间读取电压，并且确定与所述第二子集中的存储器单元的数量为最小的阈值电压间隔相对应的电压作为第二中间读取电压；并且

基于所述第一中间读取电压和第二中间读取电压来确定所述最佳读取电压。

11.根据权利要求10所述的方法，进一步包括：

控制所述半导体存储器装置的操作，使得基于所确定的最佳读取电压来对所述所选择页面执行读取操作。

12.根据权利要求10所述的方法，其中确定所述最佳读取电压包括通过计算所述第一中间读取电压和所述第二中间读取电压的算术平均值来确定所述最佳读取电压。

13.根据权利要求10所述的方法，其中执行选择所述存储器单元的第一子集和第二子集，使得所述第一子集和所述第二子集中的存储器单元为互相排斥的。

14.根据权利要求10所述的方法，其中执行选择所述存储器单元的第一子集和第二子集，使得所述第一子集中的存储器单元的一些存储器单元也被包括在所述第二子集中。

15.一种存储器系统，包括：

存储器装置，包括多个存储单元；以及

控制器：

选择所述存储器装置的页面，所述页面包括多个存储器单元；

感测所述多个所述存储器单元的阈值电压；

从所述多个存储器单元之中选择存储器单元；

针对与所述阈值电压相对应的多个电压间隔中的每个，确定所选择存储器单元之中的存储器单元的数量；并且

基于所述多个电压间隔之中的所述所选择存储器单元的数量为最小的电压间隔来确定最佳读取电压。

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